KR950003945B1 - 화합물반도체장치의 제조방법 - Google Patents

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내용 없음

Description

화합물반도체장치의 제조방법

제1도(a) 내지 제1도(c), 제2도(a) 내지 제2도(c) 및 제3도(a) 내지 제3도(c)는 종래의 화합물반도체장치의 제조공정을 도시한 도면.

제4도(a) 내지 제4도(d), 제5도(a) 내지 제5도(c) 그리고 제6도(a) 및 제6도(b)는 본 발명에 따른 화합물반도체장치의 제조공정을 도시한 도면.

제7도(a) 내지 제7도(e) 및 제8도(a) 내지 제8도(d)는 본 발명에 따른 화합물 반도체장치의 다른제조공정을 도시한 도면.

제9도는 본 발명에 따른 화합물반도체장치의 구조를 도시한 도면

* 도면의 주요 부분에 대한 부호의 설명

(1) : 화합물반도체기판 (2) : 표면보호층

(3) : 게이트전극재료 (6) : 소오스전극

(7) : 드레인전극 (8) : 게이트패턴

(10) : 소자영역부 (11) : 언더커트부

(13) : 게이트부 (14) : 게이트전극

(20) : 채널층 (21) : 저농도로 도우핑된 층

(22) : 고농도로 도우핑된 층 (30) : 제1레지스트패턴

(31) : 제2레지스트패턴 (81) : 게이트피복재료

(91) : 제1게이트패턴 (92) : 제2게이트패턴

(910) : 제1게이트피복재료 (920) : 제2게이트피복재료

본 발명은 화합물반도체장치의 제조방법에 관한 것으로서, 특히, 셀프얼라인(self- alingn ed) 프로세스를 포함하는 MESFET(쇼트키 FET)의 제조방법에 관한 것이다.

종래, 화합물반도체를 재료로서 사용하는 MESFET의 제조방법이, 예를들면 미합중국 특허 제4,636,822호 공보에 개시되어 있다. 이 문헌에는, 제1도(A)∼(C), 제2도(A)∼(C) 및 제3도(A), 제3도(B)에 도시한 바와같은 LDD(저농도로 도우핑된 드레인)구조를 지닌 MESFET가 개시되어 있다. 이하, 이 제조방법을 설명한다.

예를들면, 반절연성 GaAs(비소화 갈륨)로 이루어진 화합물반도체기판(101)상에, 예를들면 SiN(질화규소)층 등의 소자분리용 절연층(질화규소층)(102)을 형성하고 (제1도(A)), 이 절연층(102)상에, 소자영역에 개구부를 지니는 제1레지스트패턴(130)을 형성한다(제1도(R)). 다음에, 제1레지스트괘턴(130)의 개구부에 대응하는 절연층(102)의 일부를 RIE(반응성이온에칭)에 의해 에칭하고, 이온주입을 수행하여 채널층(120)을 형성한다(제1도(C)).

다음에, 제 1레지스트패턴(130)을 제거한 후, 기판(101)과 절연층(102)상에, 게이트전극 형성예정부분에만 개구부를 가진 제2레지스트패턴(131)을 형성한다. 그후, 개구부에 의해 노출된 기판(l01)의 제2레지스트패턴(l31)상에 게이트전극재료(113)를 균일하게 증착 또는 퇴적한다(제2도(A)). 게이트전극재료(113)로서는, 예를들면, W(텅스텐), Mo(몰리브덴) 및 Ti(티탄)등의 고융점금속이나 이들의 규화물을 들 수 있다.

다음에, 게이트전극형성용의 제2레지스트패턴(131)을 제거하는 동시에 불필요한 부분의 게이트전극재료(113)도 리프트오프(lift-off)한다(제2도(B)). 또한, 여기에서는 일례로서 리프트오프법에 의해 게이트전극(113)을 형성하였으나, 에칭법에 의해 형성하는 것도 가능하다

다음에, 기판(101)의 전체표면에 게이트전극(113)의 제1측벽형성용 절연재료(예를들면, SiO₂등)를 퇴적하고, 게이트전극(113)의 측면상에 절연재료를 남긴채로 이방성에칭에 의해 제1측벽(104)의 형상으로 정형가공한다. 게이트전극(113), 제1측벽(104) 및 절연층(102)을 마스크로서 사용하여, 저농도로 도우핑된층(121)을 셀프얼라인으로 이온주입에 의해 형성한다. (제2도(C)) 또, 상기 전체표면상에 게이트전극(113)의 제2측벽형성용 절연재료(예를들면, SiO₂등)를 퇴적하고, 제1측벽의 측면상에 절연재료를 남긴채로 이방성에칭에 의해 제2측벽(105)의 형상으로 다시 정형가공한다. 그후, 게이트전극(113), 제1측벽(104), 제2측벽(105) 및 절연층(102)을 마스크로서 사용하여, 고농도로 도우핑된 층(122)을 셀프얼라인으로 이온주입을 수행하여 형성한다(제3도(A)). 그후, 통상의 프로세스에 의해, 저항 전극 즉, 소오스전극(l06) 및 드레인전극(107)이 형성되고, LDD구조를 지닌 MESFET가 완성된다(제3도(B)).

상기 언급한 방법에서는, 제1측벽(104) 및 제2측벽(105)의 정령가공을 RIE에 의한 SiO₂의 이방성 에칭에 의해 수행하고 있으나, 이 경우, 각 측벽의 형상은 측벽형성용 절연재료의 층의 성질이나 두께뿐만 아니라 RIE에 의한 에칭의 편차에 크게 영향을 받아, 재현성좋게 동일한 형상을 얻는 것이 곤란하였다. 이 측벽의 형상이 변하면, 마스크로서 측벽을 사용하여 이온주입에 의해 형성되는 저농도로 도우핑된 층(121) 및 고농도로 도우핑된 층(122)의 형상이 변하기 때문에, 이 결과 FET의 특성이 크게 변하여, 고집적화 및 고수율화를 얻는데 장해가 되었다. 특히, 상기 언급한 예의 경우, 측벽의 정형가공을 2회 수행해야만 하므로, 이 문제는 더욱 심각하였다.

또한, 다른 문제점으로서는, 제1측벽(104) 및 제2측벽(105)의 정형가공시에 RIE에 의한 SiO₂의 이방성에칭을 사용하기 때문에, 이때 노출되는 반절연성 화합물반도체기판(l01)의 표면이 에칭에 의해 손상될 수 있다는 것을 들 수 있다. 이 에칭에 의한 손상은 FET의 전도도나 강복전압의 감소 등의 특성열화를 유발하였다. 특히, 상기 예의 경우, 측벽의 정형가공을 2회 수행하므로, 이 문제는 더욱 심가하였다.

본 발명의 목적은 상기 문제점을 해결하고, 고집적화 및 고수율화를 얻는데 적합한 화합물반도체장치의 제조방법을 제공하는 것이다.

본 발명의 다른 목적은, 반도체기판의 표면위에 표면보호층을 형성하고, 이 표면보호층위의 소자형성영역에 대응하는 위치에 개구부를 가지는 제1레지스트패턴을 형성하고, 이 제1레지스트패턴을 마스크로서 사용하여 이온주입을 수행하므로서 상기 반도체기판의 표면위에 채널층을 형성하는 제1공정과, 게이트전극형성영역에 대응하는 위치에만 개구부를 가지는 제2레지스트패턴을 형성한 후, 상기 표면보호층이 상기 제2레지스트패턴의 상기 개구부를 통해 노출되는 위치에만 상기 표면보호층을 제거하는 제2공정과, 기판의 전체표면위에 게이트전극재료를 퇴적하여 상기 채널층상에 게이트부를 형성하는 제3공정과, 상기 게이트전극재료를 마스크로서 사용해서 상기 레지스트패턴을 에칭하여 상기 게이트부근방의 상기 제2레지스트패턴을 제거하는 제4공정과, 상기 게이트부를 피복하는 게이트패턴을 형성하도록 기판의 전체면상에 절연재료를 퇴적한 후, 상기 제2레지스트패턴을 제거하는 제5공정과, 상기 제1레지스트패턴 및 상기 게이트패턴을 마스크로서 사용해서 상기 기판에 이온주입을 수행하여 고농도로 도우핑된 층을 형성하는 제6공정과, 상기게이트패턴을 에칭에 의해 제거한 후, 상기 게이트부 및 상기 제1레지스트패턴을 마스크로서 사용해서 상기 기판에 이온주입을 수행하여 저농도로 도우핑된 층을 형성하는 제7공정으로 구성된 것을 특징으로 하는 전계효과트랜지스터구조를 가지는 화합물반도체장치의 제조방법을 제공하는 것이다.

종래의 방법에 있어서는 쇼트키게이트전극익 양쪽에 RIE에 의한 에칭에 의해 정형가공된 측벽을 형성하였으나, 상기 본 발명의 방법에 있어서는, 쇼트키게이트 전극자체를 마스크로서 사용해서 이온주입을 수행하여, 고농도로 도우핑된 층내에 저농도로 도우핑된 층을 형성하고, 1회 수행된 포토리소그라피기술에 의해 얻어진 게이트보호층을 마스크로서 사용하여 이온주입을 행하므로써, 이들 층의 형상을 고정밀도로 균일하게 형성할 수 있다. 그 결과, 상기 언급한 MESFET의 고집적화 및 고수율화를 달성할 수 있다. 또, 기판의 표면은 표면보호층이 전극형성을 위해 개방되는 경우를 제외하고 표면보호층에 의해 항상 보호되기 때문에, RIE에 의한 에칭시 표면에 손상을 주지 않는다. 이것은 또한, 상기 언급한 고집적화 및 고수율화를 얻는데 극히 효율적이다.

본 발명의 또 다른 목적은, 소자형성영역에 대응하는 위치에 개구부를 가지는 제1레지스트패턴을 사용해서 반도체기판에 채널층을 형성한 후, 이 반도체기판상에 게이트전극재료를 퇴적하고, 기판상에 퇴적된 상기 게이트전극재료상의 게이트전극 형성영역에 대응하는 위치에 개구부를 가지는 제2레지스트패턴을 형성하는 제1공정과, 상기 게이트전극형성영역상에 제1게이트패턴을 형성하기 위해 제1절연재료를 퇴적하고 상기 게이트전극형성영역위의 영역에서 상기 제2레지스트패턴을 에칭법에 의해 제거하는 제2공정과, 기판상에 절연재료를 퇴적하여 상기 제1게이트패턴을 피복하는 제2게이트패턴을 형성한 후, 상기 모든 레지스트패턴을 제거하는 제3공정과, 상기 제2게이트패턴을 마스크로서 사용하여 상기 게이트전극재료를 선택적으로 제거하고, 기판상에 이온주입을 수행하여 고농도로 도우핑된 층을 형성하는 제4공정과, 상기 제2게이트패턴을 제거하고, 상기 제1게이트패턴을 마스크로서 사용하여 상기 제2게이트패턴을 제거하므로써 노출된 상기 게이트전극재료를 제거하여 게이트부를 형성하는 제5공정과, 상기 게이트부와 상기 제1게이트패턴을 마스크로서 사용해서 이온주입을 행하여 저농도로 도우핑된 층을 형성하는 제6공정으로 구성된 것을 특징으로 하는, 전계효과트랜지스터구조를 가진 화합물반도체장치의 제조방법을 제공하는 것이다.

구체적으로는, 본 발명에 따른 상기 방법에 있어서 제1게이트피복재료의 형성에 의해, 저농도로 도우핑된 층이 기판에 형성되는 영역의 결정 및 게이트전극의 위치결정이 가능하게 된다.

또, 제2게이트피복재료의 형성에 의해서는 고농도로 도우핑된 층이 형성되는 영역의 결정이 가능하게 된다. 이들 제1 및 제2게이트피복재료가 게이트전극형성에 사용되는 마스크패턴내에 형성된 마스크에 의해 제공티 때문에, 상기 층사이의 거리는 게이트전극 형성에 사용되는 포토최소그라피프로세스에 의해서만 결정될 수 있다.

본 발명은, 단지 예시할 목적으로 부여되므로, 본 발명을 한정하는 것으로 간주되는 것이 아닌 첨부도면과 이하의 상세한 설명으로부터 더욱 완전히 이해될 것이다.

또한, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이다.

그러나, 본 발명의 바람직한 실시예를 나타내는 상세한 설명 및 소정예는 단지 예시의 목적으로만 부여되는 것이며, 본 발명의 진의와 범위내에서의 다양한 변화와 변형은 이러한 상세한 설명으로부터 당업자에게 명백하게 될 것이다.

이하, 본 발명의 실시예에 대해서 첨부도면을 참조하여 상세히 설명한다.

우선, 제4도(A)∼제4도(D), 제5도(A)∼제5도(C) 및 제6도(A)∼제6도(B)를 참조하여 본 밭명에 따른 반도체장치의 제조방법을 설명한다. 화합물반도체기판(1)위에, 예를들면 SiO₂로 이루어진 표면보호층(2)을 형성한다(제4도(A)).

다음에, 소자영역부(10)에 개구부를 지닌 제1레지스트패턴(30)을 통상의 포토리소그라피프로세스에 의해 형성하고(제4도(B)), 채널층(20)을 형성하기 위하여 Si의 이온주입을 수행한다(제4도(C)).

이 제l레지스트패턴(30)을 남긴채, 게이트전극형성예정부분에만 개구부를 지닌 제2레지스트패턴(31)을 형성하고(제4도(D)), RIE 등에 의해 표면보호층(2)을 선택적으로 제거한다.

다음에, 스퍼터링법에 의해 예를들면 텅스텐 규화물 등의 게이트전극재료(3)를 퇴적하고(제5도(A)), 이 게이트전극재료(3)를 마스크로서 사용해서 RIE 등을 수행하여, 제2레지스트패턴(31)의 언더커트(under-cut)부(11)를 형성한 후 (제5도(B)), 게이트부(13)를 얻을 수 있다. 이 언더커트부(11)의 크기는 게이트부(13)와 이후 형성될 고농도로 도우핑된 층(22)의 단부사이의 거리를 결정한다.

다음에, 스퍼터링법에 의해, 예를들면 SiN으로 이루어진 게이트피복재료(81)를 퇴적한다. 이 경우, 게이트피복재료(81)도 언더커트부(11) 둘레로 퍼져, 게이트부(13)의 측면을 동시에 피복하여(제5도(B)), 게이트패턴(8)을 형성한다.

다음에, 게이트전극재료(3) 및 게이트피복재료(81)를 아세톤 등을 사용하여 제2레지스트패턴(31)과 함께 리프트오프시킨다(제5도(C)). 이 경우, 제1레지스트패턴(30)은 패턴을 형성하기 위하여 2회분의 소성처리를 하였으므로, 박리되지 않고 정확히 그대로 남는다. 이 상태에서, 고농도로 도우핑된 층(22)을 형성하기 위한 이온주입을 수행한다. 이 경우, 제1레지스트패턴(30)으로 피복된 영역과 게이트패턴(8)으로 피복된 영역하의 화합물반도체기판(1)속으로는 이온은 주입되지 않는다(제6도(A)).

다음에, 제1레지스트패턴(30)을 남겨둔채로, 게이트패턴(8)을 RIE 등에 의해 에칭하여 제거하고, 저농도로 도우핑된 층(21)을 형성하기 위한 이온주입을 수행한다. 이 경우, 제1레지스트패턴(30)과 게이트부(13)밑의 화합물반도체기판(1)속으로는 이온이 주입되지 않으므로, 제6도(B)에 도시한 바와 같은 LDD구조가 얻어진다.

다음에, 제1레지스트패턴(30)을 회분화시켜 제거하고, 주입된 이온의 활성화어니일링을 통상의 조건하에서 수행한다. 그 후, 종래의 공정으로 소오스전극(6) 및 드레인전극(7)이 형성되고, FET가 완성된다(제9도).

또한, 상기 언급한 예는 단지 예에 불과하며, 본 발명을 실시할 때에는 각종 변형이 가능하다. 예를들면, 게이트전극용 재료는, 몰리브덴, 텅스텐, 티탄으로 대표되는 바와같은 고융점금속 및 그의 규화물, 또는 이들 화합물이어도 된다.

또, 표면보호막(2)과 게이트패턴(8)에 대해서는 어떠한 조합을 이용해도 된다.

특히, 에칭속도의 비가 일정한 재료를 사용하는 것이 바람직하다. 예를들면, 게이트패턴(8)에 대해서는, 표면보호층(2)의 재료보다 쉽게 제거되는 재료를 사용할 수 있다. 또한, 쇼트채널효과를 억제하기 위해서 채널층(20), 저농도로 도우핑된 층(21) 및 고농도로 도우핑된 층(22) 밑에 p형불순물을 함유하는 매립층을 형성해도 좋다.

본 발명에 따른 제조방법에 있어서, 게이트부(13), 저농도로 도우핑된 층(21) 및 고농도로 도우핑된 층(22) 사이의 거리를 결정하는 포토리소그래피 프로세스는 게이트전극패턴에 대해서 단기 1회만 시행하므로, 각 패턴은 정밀도 및 재현성이 우수하게 형성된다. 그 결과, 셀프얼라인 LDD구조를 가지는 고성능의 MESFET를 제공하는 것이 가능하며, 집적도를 향상시킬 수 있다.

게이트부(13), 소오스전극(6) 및 드레인전극(7) 형성시에 표면보흐층(2)이 에칭되는 경우를 제외하고 상기 반절연성화합물 반도체기판(1)의 표면을 표면보호층(2)으로 피복하고 있으므로, 에칭에 의한 손상을 최소화할 수 있다. 따라서, 종래예에서 관찰되는 것과 같은 에칭손상에 의한 FET특성의 저하를 방지할 수 있는 동시에, 재현성을 향상할 수 있다.

다음에, 제7도(A)∼제7도(E) 및 제8도(A)∼제8도(D)를 참조하면서, 본 발명에 따른 화합물반도체장치의 다른 제조방법을 설명한다.

우선, 반절연성 GaAs 등으로 이루어진 반도체기판(1)위에, 포토리소그래피법에 의해, 반도체기판(1)의 소자형성영역에 개구부를 지닌 제1레지스트패턴(30)을 형성한다. 제1레지스트패턴(30)을 마스크로서 사용하여 기판(1)에 Si이온을 주입하고, 채널층(20)을 형성한다(제7도(A)에 도시).

이 제1레지스트패턴(30)을 남겨둔채, 전체표면에 게이트전극재료(3)를 스퍼터링법으로 퇴적한다. 게이트전극재료(3)로서는, 텅스텐 규화물이 바람직하다. 또, 게이트전극형성영역에 개구부를 가진 제2레지스트패턴(31)을 포토리소그래피법으로 형성한다. 그 후 개구부에 의해 노출된 게이트전극재료(3)위와 제2레지스트패턴(31)위에, 스퍼터링법에 의해 SiO₂로 이루어진 제1게이트피복재료(910)를 균일하게 퇴적한다(제7도(B)에 도시).

다음에, 이 제2레지스트패턴(31)의 일부를 에칭에 의해서 제거하여 언더커트부(11)를 형성한다(제7도(C)에 도시). 따라서, 제1게이트패턴(91)이 형성된다. 이것에 의해서, 제1게이트패턴(91)보다 넓은 영역에서 게이트전극재료(3)가 노출된다. 따라서, 이 언더거트량은, 후에 형성될 고농도로 도우핑된 층과 게이트전극의 단부사이의 간격을 결정한다.

다음에, 스퍼터링법에 의해 제2게이트피복재료(920)를 표면에 퇴적한다. 이 제2게이트피복재료(920)로서는, 제1게이트패턴(9)의 것보다 에칭속도가 빠른 재료를 사용한다. 여기에서는, 텅스텐 규화물을 사용하였다. 제2게이트피복재료(920)는 그의 퇴적시에 언더커트부(11) 주위로 퍼지므로 제7도(D)에 도시한 바와 같은 형상으로 된다.

다음에, 리프트오프법을 사용하여 제2레지스터패턴(31)을 제거한 후 제2게이트패턴(92)을 형성한다. 이경우, 제1레지스트패턴(30)은 게이트전극재료(3)로 피복되어 있으므로, 박리되지 않고 그대로 남게 된다(제7도(E)에 도시).

다음에, 이 상태에서 RIE법에 의해 이방성에칭을 행하고, 게이트전극재료(3)를 선택적으로 제거한다. 이경우, 제2게이트패턴(92)은 그의 빠른 에칭속도에 의해 점차로 없어지게 되나, 제1게이트패턴(91)이 노출되면, 제1게이트패턴(91)은 에칭속도가 극히 느려지므로 잔존하게 된다. 한편, 노출된 게이트전극재료(3)가 선택적으로 제거되고 있을 때, 제2게이트패턴(92)의 존재에 의해 그 바로아래에 있는 게이트전극재료(31)는 에칭되지 않는다. 이 경우, 게이트전극재료(3)가, 다음공정에서 고농도로 도우핑된 층(22)을 형성하기 위한 이온주입을 행하는 동안 마스크로서 작용하기에 충분한 두께를 가지면, 제1게이트패턴(91)으로 피복된 부분 이외의 게이트전극재료(3)는 어느정도 에칭되어도 악영향은 없다.

그후, 기판(1)에 Si이온을 이온주입법에 의해 주입하여, 고농도로 도우핑된 층(22)을 형성한다. 이 경우, 게이트전극재료(3) 및 제1레지스트패턴(30)으로 피복된 GaAs기판(1)의 부분에는 이온은 주입되지 않는다(제8도(A)에 도시).

다음에, 제1게이트패턴(91)을 마스크로서 사용하여, RIE법에 의해 게이트전극재료(3)의 부분을 제거한다. 이 경우, 게이트부 형성재료상에 제1게이트패턴(91)이 남아 있으므로, 종래의 반도체장치의 측벽의 가공에칭시에서와 같이 분산은 일어나지 않으며, 제1게이트패턴(91)의 크기에 따라, 즉, 최초로 형성된 제2레지스트패턴(31)의 개구부의 크기에 따라 게이트패턴(13)이 정학하게 가공된다(제8도(B)에 도시).

다음에, 제1게이트패턴(91)을 RIE법에 의해 제거하고, 게이트부(13) 및 제1레지스트패턴(30)을 마스크로서 사용하여 기판(1)으로 Si의 이온주입을 수행하여, 저농도로 도우핑된 층(21)을 형성한다(제8도(C)에도시).

또, 제1레지스트패턴(30)을 회분화에 의해 제거하여 어니일링을 행하고, 소자 분리용의 절연막(2)을 형성한 후, 소오스전극(6) 및 드레인전극(7)을 형성하여 FET를 완성한다(제8도(D)에 도시).

본 발명에 따른 제조방법에 있어서, 게이트부(13), 저농도로 도우핑된 층(21) 및 고농도로 도우핑된 층(22) 사이의 거리를 결정하는 포토리소그래피프로세스는, 게이트부(13)의 패턴화시에 단지 1회만 수행하므로, 각 패턴은 정밀도 및 재현성이 우수하게 형성된다.

또한, 상기 언급한 예는 단지 일예에 불과하며, 본 발명을 실시할 때에는, 각종 변경이 가능하다. 예를들면, 게이트전극재료(3)는 몰리브덴, 텅스텐 및 티탄으로서 대표되는 바와 같은 고융점금속이나 그의 규화물 또는 이들의 화합물이어도 된다.

또, 제1게이트피복재료 및 제2게이트피복재료에 대해서는, 소정의 조합도 가능하다. 예를들면, 에칭속도의 비가 일정한 재료를 사용할 수 있다. 특히, 제2게이트피복재료로서는 제1게이트피복재료보다 쉽게 에칭되는 재료를 사용하는 것이 바람직하다.

또, 쇼트채널효과를 억제하기 위해서, 채널층, 저농도로 도우핑된 층 및 고농도로 도우핑된 층밑에 p형 불순물을 함유하는 매립층을 형성해도 된다.

제9도는 본 발명에 따른 반도체장치의 일례를 도시한 것이다. 예를들면 GaAs 등의 화합물반도체기판(1)의 소정위치에는, 예를들면 텅스텐규화물로 이루어진 쇼트키게이트전극(14)(이하 게이트전극(14)으로 약칭)과, 예를들면 AuGe/Ni로 이루어진 소오스전극(6) 및 드레인전극(7)이 형성되어 있고, 상기 언급한 각전극의 부분 이외의 화합물반도체기판(1)위에는 SiO₂로 이루어진 표면보호층(2)이 형성되어 있다.

게이트전극(14) 아래의 화합물반도체기판(l)내에는, 피이크깊이 0.05μm, 캐리어농도 3×10¹⁷cm⁺³인 채널층(20)이 형성되고, 게이트전극(14)의 양단부로부터 수평방향으로 0.25μm 떨어진 영역에는 피이크깊이 0.15μm, 캐리어농도 1.5×10^l8cm_ls인 고농도로 도우핑된 층(22)이 형성되어 있다.

또, 이 고농도로 도우핑된 층(22)의 일부 위에는 소오스전극(6) 및 드레인전극(7)이 형성되어 있다. 또, 게이트전극(14)과 고농도로 도우핑된 층(22)의 양단부 사이에는 피이크깊이 0.08μm, 캐리어농도 8×10¹⁷cm^-3인 저농도로 도우핑된 층(21)이 형성되어 있다.

제1도, 제2도 및 제3도에 도시한 종래예와 제9도에 도시한 예의 차이점은, 이 종래예에서 저농도로 도우핑된 층(21) 및 고농도로 도우핑된 층(22)의 형성에 필수적인 게이트 전극용 측벽이 없는 점이다 따라서, 여기에서 게이트전극측벽의 형성된 상태에 의해 크게 영향을 받는 저농도로 도우핑된 층(21) 및 고농도로 도우핑된 층(22)의 상태는 극히 안정하다.

게이트전극(13), 저농도로 도우핑된 층(21) 및 고농도로 도우핑된 층(22)이 형성되어 있는 영역은, 제1 및 제2게이트패턴(91), (92) 형성영역에 의해 결정되고, 이들 제1 및 제2게이트패턴(91), (92)은 게이트패턴(13) 형성용 마스크패턴의 개구부에 의해서 형성된다. 따라서, 상기 언급한 각 층사이의 간격은, 게이트부(13) 형성용의 포토리소그래피프로세스에 의해서만 결정되는 것이 가능하다.

또한, LDD구조 형성용 게이트부(13)의 측벽의 가공이 불필요하기 때문에, 측벽가공을 위한 이방성에칭을 수행할 필요가 없다. 따라서, 포토리소그래피프로세스에서의 조건은 변화시키지 않고 일정하게 유지될수 있으므로, FET특성의 분산이 없고, 고수율을 얻기에 적합한 화합물반도체장치를 제조할 수 있다.

이상 설명한 본 발명으로부터, 본 발명은 각종 방식으로 변경할 수 있음은 명백하다. 이러한 변경은 본발명의 진의와 범위로부터 벗어나는 것으로 간주되지 않으며, 당업자에게 명백한 바와같은 이러한 모든 변형을 이하의 특허청구의 범위내에 포함시키고자 한다.

Claims (14)

1. 전계효과트랜지스터구조를 가지는 화합물반도체장치의 제조방법에 있어서, 반도체기판의 표면위에 표면보호층을 형성하고, 이 표면보호층위의 소자형성영역에 대응하는 위치에 개구부를 가지는 제1레지스트패턴을 형성하고, 이 제1레지스트패턴을 마스크로서 사용하여 이온주입을 수행하므로서 상기 반도체기판의 표면위에 채널층을 형성하는 제1공정과, 게이트전극형성영역에 대응하는 위치에만 개구부를 가지는 제2레지스트패턴을 형성한 후, 상기 표면보호층이 상기 제2레지스트패턴의 상기 개구부를 통해서 노출되는 위치에만 상기 표면보호층을 제거하는 제2공정과, 기판의 전체표면위에 게이트전극재료를 퇴적하여 상기 채널층상에 게이트부를 형성하는 제3공정과, 상기 게이트전극재료를 마스크로서 사용해서 상기 레지스트패턴을 에칭하여 상기 게이트부근방의 상기 제2레지스트패턴을 제거하는 제4공정과, 상기 게이트부를 피복하는 게이트패턴을 형성하도록 기판의 전체면상에 절연재료를 퇴적한 후 상기 제2레지스트패턴을 제거하는 제5공정과, 상기 제1레지스트패턴 및 상기 게이트패턴을 마스크로서 사용해서 상기 기판에 이온주입을 수행하여 고농도로 도우핑된 층을 형성하는 제6공정과, 상기 게이트패턴을 에칭에 의해 제거한 후, 상기 게이트부 및 상기 제1레지스트패턴을 마스크로서 사용해서 상기 기판에 이온주입을 수행하여 저농도로 도우핑된층을 형성하는 제7공정으로 구성된 것을 특징으로 하는 화합물반도체장치의 제조방법.
2. 제1항에 있어서, 상기 제4공정의 에칭은 반응성 이온에칭방법으로 수행되는 것을 특징으로 하는 화합물반도체장치의 제조방법.
3. 제1항에 있어서, 상기 제5공정의 상기 게이트패턴의 형성은 스퍼터링법에 의해 수행되는 것을 특징으로 하는 화합물반도체장치의 제조방법.
4. 제1항에 있어서, 상기 게이트패턴은, 상기 제7공정의 에칭처리에 있어서 상기 표면보호층에 대한것보다 에칭속도가 빠른 재료로 이루어진 것을 특징으로 하는 화합물반도체장치의 제조방법.
5. 제1항에 있어서, 상기 표면보호층은 이산화규소로 이루어지고, 상기 게이트패턴은 질화규소로 이루어진 것을 특징으로 하는 화합물반도체장치의 제조방법.
6. 제1항에 있어서, 상기 게이트전극재료는 고융점 금속으로 이루어진 것을 특징으로 하는 화합물반도체 장치의 제조방법.
7. 제1항에 있어서, 상기 게이트전극재료는 고융점 금속규화물로 이루어진 것을 특징으로 하는 화합물반도체장치의 제조방법.
8. 전계효과 트랜지스터구조를 가지는 화합물반도체장치의 제조방법에 있어서, 소자형성영역에 대응하는 위치에 개구부를 가지는 제1레지스트패턴을 사용해서 반도체기판에 체널층을 형성한 후, 이 반도체기판상에 게이트전극재료를 퇴적하고, 기판상에 퇴적된 상기 게이트전극재료상의 게이트전극형성영역에 대응하는 위치에 개구부를 가지는 제2레지스트패턴을 형성하는 제1공정과, 상기 게이트전극형성영역상에 제1게이트패턴을 형성하기 위해 제1절연재료를 퇴적히고 상기 게이트전극형성영역위의 영역에서 상기 제2레지스트패턴을 에칭법에 의해 제거하는 제2공정과, 기판상에 절연재료를 퇴적하여 상기 제1게이트패턴을 피복하는 제2게이트패턴을 형성한 후, 상기 모든 레지스트패턴을 제거하는 제3공정과, 상기 제2게이트패턴을 마스크로서 사용하여 상기 게이트전극재료를 선택적으로 제거하고, 기판상에 이온주입을 수행하여 고농도로 도우핑된 층을 형성하는 제4공정과, 상기 제2게이트패턴을 제거하고, 상기 제1게이트패턴을 마스크로서 사용하여 상기 제2게이트패턴을 제거하므로써 노출된 상기 게이트전극재료를 제거하여 게이트부를 형성하는 제5공정과, 상기 게이트부와 상기 제1게이트패턴을 마스크로서 사용해서 이온주입을 행하여 저농도로 도우핑된 층을 형성하는 제6공정으로 구성된 것을 특징으로 하는 화합물 반도체장치의 제조방법.
9. 제8항에 있어서, 상기 제2공정의 에칭은 반응성 이온 에칭방법으로 수행되는 것을 특징으로 하는 화합물반도체장치의 제조방법.
10. 제8항에 있어서, 상기 제3공정에서의 상기 제1 및 제2게이트패턴의 형성은 스퍼터링법에 의해 수행되는 것을 특징으로 하는 화합물반도체장치의 제조방법.
11. 제8항에 있어서, 상기 제2게이트패턴은, 상기 제5공정의 에칭처리에 있어서 상기 제1게이트패턴에 대한 것보다 에칭속도가 빠른 재료로 이루어진 것을 특징으로 하는 화합물반도체 장치의 제조방법.
12. 제8항에 있어서, 상기 제1게이트패턴은 이산화규소로 이루어지고, 상기 제2게이트패턴은 텅스텐규화물로 이루어진 것을 특징으로 하는 화합물반도체장치의 제조방법.
13. 제8항에 있어서, 상기 게이트전극재료는 고융점금속으로 이루어진 것을 특징으로 하는 화합물반도체장치의 제조방법.
14. 제8항에 있어서, 상기 게이트전극재료는 고융점 금속규화물로 이루어진 것을 특징으로 하는 화합물반도체장치의 제조방법.