JPH04340726A - 化合物半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は化合物半導体装置および
その製造方法に関する。より詳細には、セルフアライン
プロセスを含む新規なＭＥＳＦＥＴおよびその製造方法
に関する。

【０００２】

【従来の技術】従来、化合物半導体を材料とするＭＥＳ
ＦＥＴとしては、例えば、特許番号４，６３６，８２２
号の米国特許に示されたものがある。同文献には図５，
図６，図７に示されるＬＤＤ（ライトリー・ドープド・
ドレイン）構造のＭＥＳＦＥＴが開示されている。この
製造方法を以下に説明する。

【０００３】例えば半絶縁性化合物半導体基板１０１上
に、例えばＳｉＮ膜等の素子分離用絶縁膜１０２を形成
し（図５（ａ）），素子領域のみ開口したレジストパタ
ーン１３０を形成する（図５（ｂ））。次にレジスト開
口部に対応する素子分離用絶縁膜１０２をＲＩＥ等によ
り除去し、チャンネル層１２０を形成するためのイオン
注入を行う（図５（ｃ））。

【０００４】次にゲート電極形成予定部分のみ開口した
レジストパターン１３１を形成した後、ゲート電極材料
１０３を堆積または蒸着する（図６（ａ））。このゲー
ト電極材料としては、例えばタングステン，モリブデン
，チタン等の高融点金属やそのシリサイドがあげられる
。次にゲート電極形成用のレジストパターン１３１を除
去すると同時に、不用部分のゲート電極材料も同時にリ
フトオフする（図６（ｂ））。なおここでは一例として
リフトオフ法によりゲート電極１０３を形成したが、エ
ッチング法により形成することも可能である。

【０００５】次にゲート電極１０３の第１側壁形成用絶
縁物（例えばＳｉＯ２等）を堆積し、異方性エッチング
により第１側壁１０４の形状に整形加工する。そしてゲ
ート電極１０３と第１側壁１０４及び素子分離用絶縁膜
１０２をマスクとして、ライトリードープ層１２１をセ
ルフアラインでイオン注入することにより形成する（図
６（ｃ））。更にゲート電極１０３の第２側壁形成用絶
縁物（例えばＳｉＯ２等）を堆積し、再び異方性エッチ
ングにより第２側壁１０５の形状に整形加工する。そし
てゲート電極１０３と第１側壁１０４と第２側壁１０５
および素子分離用絶縁膜１０２をマスクとして、高濃度
層１２２をセルフアラインでイオン注入することにより
形成する（図７（ａ））。その後は通常のプロセスによ
りオーミック電極すなわちソース電極１０６とドレイン
電極１０７が形成され、ＬＤＤ構造のＭＥＳＦＥＴが完
成する（図７（ｂ））。

【０００６】

【発明が解決しようとする問題点】上記の方法では、第
１側壁及び第２側壁の整形加工を、ＲＩＥによるＳｉＯ
２の異方性エッチングにより行っている。しかしこの場
合各側壁の形状は、側壁形成用絶縁物の膜質や膜厚、さ
らにＲＩＥによるエッチングばらつき等に大きく左右さ
れ、再現性良く同一形状を得ることが難しかった。この
側壁の形状が変わるとライトリードープ層１２１および
高濃度層１２２の形状が変わるため、結果としてＦＥＴ
の特性が大きく変化してしまい、高集積化および高歩留
り化の妨げとなっていた。特に上記の例ではこの側壁の
整形加工が２回もあるため、この問題は一層深刻であっ
た。

【０００７】更に別の問題点としては、第１側壁および
第２側壁の整形加工時にＲＩＥによるＳｉＯ２の異方性
エッチングを用いるため、このときに露出する半絶縁性
化合物半導体基板表面にエッチングによるダメージを与
えてしまうことがあげられる。このエッチングによるダ
メージは、ＦＥＴのコンダクタンスの劣化や耐圧の減少
など特性劣化を引き起こしていた。特に上記の例ではこ
の側壁の整形加工が２回もあるため、この問題は一層深
刻であった。本発明の目的は上記問題点を解決し、高集
積化、高歩止まり化に適した化合物半導体装置およびそ
の製造方法を提供するものである。

【０００８】

【課題を解決するための手段】本発明に係る化合物半導
体装置は、半絶縁性半導体基板の表面にチャンネル層を
有し所定の位置にショットキーゲート電極とソース電極
とドレイン電極とを有する化合物半導体装置において、
該各電極部以外の該基板上に位置する表面保護膜と、該
ショットキーゲート電極の両端から水平方向にサブハー
フミクロン以下の離れた位置より該ソース電極および該
ドレイン電極の各領域にわたり形成された高いキャリア
濃度の高濃度層と、該ショットキーゲート電極の両端よ
り該高濃度層迄の間にわたり形成された前記チャンネル
層よりも高い濃度でかつ該高濃度層よりも低い濃度のキ
ャリア濃度のライトリードープ層とを有することを特徴
とする。

【０００９】また上述の化合物半導体装置は、半絶縁性
半導体基板の表面に表面保護膜を形成し、次にイオン注
入により該基板の表面下にチャンネル層を形成し、該表
面保護膜上にショットキーゲート電極の形成予定部分の
み開口したレジストパターンを形成し、該開口部の該表
面保護膜を反応性イオンエッチングにより削除し、これ
らの上部にショットキーゲート電極材料の堆積をして該
ショットキーゲート電極を形成し、該堆積をマスクとし
て反応性イオンエッチングにより該レジストパターンの
開口部をアンダーカットし、ゲート被覆膜を該開口部の
該ショットキーゲート電極上に堆積させ、該レジシトパ
ターンをリフトオフさせた後、該ゲート被覆膜をマスク
としてイオン注入により高いキャリア濃度の高濃度層を
該ゲート被覆膜の端部からソース電極及びゲート電極領
域まで形成し、次に該ゲート被覆膜を除去した後該ショ
ットキーゲート電極をマスクとしてイオン注入により該
チャンネル層よりも高濃度でかつ該高濃度層よりも低濃
度のキャリア濃度のライトリードープ層を該ショットキ
ーゲート電極の両端部から該高濃度層との間に形成する
ことによって製造される。

【００１０】

【作用】本発明は、ＬＤＤ構造の化合物半導体ＭＥＳＦ
ＥＴに於いて、従来法のようなショットキーゲート電極
の両側に側壁を設けこれをＲＩＥによるエッチングによ
りその形状を整形し、イオン注入のマスクとして使用す
る方法を改良し、ショットキーゲート電極自体をマスク
としてイオン注入することによりライトリードーブ層を
、１回のフォトリソグラフィ技術を用いて得たゲート保
護膜をマスクとしてイオン注入することにより高濃度層
をそれぞれ形成するから、これらの層の形状が高精度で
均一に形成できる。この結果上記ＭＥＳＦＥＴの高集積
化、高歩留り化が達成できる。

【００１１】また本発明は、電極形成のために表面保護
膜を開口するとき以外は常に基板表面が保護膜で保護さ
れており、ＲＩＥエッチングにより損傷させることがな
い。これも上記高集積化、高歩留り化に極めて有効であ
る。

【００１２】

【実施例】第１図は本発明による半導体装置の一実施例
例である。例えばＧａＡｓ等の半絶縁性化合物半導体基
板１の所定の位置に、例えばタングステンシリサイド等
からなるショットキーゲート電極３（以下ゲート電極３
と略す）と、例えばＡｕＧｅ／Ｎｉ等からなるソース電
極６およびドレイン電極７が形成され、上記各電極部以
外の半絶縁性化合物半導体基板１上には、ＳｉＯ２から
成る表面保護膜２が形成されている。

【００１３】ゲート電極３下の半絶縁性化合物半導体基
板１内には、例えばピーク深さ０．０５μｍ，キャリア
濃度３×１０１７ｃｍ−３のチャンネル層２０が形成さ
れ、ゲート電極３の両端から水平方向に例えば０．２５
μｍだけ離れた位置からオーミック電極領域まで、ピー
ク深さ０．１５μｍ，キャリア濃度１．５×１０１８ｃ
ｍ−３の高濃度層２２が形成されている。また、この高
濃度層２２上の一部にソース電極６およびドレイン電極
７が形成されている。更にゲート電極３の両端と高濃度
層２２の間には、例えばピーク深さ０．０８μｍ，キャ
リア濃度８×１０１７ｃｍ−３のライトリードープ層２
１が形成されている。

【００１４】図１に示した実施例が図５，図６，図７の
従来例と相違する点は、この従来例でライトリードープ
層２１および高濃度層２２の形成に必須のゲート電極用
側壁が無い点である。

【００１５】次に図１，図３，図４により、図１に示さ
れる半導体装置の製造方法について説明する。例えば半
絶縁性化合物半導体基板１上に、例えばＳｉＯ２から成
る表面保護膜２を形成する（図２（ａ））。次に素子領
域部１０を開口させたレジストパターン３０を通常のフ
ォトリソグラフィープロセスにより形成し（図２（ｂ）
），チャンネル層２０形成のためＳｉのイオン注入を行
う（図２（ｃ））。

【００１６】このレジストパターン３０を残したまま新
たにゲート電極３の形成予定部分のみを開口したレジス
トパターン３１を形成し、表面保護膜２をＲＩＥ等によ
り選択除去する。次に例えばスパッタ法により例えばタ
ングステンシリサイド等のゲート電極材料を堆積し（図
３（ａ））、このゲート電極形成材料３’をマスクとし
てＲＩＥ等により、レジストパ　ターン３１のアンダー
カット部１１を形成する（図３（ｂ））。このアンダー
カット量がゲート電極３の端部と高濃度層２２のオフセ
ット量を規定する事になる。

【００１７】次に例えぱスパッタ法により例えぱＳｉＮ
からなるゲート被覆膜８を堆積させる。この場合ゲート
被覆膜８はアンダーカット部１１にも回り込むので、ゲ
ート電極３の側面も同時に被履されることになる（図３
（ｂ））。

【００１８】次にゲート電極３以外のゲート電極形成材
料３’およびゲート被覆膜８以外のＳｉＮ膜８’をレジ
ストパターン３１と共にアセトンなどによりリフトオフ
する（図３（ｃ））。しかしこの場合レジストパターン
３０はパターン形成２回分のベークがなされているため
、剥離せずにそのまま残る。この状態で、高渡度層２２
を形成するためのイオン注入を行う。この場合レジスト
パターン３０で被覆された領域およびゲート被覆膜８で
被覆された領域下の半絶縁性化合物半導体基板中にはイ
オンは注入されない（図４（ａ））。

【００１９】次にレジストパターン３０を残したままＲ
ＩＥ等によりゲート被覆膜８をエッチングして除去し、
ライトリードープ層２１形成の為のイオン注入を行う。 この場合レジストパターン３０及びゲート電極３の下の
半絶縁性化合物半導体基板１中にはイオンが注入されな
いので、図４（ｂ）に示したようなＬＤＤ構造となる。 次にレジストパターン３０をアッシング除去し、注入さ
れたイオンの活性化アニールを通常の条件で行う。以降
は通常のプロセスでソース電極６，ドレイン電極７が形
成され、ＦＥＴが完成する（図１）。

【００２０】なお上記の例はあくまでも一例であり、実
際に本発明を実施する際には種々の変更が可能である。 例えばゲート電極材料はモリブデン，タングステン，チ
タンをはじめとする高融点金属やそのシリサイド、又は
それらの化合物でも良い。さらに表面保護膜とゲート被
覆膜の組合せはエッチング時の選択比がとれればどのよ
うな組合せでも良い。またショートチャンネル効果を抑
制するためにチャンネル層，ライトリードープ層，高濃
度層の下にＰ型不純物を含む埋め込み層を形成しても良
い。

【００２１】

【発明の効果】上記の過程で、ゲート電極３及びライト
リードープ層２１，高濃度層２２の間隔を規定するフォ
トリソグラフィープロセスは、ゲート電極パターニング
用の実質上１回のみであり、このため各パターンが精度
、再現性共に良好に形成される。この結果高性能なセル
フアラインＬＤＤ構造ＭＥＳＦＥＴの微細化が可能とな
り、集積度の向上が図れる。

【００２２】本発明の製造方法においては，ＬＤＤ構造
を形成するためのゲート電極側壁加工が不要なため、側
壁加工時の異方性エッチングばらつきに起因するＦＥＴ
特性バラツキが無く、高集積化および高歩留り化に適し
た化合物半導体装置が実現される。

【００２３】また半絶縁性化合物半導体基板１の表面は
、ゲート電極３及びソース電極６、ドレイン電極７形成
時の表面保護膜エッチング時以外は、常に表面保護膜２
によって被覆されており、エッチングダメージの発生を
最小限に抑えることができる。従って、従来例に見られ
たようなエッチングダメージによるＦＥＴ特性の劣化を
防止することが出来ると同時に信頼性の向上が図れる。

【図面の簡単な説明】

【図１】本発明に係る化合物半導体装置を示す。

【図２】本発明に係る化合物半導体装置の製造方法を示
す。

【図３】図２に同じ。

【図４】図２に同じ。

【図５】従来技術を示す。

【図６】図５に同じ。

【図７】図５に同じ。

【符号の説明】

１：半絶縁性化合物半導体基板 ２：表面保護膜 ３：ショットキーゲート電極 ４：シヨットキーゲート電極形成材料 ６：ソース電極 ７：ドレイン電極 ８，８’：ゲート被覆膜 １０：素子領域部 １１：アンダーカット部 ２０：チャンネル層 ２１：ライトリードープ層 ２２：高濃度層 ３０，３１：レジストパターン

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半絶縁性半導体基板の表面にチャンネ
   ル層を有し所定の位置にショットキーゲート電極とソー
   ス電極とドレイン電極とを有する化合物半導体装置にお
   いて、該各電極部以外の該基板上に位置する表面保護膜
   と、該ショットキーゲート電極の両端から水平方向にサ
   ブハーフミクロン以下の離れた位置より該ソース電極お
   よび該ドレイン電極の各領域にわたり形成された高いキ
   ャリア濃度の高濃度層と、該ショットキーゲート電極の
   両端より該高濃度層迄の間にわたり形成された前記チャ
   ンネル層よりも高い濃度でかつ該高濃度層よりも低い濃
   度のキャリア濃度のライトリードープ層とを有すること
   を特徴とする化合物半導体装置。
2. 【請求項２】　　半絶縁性半導体基板の表面に表面保護
   膜を形成し、次にイオン注入により該基板の表面下にチ
   ャンネル層を形成し、該表面保護膜上にショットキーゲ
   ート電極の形成予定部分のみ開口したレジストパターン
   を形成し、該開口部の該表面保護膜を反応性イオンエッ
   チングにより削除し、これらの上部にショットキーゲー
   ト電極材料の堆積をして該ショットキーゲート電極を形
   成し、該堆積をマスクとして反応性イオンエッチングに
   より該レジストパターンの開口部をアンダーカットし、
   ゲート被覆膜を該開口部の該ショットキーゲート電極上
   に堆積させ、該レジストパターンをリフトオフさせた後
   、該ゲート被覆膜をマスクとしてイオン注入により高い
   キャリア濃度の高濃度層を該ゲート被覆膜の端部からソ
   ース電極及びゲート電極領域まで形成し、次に該ゲート
   被覆膜を除去した後該ショットキーゲート電極をマスク
   としてイオン注入により該チャンネル層よりも高濃度で
   かつ該高濃度層よりも低濃度のキャリア濃度のライトリ
   ードープ層を該ショットキーゲート電極の両端部から該
   高濃度層との間に形成することを特徴とする請求項１の
   化合物半導体装置の製造方法。