KR0161201B1 - T형 게이트와 자기정렬 ldd 구조를 갖는 전계효과 트랜지스터의 제조방법 - Google Patents

T형 게이트와 자기정렬 ldd 구조를 갖는 전계효과 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 T형 게이트와 자기정렬 LDD 구조를 갖는 MESFET의 제조방법에 관한 것으로서, 양측에 소오스 및 드레인 영역이 형성된 채널영역의 소정 부분에 캡층을 이용하여 역메사부분을 형성하고, 상기 역메사부분을 마스크로 이용하여 소오스 및 드레인 영역과 채널영역 사이에 작은 에너지와 저농도로 이온주입하여 소오스 쪽 보다 드레인 쪽이 넓은 저농도 소오스 및 드레인 영역을 형성하며, 상기 역메사부분의 표면이나 역메사부분을 제거하여 형성된 홈에 T형 게이트 전극을 저농도 소오스 및 드레인 영역과 접촉되지 않게 형성한다. 따라서, 저농도 드레인 영역이 넓으므로 드레인 항복 전압이 향상되며, T형 게이트 전극에 의해 게이트저항이 감소되므로 소자의 고주파특성 및 잡음특성을 향상시킬 수 있고, 게이트 전극과 저농도 소오스 및 드레인 영역이 접촉되는 것을 방지하므로 누설전류가 발생되는 것을 방지하며, 또한, 역메사부분 형성시 식각에 의한 채널층의 두께를 조절할 수 있으므로 게이트의 길이와 채널층의 두께의 비를 크게하여 숏채널 효과를 줄인다.

Description

T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조방법
제1도 (a) 내지 (e)는 종래 기술에 따른 전계효과 트랜지스터의 단면도.
제2도 (a) 내지 (f)는 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 단면도.
제3도 (a) 내지 (c)는 본 발명의 다른 실시예에 따른 전계효과 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 23 : 채널영역
25 : 감광막 27,28 : 소오스 및 드레인 영역
29 : 캡층, 게이트 전극 30 : 역메사부분
31,37 : 감광막 35 : 보호막
33,34 : 저농도 영역 38,39 : 소오스 및 드레인전극
41 : 감광막 43 : 홈
45 : 게이트 전극
본 발명은 전계효과 트랜지스터(Metal Semicondoctor Field Effect Transistor : 이하, MESFET라 칭함)의 제조방법에 관한 것으로서, 특히, 이온주입 및 자기정렬공정 T형 게이트 형성공정 등을 포함하는 MESFET의 제조방법에 관한 것이다.
위성 또는 이동통신과 같은 고성능 수신기를 제작하기 위해서는 고속으로 동작하며 낮은 잡음지수와 큰 이득을 갖는 GaAs 또는 InP 등의 화합물 반도체를 이용한 MESFET 등의 반도체 소자가 요구된다.
MESFET의 고주파특성 그리고 저잡음특성의 향상을 위해서는 0.5㎛ 이하의 미세한 선폭의 게이트형성은 물론 기생저항, 기생용량등을 최소화하고 드레인 항복전압등을 극대화하는 등 소자 성능향상이 중요하다.
또한 높은 집적도와 높은 산출량을 얻기 위해서 간단하고 재현성이 우수한 제작방법이 필수적이다.
MESFET의 특성 향상을 위해 소오스 및 드레인 영역의 사이의 채널영역을 제외한 부분에 소오스 및 드레인 영역과 동일한 도전형의 불순물을 저농도로 도핑시킨 LDD 구조가 채택되었다.
LDD 구조를 채택한 MESFET의 제조방법이 미국 특허 제5,182,218호에 기술되어 있다.
제1도 (a) 내지 (e)는 상기 종래 기술에 따른 LDD 구조를 채택한 MESFET의 제조공정도이다.
제1도 (a)를 참조하면, GaAs 등의 반절연성 반도체 기판(1)의 표면에 SiO2등을 증착하여 표면보호층(3)을 형성한다. 그리고, 상기 표면보호층(3)의 상부에 감광막(5)을 도포하고 노광 및 현상에 의해 상기 표면보호층(3)의 소정 부분을 노출시킨다. 그 다음, 표면보호층(3)의 노출된 부분의 반도체 기판(1)의 상부에 채널영역(7)을 형성하기 위하여, 상기 반도체 기판(1)의 전 표면에 실리콘등의 N형 불순물을 이온주입한다.
제1도 (b)를 참조하면, 상기 표면보호층(3)의 노출된 부분과 감광막(5)의 상부에 감광막(9)을 도포한다. 그리고, 감광막(9)의 게이트 전극이 형성될 소정 부분을 노광 및 현상에 의해 상기 표면보호층(3)이 노출되도록 제거하고, 상기 감광막(9)을 식각마스크로 이용하여 표면보호층(3)을 제거하여 상기 채널영역(7)중에 게이트 전극이 형성될 부분만 노출시킨다.
그 다음, 상기 채널영역(7) 및 감광막(9)의 상부에 텅스텐, 몰리브덴 또는 티타늄 등의 고융점금속이나, 또는, 상기 고융점금속의 실리사이드를 스퍼터링 방법으로 증착하여 채널영역(9)의 상부에 게이트 전극(11)을 형성한다. 이때, 제2감광막(9)의 상부에도 상기 게이트 전극(11)과 동일한 게이트 전극 물질층(11)이 상부에도 증착되나 측면에는 증착되지 않는다.
제1도 (c)를 참조하면, 상기 게이트 전극 물질층(11)을 마스크로 하여 반응성 이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 상기 감광막(9)이 언더컷(undercut) 되도록 노출된 측면을 소정 폭만큼 제거한다. 그리고, 상기 게이트 전극 물질층(11)을 마스크로 하여 Si3N4또는 SiO2등을 스퍼터링에 의하여 게이트 캡핑층(gate capping layer : 13)을 형성한다. 이때, 게이트캡핑층(13)은 상기 게이트 전극(11)의 상부 뿐만 아니라 감광막(9)이 언더컷된 부분까지 퍼져 증착되어 상기 게이트 전극(11)의 측면에도 증착된다. 그리고, 상기 게이트캡핑층(13)은 게이트 전극물질층(11)의 상부에도 증착된다.
제1도 (d)를 참조하면, 상기 감광막(9)을 아세톤 등으로 제거한다. 이때, 상기 감광막(9)의 상부에 형성된 게이트 전극물질층(11)과 게이트캡핑층(13)은 감광막(9)이 제거되면서 함께 리프트-오프(lift-off) 되는 데, 상기 감광막(5)은 2번, 즉, 감광막(5) 형성시와 감광막(9) 형성시에 열처리되므로 감광막(9) 보다 더 경화되어 제거되지 않고 남게된다. 그리고, 별도의 마스크를 형성하지 않고 Si을 고농도로 이온주입하여 소오스 및 드레인 영역(14)(15)을 형성한다. 상기에서, 감광막(5)과 게이트캡핑층(13) 하부의 반도체 기판(1)에는 Si가 주입되지 않는다.
제1도 (e)를 참조하면, 상기 게이트캡핑층(13)을 RIE 방법 등에 의해 제거한다. 그리고, 별도의 마스크를 형성하지 않고 Si을 저농도로 이온주입하고 주입된 이온들의 활성화를 위한 열처리하여 상기 채널영역(7)과 소오스 및 드레인 영역(14)(15)의 사이에 저농도 소오스 및 드레인 영역(16)(17)을 형성한다. 상기에서, 감광막(5)과 게이트 전극(11)의 하부에는 Si이 주입되지 않는다. 그리고, 상기 감광막(5)을 제거하고 상기 소오스 및 드레인 영역(14)(15) 상부의 표면보호층(3)을 통상의 포토리소그래피 방법으로 제거한다. 상기에서, 감광막(5)은 2번의 열처리를 매우 단단하게 경화되었으므로 감광막(9)을 제거하는 아세톤 등으로 제거되지 않는다. 그러므로, 감광막(5)을 애슁(ashing)하여 제거한다. 그 다음, 상기 노출된 소오스 및 드레인 영역(14)(15)의 상부 표면에 소오스 및 드레인 전극(18)(19)을 형성하여 MESFET를 완성한다.
상술한 바와 같이 종래의 MESFET의 제조방법은 게이트 전극을 형성한 후 게이트물질층 하부의 감광막을 언더컷 되게 식각하는 것에 의해 게이트 전극의 상부에 형성되는 게이트캡핑층의 폭을 한정하므로 게이트 전극의 양단과 소오스 및 드레인 영역 사이에 형성되는 LDD 구조를 이루는 저농도 소오스 및 드레인 영역의 폭을 조절한다.
그러나, 상술한 종래의 MESFET의 제조방법은 상기 감광막의 언더컷된 정도가 게이트 전극을 중심으로 서로 대칭으로 이루므로 드레인의 항복전압을 향상시키기 위해 저농도 드레인 영역을 넓히게 되면 저농도 소오스영역도 넓어지며, 또한, 게이트 전극이 길고 단면적이 작아 소오스 및 게이트저항이 증가되어 소자의 고주파특성 및 잡음특성이 감쇄되는 문제점이 있었다. 그리고, 게이트 전극과 저농도 소오스 및 드레인 영역이 접촉되므로 주입된 불순물 이온의 활성화를 위하여 고온에서 열처리 할 때 게이트 전극이 수평 방향으로 팽창되고 저농도 소오스 및 드레인 영역이 확장되어 누설전류가 증가되는 문제점이 있었다. 그리고, 상술한 종래의 MESFET의 제조방법에서는 저농도영역의 크기를 결정하는 언더컷의 정도를 RIE에 의해 조절하므로 RIE에 의한 식각의 불균형에 의해서 저농도영역의 크기가 변하게되고 따라서 소자의 특성 특히, 기생저항과 드레인 항복전압등에 변화를 초래하는 문제점이 있었다.
따라서, 본 발명의 목적은 소오스저항을 줄이며 동시에 드레인 항복전압 특성을 향상시키며 게이트저항을 줄여 고주파특성과 잡음 특성을 향상시키고, 집적도를 높이며 산출량을 증가시킬 수 있는 T형 게이트와 LDD 구조를 갖는 MESFET의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 저농도 소오스 및 드레인 영역과 게이트 전극이 접촉되지 않도록 하여 누설전류가 증가되는 것을 방지할 수 있는 MESFET의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 숏채널 효과(short channel effect)를 방지할 수 있는 MESFET의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 미세 선폭 게이트 및 LDD 구조와 T형 게이트를 같은 공정방법으로 한번에 구현하여 집적도와 산출량을 높이는 MESFET의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 일실시예에 따른 MESFET의 제조방법은 반절연성 화합물 반도체 기판의 소정 부분에 소정 도전형의 채널영역을 형성하는 공정과, 상기 채널영역의 가운데 부분을 제외한 양측에 상기 채널영역과 동일한 도전형의 불순물을 고농도로 도핑된 소오스 및 드레인 영역을 형성하는 공정과, 상기 채널영역 상의 소정 부분에 캡층을 형성하고 이 캡층을 마스크로 이용하여 상기 반도체 기판의 노출된 부분을 습식식각하여 상기 채널영역 상에 상기 소오스영역 및 드레인 영역과 서로 다른 이격 거리를 갖는 역메사부분을 형성하는 공정과, 상기 캡층을 마스크로 이용하여 상기 채널영역과 상기 소오스 및 드레인 영역의 사이에 상기 소오스 및 드레인 영역과 동일한 도전형의 저농도 소오스 및 드레인 영역을 형성하는 공정과, 상기 캡층을 제거하고 상기 반도체 기판의 상부에 역메사부분의 표면이 노출되도록 보호막을 형성하는 공정과, 상기 소오스 및 드레인 영역이 노출되도록 보호막을 제거하고 소오스 및 드레인전극을 형성하는 공정과, 상기 역메사부분을 제거하여 채널영역의 소정 부분에 도전성 금속을 증착하여 T자형의 게이트 전극을 형성하는 공정을 구비한다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시예에 따른 MESFET의 제조방법은 반절연성 화합물 반도체 기판의 소정 부분에 소정 도전형의 채널영역을 형성하는 공정과, 상기 채널영역의 가운데 부분을 제외한 양측에 상기 채널영역과 동일한 도전형의 불순물을 고농도로 도핑된 소오스 및 드레인 영역을 형성하는 공정과, 상기 채널영역 상의 소정 부분에 게이트 전극을 형성하고 이 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 노출된 부분을 습식 식각하여 상기 채널영역 상에 상기 소오스영역 및 드레인 영역과 서로 다른 이격 거리를 갖는 역메사부분을 형성하는 공정과, 상기 게이트 전극을 마스크로 이용하여 상기 채널영역과 상기 소오스 및 드레인 영역의 사이에 상기 소오스 및 드레인 영역과 동일한 도전형의 저농도 소오스 및 드레인 영역을 형성하는 공정과, 상기 반도체 기판의 상부에 게이트 전극의 표면이 노출되도록 보호막을 형성하는 공정과, 상기 소오스 및 드레인 영역이 노출되도록 보호막을 제거하고 소오스 및 드레인전극을 형성하는 공정과, 상기 게이트 전극의 상부에 도전성 금속을 증착하여 T자형의 게이트 전극을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도 (a) 내지 (f)는 본 발명의 일실시예에 따른 MESFET의 제조 공정도이다.
제2도 (a)를 참조하면, (100)의 방향을 갖는 GaAs 등의 반절연성 반도체 기판(21) 상에 감광막(도시되지 않음)을 도포하고 노광 및 현상에 의해 상기 반도체 기판(21)의 소정 부분을 노출시킨다. 그리고 상기 반도체 기판(21)의 노출된 부분에 Si 등을 저농도로 이온 주입하여 N형의 채널영역(23)을 형성한다. 이때, 상기 감광막이 도포되어 있는 부분의 반도체 기판(21)에는 상기 감광막에 의해 Si 이온이 주입되지 않는다. 그리고, 상기 감광막을 애슁 방법으로 제거한다. 그 다음, 상기 반도체 기판(21) 상에 감광막(25)를 도포하고 노광 및 현상에 의해 상기 채널영역(23)의 중앙 부분을 제외한 양측 부분을 노출시킨다. 그리고 상기 채널영역(23)의 노출된 부분에 Si 등의 불순물을 상기 채널영역(23) 보다 높은 에너지와 고농도로 이온 주입하고 열처리하여 N형의 소오스 및 드레인 영역(27)(28)을 형성한다. 상기에서, 채널영역(23)을 이온 주입하여 형성하였으나 결정 성장 방법으로 형성할 수도 있다. 그리고, 채널영역(23)과 소오스 및 드레인 영역(27)(28)을 Si 등의 N형 불순물로 형성하였으나 Be 또는 Mg 등의 P형 불순물로 형성할 수도 있다. 또한, 채널영역(23)과 소오스 및 드레인 영역(27)(28)을 Si 등의 N형 불순물로 형성하였으나 Be 또는 Mg 등의 P형 불순물로 형성할 수도 있다.
제2도 (b)를 참조하면, 상기 감광막(25)을 애슁 방법으로 제거한다. 그 다음, 상기 반도체 기판(21)의 표면에 텅스텐, 몰리브덴 또는 티타늄 등의 고융점금속, 질화텅스텐 등의 상기 고융점금속의 화합물, 또는, 상기 고융점금속의 실리사이드를 스퍼터링 방법으로 전체기판상에 증착하여 캡층(29)을 형성한다. 그리고, 통상의 포토리소그래피 방법에 의해 게이트 전극이 형성될 채널영역(23)의 소정 부분만 덮인 레지스트 패턴(도시되지 않음)을 형성한 후, 상기의 레지스트패턴을 마스크로하여 채널영역(23)의 소정부분을 제외한 나머지 부분의 캡층(29)을 제거한다.
제2도 (c)를 참조하면, 상기 캡층(29)을 마스크로 이용하여 반도체 기판(21)의 표면을 습식식각하여 상기 채널영역(23) 상에 역메사부분(30)을 형성한다. 상기에서 반도체 기판(21)으로 이용되는 GaAs는 결정 방향에 따라 습식식각되는 형태가 다른데, 주평면(majer flat)방향인방향으로는 역메사의 식각형태를 나타내고, 보조평면(minor flat)인방향으로는 메사형태를 나타낸다. 그러므로, 상기 채널영역(23) 상의 캡층(29)은 반도체 기판(21)의 주평면 방향으로 형성되어야 한다. 그리고, 역메사부분(30) 식각시 식각 용액(etchant)으로 H3PO4: H2O2: H2O가 4 :1 : 50의 비율로 혼합된 용액이 사용되어 ∼900Å/분 정도의 식각율을 가지며 ∼60°정도의 각도로 식각된다. 상기 역메사부분(30)의 식각 각도에 따라 이후에 형성될 게이트 전극(도시되지 않음)과 저농도 소오스 및 드레인 영역(도시되지 않음)의 이격 거리가 결정된다.
그 다음, 상기 반도체 기판(21)의 채널영역(23)과 소오스 및 드레인 영역(27)(28)을 제외한 부분에 감광막(31)을 형성한다. 그리고, 캡층(29)과 감광막(31)을 마스크로 하여 Si을 상기 소오스 및 드레인 영역(27)(28) 보다 작은 에너지와 저농도로 이온주입하고 열처리하여 상기 채널영역(23)과 소오스 및 드레인 영역(27)(28)의 사이에 저농도 소오스 및 드레인 영역(33)(34)을 형성하여 LDD 구조를 이루도록 한다. 이때, 감광막(31)과 캡층(29)의 하부에는 Si이 주입되지 않는데, 캡층(29)과 소오스 및 드레인 영역(27)(28) 각각의 이격 거리에 의해 저농도 소오스 및 드레인 영역(27)(28)의 크기가 조절된다. 상기에서 캡층(29)이 드레인 영역(28)이 소오스 영역(27) 보다 이격 거리가 크므로 저농도 드레인 영역(34)이 저농도 소오스 영역(33)보다 넓게 형성된다.
제2도 (d)를 참조하면, 상기 감광막(31)을 애슁 방법으로 제거한다. 그리고, 상기 반도체 기판(21)의 표면에 Si3N4또는 SiO2등을 증착하여 패드층(도시되지 않음)을 형성한 후 급속열처리(rapid thermal annealing) 등에 의해 주입된 불순물 이온을 활성화시킨다. 그 다음, 상기 캡층(29)과 패드층을 RIE 방법에 의해 제거하고, 다시 반도체 기판(21)의 표면에 Si3N4또는 SiO2등을 증착한 후 역메사부분(30)의 표면이 노출되도록 평탄화하여 표면이 평탄한 보호막(35)을 형성한다. 그리고, 상기 역메사부분(30)과 보호막(35)의 상부에 소오스 및 드레인 영역(27)(28) 상부의 보호막(35)이 노출되도록 감광막(37)을 형성한다. 그리고, 상기 감광막(37)이 형성되지 않은 부분의 보호막(35)을 제거하여 소오스 및 드레인 영역(27)(28)을 노출시킨다.
제2도 (e)를 참조하면, 상기 노출된 소오스 및 드레인 영역(27)(28)의 표면에 AuGe/Li/Au 등의 오믹 금속을 증착하여 소오스 및 드레인 전극(38)(39)을 형성한다. 이 때, 상기 감광막(37)의 상부에도 상기 오믹금속이 증착된다. 그리고, 감광막(37)을 제거하는데, 이때, 감광막(37)의 상부에 증착된 오믹금속도 리프트오프되어 제거되고, 소오스 및 드레인 전극 금속의 신터링(singtering)을 위해 열처리한다. 그 다음, 상기 보호막(35)과 소오스 및 드레인 전극(38)(39)의 상부에 감광막(41)을 도포한다. 그리고, 상기 감광막(41)을 노광 및 현상하여 소오스 및 드레인 전극(38)(39)과 상기 채널영역(23) 상부의 역메사부분(30)을 노출시킨다. 상기 소오스 및 드레인 전극(38)(39)과 감광막(41)을 마스크로 사용하여 노출된 역메사부분(30)을 상기 채널영역(23)도 소정 깊이 제거되도록 리세스식각(recess etching)하여 홈(groove : 43)을 형성한다.
제2도 (f)를 참조하면, 상기 홈(43)의 내부에 금(Au) 등의 도전성 금속을 증착하여 T자형의 게이트 전극(45)을 형성한다. 이때, 상기 감광막(41)과 소오스 및 드레인 전극(38)(39)의 상부에도 상기 도전성 금속이 증착된다. 그리고, 감광막(41)을 제거하여 MESFET를 완성하는 데, 이때, 감광막(41)의 상부에 증착된 오믹금속도 리프트오프되어 제거된다. 상기 소오스 및 드레인 전극(38)(39)의 상부에 증착된 도전성금속은 제거되지 않고 함께 소오스 및 드레인 전극(38)(39)으로 이용된다.
제3도 (a) 및 (c)는 본 발명의 다른 실시예에 따른 MESFET의 제조 공정도이다. 본 실시예는 이전에 설명된 본 발명의 일실시예의 캡층(29)이 게이트 전극이 된다.
제3도 (a)를 참조하면, 제2도 (a) 내지 (c)의 공정을 수행한 후 감광막(31)을 애슁 방법으로 제거한다. 그리고, 상기 반도체 기판(21)의 표면에 Si3N4또는 SiO2등을 증착하고 급속열처리(rapid thermal annealing) 등에 의해 주입된 불순물 이온을 활성화시킨 후, 캡층(29)이 표면에 노출되도록 평탄화하여 표면이 평탄한 보호막(35)을 형성한다. 그 다음, 상기 역메사부분(30)과 보호막(35)의 상부에 감광막(37)을 도포한 후 통상의 포토리소그라피 방법에 의해 소오스 및 드레인 영역(27)(28)의 표면을 노출시킨다.
제3도 (b)를 참조하면, 상기 노출된 소오스 및 드레인 영역(27)(28)의 표면에 AuGe/Li/Au 등의 오믹 금속을 증착하여 소오스 및 드레인 전극(38)(39)을 형성한다. 이때, 상기 감광막(37)의 상부에도 상기 오믹금속이 증착된다. 그리고, 감광막(37)을 제거하는 데, 이때, 감광막(37)의 상부에 증착된 소오스 및 드레인 전극(27)(28)을 형성할 때 감광막(37)의 상부에 증착된 오믹금속도 리프트오프되어 제거된다. 이때, 역메사부분(29)의 상부에 형성된 게이트 전극(29)도 노출된다. 그 다음 소오스 및 드레인 전극 금속의 신터링(sintering)을 위해 열처리한다.
제3도 (c)를 참조하면, 상기 게이트 전극(29), 보호막(35)과 소오스 및 드레인 전극(38)(39)의 상부에 감광막을 도포한다. 그리고, 상기 감광막을 노광 및 현상하여 소오스 및 드레인 전극(38)(39)과 상기 게이트 전극(29)을 노출시킨다. 상술한 구조의 전 표면에 금(Au) 등의 도전성 금속을 증착하여 T자형의 게이트 전극(45)을 형성한다. 이때, 상기 감광막(41)과 소오스 및 드레인 전극(38)(39)의 상부에도 상기 도전성 금속이 증착된다. 그리고, 감광막을 제거하여 MESFET를 완성하는 데, 이때, 감광막의 상부에 증착된 오믹금속도 리프트오프되어 제거된다. 상기 소오스 및 드레인 전극(38)(39)의 상부에 증착된 도전성금속은 제거되지 않고 함께 소오스 및 드레인 전극(38)(39)으로 이용된다.
상술한 바와 같이 본 발명에 따른 MESFET의 제조방법은 양측에 소오스 및 드레인 영역이 형성된 채널영역의 소정 부분에 캡층을 이용하여 역메사부분을 형성하고, 상기 역메사부분을 마스크로 이용하여 소오스 및 드레인 영여과 채널영역 사이에 작은 에너지와 저농도로 이온주입하여 소오스 쪽 보다 드레인 쪽이 넓은 저농도 소오스 및 드레인 영역을 형성하며, 상기 역메사부분의 표면이나 역메사부분을 제거하여 형성된 홈에 T형 게이트 전극을 저농도 소오스 및 드레인 영역과 접촉되지 않게 형성한다.
따라서, 본 발명은 저농도 드레인 영역이 넓으므로 드레인 항복 전압이 향상되며, 또한, T형 게이트 전극에 의해 게이트저항이 감소되므로 소자의 고주파특성 및 잡음특성을 향상시킬 수 있다. 또한, 게이트 전극과 저농도 소오스 및 드레인 영역이 접촉되는 것을 방지하므로 누설전류가 발생되는 것을 방지할 수 있다. 그리고, 역메사 부분 형성시 식각 정도에 따라 채널층의 두께를 조절할 수 있으므로 게이트의 길이와 채널층의 두께의 비를 크게하여 숏채널 효과(short channel effect)를 줄일 수 있는 잇점이 있다.

Claims (15)

  1. 반절연성 화합물 반도체 기판의 소정 부분에 소정 도전형의 채널영역을 형성하는 공정과, 상기 채널영역의 가운데 부분을 제외한 양측에 상기 채널영역과 동일한 도전형의 불순물을 고농도로 도핑된 소오스 및 드레인 영역을 형성하는 공정과, 상기 채널영역 상의 소정 부분에 캡층을 형성하고 이 캡층을 마스크로 이용하여 상기 반도체 기판의 노출된 부분을 습식식각하여 상기 채널영역 상에 상기 소오스영역 및 드레인 영역과 서로 다른 이격 거리를 갖는 역메사부분을 형성하는 공정과, 상기 캡층을 마스크로 이용하여 상기 채널영역과 상기 소오스 및 드레인 영역의 사이에 상기 소오스 및 드레인 영역과 동일한 도전형의 저농도 소오스 및 드레인 영역을 형성하는 공정과, 상기 캡층을 제거하고 상기 반도체 기판의 상부에 역메사부분의 표면이 노출되도록 보호막을 형성하는 공정과, 상기 소오스 및 드레인 영역이 노출되도록 보호막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 역메사부분을 제거하여 채널영역의 소정 부분에 T형 게이트 전극을 형성하는 공정을 구비하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 채널영역을 이온주입 방법 또는 에피택셜방법으로 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 상기 채널영역을 N형 또는 P형 도전형을 도핑하여 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  4. 제3항에 있어서, 상기 N형 불순물이 Si인 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  5. 제3항에 있어서, 상기 P형 불순물이 Be 또는 Mg인 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 캡층을 고융점금속, 상기 고융점금속의 화합물, 또는, 상기 고융점금속의 실리사이드로 형성하는 T형 게이트와 자기정렬 LDD 구조를 가는 전계효과 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 캡층을 스퍼터링 또는 진공증착 방법으로 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  8. 제1항에 있어서, 상기 역메사부분을 소오스영역보다 드레인 영역의 이격 거리가 크도록 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 역메사부분을 H3PO4: H2O2: H2O가 4 : 1 : 50의 비율로 혼합된 용액으로 습식식각하여 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 역메사 부분을 ∼60°의 각도로 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  11. 제1항에 있어서, 상기 역메사 형태의 반절연성 화합물 반도체 기판을 이용하여 보호막 이 역메사 형태의 열린 부분을 갖도록 하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  12. 제11항에 있어서, 상기 역메사 형태의 열린 부분을 갖는 보호막을 이용하여 미세선폭 게이트 패턴을 형성하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  13. 반절연성 화합물 반도체 기판의 소정 부분에 소정 도전형의 채널영역을 형성하는 공정과, 상기 채널영역의 가운데 부분을 제외한 양측에 상기 채널영역과 동일한 도전형의 불순물을 고농도로 도핑된 소오스 및 드레인 영역을 형성하는 공정과, 상기 채널영역 상의 소정 부분에 게이트 전극을 형성하고 이 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 노출된 부분을 습식식각하여 상기 채널영역 상에 상기 소오스영역 및 드레인 영역과 서로 다른 이격 거리를 갖는 역메사부분을 형성하는 공정과, 상기 게이트 전극을 마스크로 이용하여 상기 채널영역과 상기 소오스 및 드레인 영역의 사이에 상기 소오스 및 드레인 영역과 동일한 도전형의 저농도 소오스 및 드레인 영역을 형성하는 공정과, 상기 반도체 기판의 상부에 게이트 전극의 표면이 노출되도록 보호막을 형성하는 공정과, 상기 소오스 및 드레인 영역이 노출되도록 보호막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 게이트 전극의 상부에 도전성 금속을 증착하여 T자형의 게이트 전극을 형성하는 공정을 구비하는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  14. 제13항에 있어서, 상기 게이트 전극을 고융점금속, 상기 고융점금속의 화합물 또는 상기 고융점금속의 실리사이드로 형성하는 T형 게이트와 자기 정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
  15. 제13항에 있어서, 상기 T형 게이트 전극 형성시 도전성금속이 상기 소오스 및 드레인 전극에도 증착되는 T형 게이트와 자기정렬 LDD 구조를 갖는 전계효과 트랜지스터의 제조 방법.
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