JPH09129653A - Ｔ型ゲートと自己整列ｌｄｄ構造をもつ電界効果トランジスタの製造方法 - Google Patents
Ｔ型ゲートと自己整列ｌｄｄ構造をもつ電界効果トランジスタの製造方法Info
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- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Abstract
(57)【要約】
【課題】ソース抵抗を減らし、同時にドレイン降伏電圧
特性を向上させ、ゲート抵抗を減らすことができる、Ｔ
型ゲートとＬＤＤ構造を持つＭＥＳＦＥＴの製造方法を
提供する。 【解決手段】両側にソース及びドレイン領域２７、２８
が形成されたチャンネル領域２３の所定部分にキャップ
層２９を利用して逆メサ部分３０を形成し、逆メサ部分
３０をマスクに利用し、ソース及びドレイン領域２７、
２８とチャンネル領域２３との間に小さいエネルギーと
低濃度でイオン注入して、ソース側よりドレイン側が広
い低濃度ソース及びドレイン領域３３、３４を形成し、
上記逆メサ部分３０の表面、あるいは、逆メサ部分３０
を除去して形成された溝に、Ｔ型ゲート電極を、低濃度
ソース及びドレイン領域３３、３４と接触されないよう
に形成する。
特性を向上させ、ゲート抵抗を減らすことができる、Ｔ
型ゲートとＬＤＤ構造を持つＭＥＳＦＥＴの製造方法を
提供する。 【解決手段】両側にソース及びドレイン領域２７、２８
が形成されたチャンネル領域２３の所定部分にキャップ
層２９を利用して逆メサ部分３０を形成し、逆メサ部分
３０をマスクに利用し、ソース及びドレイン領域２７、
２８とチャンネル領域２３との間に小さいエネルギーと
低濃度でイオン注入して、ソース側よりドレイン側が広
い低濃度ソース及びドレイン領域３３、３４を形成し、
上記逆メサ部分３０の表面、あるいは、逆メサ部分３０
を除去して形成された溝に、Ｔ型ゲート電極を、低濃度
ソース及びドレイン領域３３、３４と接触されないよう
に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、金属−半導体電界
効果トランジスター(Metal Semicondoctor FieldEffect
Transistor: 以下、ＭＥＳＦＥＴという）の製造方法
に係り、特に、イオン注入工程及び自己整列Ｔ形ゲート
形成工程等を含むＭＥＳＥＦＴの製造方法(Production
Method for Ion-implanted MESFET Comprising Self-al
igned Lightly Doped Drain Structure and T-gate)に
関する。
効果トランジスター(Metal Semicondoctor FieldEffect
Transistor: 以下、ＭＥＳＦＥＴという）の製造方法
に係り、特に、イオン注入工程及び自己整列Ｔ形ゲート
形成工程等を含むＭＥＳＥＦＴの製造方法(Production
Method for Ion-implanted MESFET Comprising Self-al
igned Lightly Doped Drain Structure and T-gate)に
関する。
【０００２】
【従来の技術】衛星あるいは移動通信のような高性能受
信機を製作するためには、高速に動作し、低い雑音指数
と大きな利得を得るＧａＡｓあるいはＩｎｐ等の化合物
半導体を利用したＭＥＳＥＦＴ等の半導体素子が要求さ
れる。
信機を製作するためには、高速に動作し、低い雑音指数
と大きな利得を得るＧａＡｓあるいはＩｎｐ等の化合物
半導体を利用したＭＥＳＥＦＴ等の半導体素子が要求さ
れる。
【０００３】ＭＥＳＦＥＴの高周波特性そして低雑音特
性の向上のためには０．５μｍ以下の微細な線幅のゲー
ト形成は勿論、寄生抵抗、寄生容量等を最小化してドレ
イン降伏電圧等を極大化する等、素子性能向上が重要で
ある。又は、高い集積度と高い産出量を得るために、簡
単で再現性が優秀な製作方法が必需的である。
性の向上のためには０．５μｍ以下の微細な線幅のゲー
ト形成は勿論、寄生抵抗、寄生容量等を最小化してドレ
イン降伏電圧等を極大化する等、素子性能向上が重要で
ある。又は、高い集積度と高い産出量を得るために、簡
単で再現性が優秀な製作方法が必需的である。
【０００４】ＭＥＳＥＦＴの特性向上のため、ソース及
びドレイン領域間のチャンネル領域を除外した部分に、
ソース及びドレイン領域を同一な導電型の不純物を低濃
度にドーピングさせたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造が採択された。
びドレイン領域間のチャンネル領域を除外した部分に、
ソース及びドレイン領域を同一な導電型の不純物を低濃
度にドーピングさせたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造が採択された。
【０００５】従来のＬＤＤ構造を採択したＭＥＳＥＦＴ
の製造方法が、米国特許第５，１８２，２１８号に例示
されている。
の製造方法が、米国特許第５，１８２，２１８号に例示
されている。
【０００６】図１乃至図５は、上記従来技術によるＬＤ
Ｄ構造を採択したＭＥＳＥＦＴの製造工程図である。
Ｄ構造を採択したＭＥＳＥＦＴの製造工程図である。
【０００７】図１を参照すれば、ＧａＡｓ等の反絶縁性
基板１の表面にＳｉＯ2等を蒸着して表面保護層３を形
成する。そして、上記表面保護層３の上部に感光膜５を
塗布して、露光及び現像により上記表面保護層３の所定
部分を露出させる。その次に、表面保護層３の露出され
た部分の半導体基板１の上部にチャンネル領域７を形成
するため、上記半導体基板１の全表面にシリコーン等の
Ｎ型不純物をイオン注入する。
基板１の表面にＳｉＯ2等を蒸着して表面保護層３を形
成する。そして、上記表面保護層３の上部に感光膜５を
塗布して、露光及び現像により上記表面保護層３の所定
部分を露出させる。その次に、表面保護層３の露出され
た部分の半導体基板１の上部にチャンネル領域７を形成
するため、上記半導体基板１の全表面にシリコーン等の
Ｎ型不純物をイオン注入する。
【０００８】図２を参照すれば、上記表面保護層３の露
出された部分と感光膜５の上部に感光膜９を塗布する。
そして、感光膜９のゲート電極が形成される所定部分
を、露光及び現像により上記表面保護層３が露出される
ように除去し、上記感光膜９を蝕刻マスクに利用して表
面保護層３を除去し、上記チャンネル領域７中にゲート
電極が形成される部分だけ露出させる。その次、上記チ
ャンネル領域７及び感光膜９の上部にタングステン、モ
リブデンあるいはチタニウム等の高融点金属とか、又は
上記高融点金属のシリサイドをスパッタリング方法で蒸
着して、チャンネル領域９の上部にゲート電極１１を形
成する。この時、第２感光膜９の上部にも上記ゲート電
極１１と同一なゲート電極物質層１１が上部にも蒸着さ
れるが、側面には蒸着されていない。
出された部分と感光膜５の上部に感光膜９を塗布する。
そして、感光膜９のゲート電極が形成される所定部分
を、露光及び現像により上記表面保護層３が露出される
ように除去し、上記感光膜９を蝕刻マスクに利用して表
面保護層３を除去し、上記チャンネル領域７中にゲート
電極が形成される部分だけ露出させる。その次、上記チ
ャンネル領域７及び感光膜９の上部にタングステン、モ
リブデンあるいはチタニウム等の高融点金属とか、又は
上記高融点金属のシリサイドをスパッタリング方法で蒸
着して、チャンネル領域９の上部にゲート電極１１を形
成する。この時、第２感光膜９の上部にも上記ゲート電
極１１と同一なゲート電極物質層１１が上部にも蒸着さ
れるが、側面には蒸着されていない。
【０００９】図３を参照すれば、上記ゲート電極物質層
１１をマスクとして、反応性イオン蝕刻(Reactive Ion
Etching:以下、ＲＩＥと称す）方法で上記感光膜９がア
ンダーカット(undercut)なるように露出された側面を所
定の幅だけ除去する。そして、上記ゲート電極物質層１
１をマスクとして、Ｓｉ3Ｎ4、ＳｉＯ2等をスパッタリ
ングによりゲートキャッピング層(gate capping layer)
１３を形成する。この時、ゲートキャッピング層１３
は、上記ゲート電極１１の上部ばかりではなく、感光膜
９がアンダーカットされた部分まで染みて蒸着され、上
記ゲート電極１１の側面にも蒸着される。
１１をマスクとして、反応性イオン蝕刻(Reactive Ion
Etching:以下、ＲＩＥと称す）方法で上記感光膜９がア
ンダーカット(undercut)なるように露出された側面を所
定の幅だけ除去する。そして、上記ゲート電極物質層１
１をマスクとして、Ｓｉ3Ｎ4、ＳｉＯ2等をスパッタリ
ングによりゲートキャッピング層(gate capping layer)
１３を形成する。この時、ゲートキャッピング層１３
は、上記ゲート電極１１の上部ばかりではなく、感光膜
９がアンダーカットされた部分まで染みて蒸着され、上
記ゲート電極１１の側面にも蒸着される。
【００１０】図４を参照すれば、上記感光膜９をアセト
ン等で除去する。この時、上記感光膜９の上部に形成さ
れたゲート電極物質層１１とゲートキャッピング層１３
は、感光膜９が除去される際に共にリフト−オフ(lift-
off)されるが、上記感光膜５は２度、即ち、感光膜５形
成時及び感光膜９形成時に熱処理されるため、感光膜９
よりもっと硬化され、除去されずに残される。そして、
別途のマスクを形成せずに、Ｓｉを高濃度にイオン注入
してソース及びドレイン領域１４，１５を形成する。上
記から、感光膜５とゲートキャッピング層１３の下部の
半導体基板１にはＳｉが注入されない。
ン等で除去する。この時、上記感光膜９の上部に形成さ
れたゲート電極物質層１１とゲートキャッピング層１３
は、感光膜９が除去される際に共にリフト−オフ(lift-
off)されるが、上記感光膜５は２度、即ち、感光膜５形
成時及び感光膜９形成時に熱処理されるため、感光膜９
よりもっと硬化され、除去されずに残される。そして、
別途のマスクを形成せずに、Ｓｉを高濃度にイオン注入
してソース及びドレイン領域１４，１５を形成する。上
記から、感光膜５とゲートキャッピング層１３の下部の
半導体基板１にはＳｉが注入されない。
【００１１】図５を参照すれば、上記ゲートキャッピン
グ層１３をＲＩＥ方法等により除去する。そして、別途
のマスクを形成せずにＳｉを低濃度にイオン注入し、注
入されたイオンらの活性化のため、熱処理して上記チャ
ンネル領域７とソース及びドレイン領域１４，１５との
間に、低濃度ソース及びドレイン領域１６，１７をそれ
ぞれ形成する。上記処理では、感光膜５とゲート電極１
１の下部にはＳｉが注入されない。
グ層１３をＲＩＥ方法等により除去する。そして、別途
のマスクを形成せずにＳｉを低濃度にイオン注入し、注
入されたイオンらの活性化のため、熱処理して上記チャ
ンネル領域７とソース及びドレイン領域１４，１５との
間に、低濃度ソース及びドレイン領域１６，１７をそれ
ぞれ形成する。上記処理では、感光膜５とゲート電極１
１の下部にはＳｉが注入されない。
【００１２】そして、上記感光膜５を除去して上記ソー
ス及びドレイン領域１４，１５上部の表面保護層３を、
通常のフォトリソグラフ方法で除去する。上記処理で
は、感光膜５は、２度の熱処理を受け、堅固に硬化され
ているため、感光膜９を除去するアセトン等で除去され
ない。だから、感光膜５をアッシュング(ashing)して除
去する。その次、上記露出されたソース及びドレイン領
域１４，１５の上部表面にソース及びドレイン電極１
８，１９を形成して、ＭＥＳＦＥＴを完成する。
ス及びドレイン領域１４，１５上部の表面保護層３を、
通常のフォトリソグラフ方法で除去する。上記処理で
は、感光膜５は、２度の熱処理を受け、堅固に硬化され
ているため、感光膜９を除去するアセトン等で除去され
ない。だから、感光膜５をアッシュング(ashing)して除
去する。その次、上記露出されたソース及びドレイン領
域１４，１５の上部表面にソース及びドレイン電極１
８，１９を形成して、ＭＥＳＦＥＴを完成する。
【００１３】上述したところのように、従来のＭＥＳＦ
ＥＴの製造方法では、ゲート電極を形成した後、ゲート
物質層下部の感光膜をアンダーカットされるように蝕刻
することにより、ゲート電極の上部に形成するゲートキ
ャッピング層の幅を限定することで、ゲート電極の両側
に形成されるＬＤＤ構造を成す低濃度ソース及びドレイ
ン領域の幅を調節する。
ＥＴの製造方法では、ゲート電極を形成した後、ゲート
物質層下部の感光膜をアンダーカットされるように蝕刻
することにより、ゲート電極の上部に形成するゲートキ
ャッピング層の幅を限定することで、ゲート電極の両側
に形成されるＬＤＤ構造を成す低濃度ソース及びドレイ
ン領域の幅を調節する。
【００１４】
【発明が解決しようとする課題】しかし、上述した従来
のＭＥＳＦＥＴの製造方法では、感光膜のアンダーカッ
トされた程度がゲート電極を中心としてお互いに対称形
状を成すため、ドレインの降伏特性を向上させるために
低濃度ドレイン領域を広げれば、低濃度ソース領域も広
くなり、又はゲート電極が長く断面積が小さくてソース
及びゲート抵抗が増加され、素子の高周波特性及び雑音
特性が減殺される問題点があった。
のＭＥＳＦＥＴの製造方法では、感光膜のアンダーカッ
トされた程度がゲート電極を中心としてお互いに対称形
状を成すため、ドレインの降伏特性を向上させるために
低濃度ドレイン領域を広げれば、低濃度ソース領域も広
くなり、又はゲート電極が長く断面積が小さくてソース
及びゲート抵抗が増加され、素子の高周波特性及び雑音
特性が減殺される問題点があった。
【００１５】そして、ゲート電極と低濃度ソース及びド
レイン領域が接触されるので注入された不純物イオンの
活性化のため、高温で熱処理する時に、ゲート電極が水
平方向に膨脹し、低濃度ソース及びドレイン領域が拡張
され、漏れ（Ｌｅａｋａｇｅ）電流が増加されるという
問題点があった。
レイン領域が接触されるので注入された不純物イオンの
活性化のため、高温で熱処理する時に、ゲート電極が水
平方向に膨脹し、低濃度ソース及びドレイン領域が拡張
され、漏れ（Ｌｅａｋａｇｅ）電流が増加されるという
問題点があった。
【００１６】そして、上述した従来のＭＥＳＦＥＴの製
造方法では、低濃度領域の大きさを決定するアンダーカ
ットの程度をＲＩＥにより調節するため、ＲＩＥによる
蝕刻の不均衡によって、低濃度領域の大きさが変わるよ
うになり、従って、素子の特性、特に、寄生抵抗とドレ
イン降伏電圧等に変化を招来するという問題点があっ
た。
造方法では、低濃度領域の大きさを決定するアンダーカ
ットの程度をＲＩＥにより調節するため、ＲＩＥによる
蝕刻の不均衡によって、低濃度領域の大きさが変わるよ
うになり、従って、素子の特性、特に、寄生抵抗とドレ
イン降伏電圧等に変化を招来するという問題点があっ
た。
【００１７】従って、本発明の目的は、ソース抵抗を減
らし、同時にドレイン降伏電圧特性を向上させ、ゲート
抵抗を減らし、高周波特性と雑音特性を向上させ、集積
度を高くし産出量を増加させられるＴ型ゲートとＬＤＤ
構造を持つＭＥＳＦＥＴの製造方法を提供することにあ
る。
らし、同時にドレイン降伏電圧特性を向上させ、ゲート
抵抗を減らし、高周波特性と雑音特性を向上させ、集積
度を高くし産出量を増加させられるＴ型ゲートとＬＤＤ
構造を持つＭＥＳＦＥＴの製造方法を提供することにあ
る。
【００１８】本発明の他の目的は、低濃度ソース及びド
レイン領域とゲート電極とが接触されないようにして、
漏泄電流が増加されるのを防止できる、ＭＥＳＦＥＴの
製造方法を提供することにある。
レイン領域とゲート電極とが接触されないようにして、
漏泄電流が増加されるのを防止できる、ＭＥＳＦＥＴの
製造方法を提供することにある。
【００１９】本発明の又異なる目的は、ショートチャン
ネル効果(short channel effect)を防止できる、ＭＥＳ
ＦＥＴの製造方法を提供することにある。
ネル効果(short channel effect)を防止できる、ＭＥＳ
ＦＥＴの製造方法を提供することにある。
【００２０】本発明の又異なる目的は、微細線幅ゲート
及びＬＤＤ構造とＴ型ゲートを同一工程方法で一度に具
現し、集積度と産出量を高める、ＭＥＳＦＥＴの製造方
法を提供することにある。
及びＬＤＤ構造とＴ型ゲートを同一工程方法で一度に具
現し、集積度と産出量を高める、ＭＥＳＦＥＴの製造方
法を提供することにある。
【００２１】
【課題を解決するための手段】上記目的等を達成するた
めの本発明の一実施形態によるＭＥＳＦＥＴの製造方法
は、半絶縁性化合物半導体基板の所定部分に所定の導電
型のチャンネル領域を形成する工程と、上記チャンネル
領域の中の部分を除外した両側に上記チャンネル領域と
同一な導電型の不純物を高濃度でドーピングされたソー
ス及びドレイン領域を形成する工程と、上記チャンネル
領域上の所定部分にゲート電極を形成し、このゲート電
極をマスクに利用して上記半導体基板の露出された部分
を湿式蝕刻し、上記チャンネル領域上に上記ソース領域
及びドレイン領域と互いに異なる離隔距離を有する逆メ
サ部分を形成する工程と、上記ゲート電極をマスクに利
用して、上記チャンネル領域と上記ソース及びドレイン
領域との間に、上記ソース及びドレイン領域と同一な導
電型の低濃度ソース及びドレイン領域を形成する工程
と、上記半導体基板の上部にゲート電極の表面が露出さ
れるように保護膜を形成する工程と、上記ソース及びド
レイン領域が露出されるように保護膜を除去し、ソース
及びドレイン電極を形成する工程と、上記ゲート電極の
上部に導電性金属を蒸着してＴ字型のゲート電極を形成
する工程を具備する。
めの本発明の一実施形態によるＭＥＳＦＥＴの製造方法
は、半絶縁性化合物半導体基板の所定部分に所定の導電
型のチャンネル領域を形成する工程と、上記チャンネル
領域の中の部分を除外した両側に上記チャンネル領域と
同一な導電型の不純物を高濃度でドーピングされたソー
ス及びドレイン領域を形成する工程と、上記チャンネル
領域上の所定部分にゲート電極を形成し、このゲート電
極をマスクに利用して上記半導体基板の露出された部分
を湿式蝕刻し、上記チャンネル領域上に上記ソース領域
及びドレイン領域と互いに異なる離隔距離を有する逆メ
サ部分を形成する工程と、上記ゲート電極をマスクに利
用して、上記チャンネル領域と上記ソース及びドレイン
領域との間に、上記ソース及びドレイン領域と同一な導
電型の低濃度ソース及びドレイン領域を形成する工程
と、上記半導体基板の上部にゲート電極の表面が露出さ
れるように保護膜を形成する工程と、上記ソース及びド
レイン領域が露出されるように保護膜を除去し、ソース
及びドレイン電極を形成する工程と、上記ゲート電極の
上部に導電性金属を蒸着してＴ字型のゲート電極を形成
する工程を具備する。
【００２２】また、上記目的等を達成するための本発明
の他の実施形態によるＭＥＳＦＥＴの製造方法は、半絶
縁性化合物半導体基板の所定部分に所定導電型のチャン
ネル領域を形成する工程と、上記チャンネル領域の部分
を除外した両側に、上記チャンネル領域と同一な導電型
の不純物を、高濃度でドーピングされたソース及びドレ
イン領域を形成する工程と、上記チャンネル領域上の所
定部分にキャップ層を形成し、このキャップ層をマスク
に利用して、上記半導体基板の露出された部分を湿式蝕
刻し、上記チャンネル領域上に上記ソース及びドレイン
領域と互いに異なる離隔距離を有する逆メサ部分を形成
する工程と、上記キャップ層をマスクに用い、上記チャ
ンネル領域と上記ソース及びドレイン領域と同一な導電
型の低濃度ソース及びドレイン領域を形成する工程と、
上記ソース及びドレイン領域が露出されるように保護膜
を除去し、ソース及びドレイン電極を形成する工程と、
上記逆メサ部分を除去してチャンネル領域の所定部分に
Ｔ型ゲート電極を形成する工程とを具備する。
の他の実施形態によるＭＥＳＦＥＴの製造方法は、半絶
縁性化合物半導体基板の所定部分に所定導電型のチャン
ネル領域を形成する工程と、上記チャンネル領域の部分
を除外した両側に、上記チャンネル領域と同一な導電型
の不純物を、高濃度でドーピングされたソース及びドレ
イン領域を形成する工程と、上記チャンネル領域上の所
定部分にキャップ層を形成し、このキャップ層をマスク
に利用して、上記半導体基板の露出された部分を湿式蝕
刻し、上記チャンネル領域上に上記ソース及びドレイン
領域と互いに異なる離隔距離を有する逆メサ部分を形成
する工程と、上記キャップ層をマスクに用い、上記チャ
ンネル領域と上記ソース及びドレイン領域と同一な導電
型の低濃度ソース及びドレイン領域を形成する工程と、
上記ソース及びドレイン領域が露出されるように保護膜
を除去し、ソース及びドレイン電極を形成する工程と、
上記逆メサ部分を除去してチャンネル領域の所定部分に
Ｔ型ゲート電極を形成する工程とを具備する。
【００２３】
【発明の実施の形態】以下、添付した図面を参照して本
発明を詳細に説明する。
発明を詳細に説明する。
【００２４】図６乃至図１１は、本発明の一実施形態例
によるＭＥＳＦＥＴの製造工程図である。
によるＭＥＳＦＥＴの製造工程図である。
【００２５】図６を参照すれば、＜１００＞の方向を有
するＧａＡｓ等の反絶縁性半導体基板２１上に感光膜
（図示されていない）を塗布し、露光及び現像により、
上記半導体基板２１の所定部分を露出させる。そして、
上記半導体基板２１の露出された部分に、Ｓｉ等を低濃
度でイオン注入して、Ｎ型のチャンネル領域２３を形成
する。この時、上記感光膜が塗布されている部分の半導
体基板２１には、上記感光膜によりＳｉイオンが注入さ
れていない。そして、上記感光膜をアッシュング（Ashi
ng）方法で除去する。
するＧａＡｓ等の反絶縁性半導体基板２１上に感光膜
（図示されていない）を塗布し、露光及び現像により、
上記半導体基板２１の所定部分を露出させる。そして、
上記半導体基板２１の露出された部分に、Ｓｉ等を低濃
度でイオン注入して、Ｎ型のチャンネル領域２３を形成
する。この時、上記感光膜が塗布されている部分の半導
体基板２１には、上記感光膜によりＳｉイオンが注入さ
れていない。そして、上記感光膜をアッシュング（Ashi
ng）方法で除去する。
【００２６】その次、上記半導体基板２１上に感光膜２
５を塗布して、露光及び現像により上記チャンネル領域
２３の中央部分を除外した両側部分を露出させる。そし
て、上記チャンネル領域２３の露出された部分に、Ｓｉ
等の不純物を、上記チャンネル領域２３より高いエネル
ギーと高濃度でイオン注入し、熱処理して、Ｎ型の、ソ
ース領域２７及びドレイン領域２８を形成する。
５を塗布して、露光及び現像により上記チャンネル領域
２３の中央部分を除外した両側部分を露出させる。そし
て、上記チャンネル領域２３の露出された部分に、Ｓｉ
等の不純物を、上記チャンネル領域２３より高いエネル
ギーと高濃度でイオン注入し、熱処理して、Ｎ型の、ソ
ース領域２７及びドレイン領域２８を形成する。
【００２７】上記では、チャンネル領域２３をイオン注
入して形成したが、エピタキシャル成長方法等の結晶成
長方法で形成することもできる。また、チャンネル領域
２３とソース及びドレイン領域２７，２８をＳｉ等のＮ
型不純物で形成したが、ＢｅあるいはＭｇ等のＰ型不純
物で形成することもできる。
入して形成したが、エピタキシャル成長方法等の結晶成
長方法で形成することもできる。また、チャンネル領域
２３とソース及びドレイン領域２７，２８をＳｉ等のＮ
型不純物で形成したが、ＢｅあるいはＭｇ等のＰ型不純
物で形成することもできる。
【００２８】図７を参照すれば、上記感光膜２５をアッ
シュング方法で除去する。その次、上記半導体基板２１
の表面にタングステン、モリブデンあるいはチタニウム
等の高融点金属、窒化タングステン等の上記高融点金属
の化合物、又は上記高融点金属のシリサイドを、スパッ
タリング方法で全体基板上に蒸着してキャップ層２９を
形成する。また、スパッタリング方法の代わりに真空蒸
着法を用いて、上記キャップ層２９を形成するようにし
ても良い。
シュング方法で除去する。その次、上記半導体基板２１
の表面にタングステン、モリブデンあるいはチタニウム
等の高融点金属、窒化タングステン等の上記高融点金属
の化合物、又は上記高融点金属のシリサイドを、スパッ
タリング方法で全体基板上に蒸着してキャップ層２９を
形成する。また、スパッタリング方法の代わりに真空蒸
着法を用いて、上記キャップ層２９を形成するようにし
ても良い。
【００２９】そして、通常のフォトリソグラフ方法によ
り、ゲート電極が形成されるチャンネル領域２３の所定
部分だけ覆われたレジストパターン（図示されていな
い）を形成した後、上記のレジストパターンをマスクと
して、チャンネル領域２３に対応する部分を除いた残り
の部分のキャップ層を除去する。
り、ゲート電極が形成されるチャンネル領域２３の所定
部分だけ覆われたレジストパターン（図示されていな
い）を形成した後、上記のレジストパターンをマスクと
して、チャンネル領域２３に対応する部分を除いた残り
の部分のキャップ層を除去する。
【００３０】図８を参照すれば、除去されずに残った上
記キャップ層２９をマスクとして利用し、半導体基板２
１の表面を湿式蝕刻し、上記チャンネル領域２３上に逆
メサ部分３０を形成する。上記では、半導体基板２１に
利用されるＧａＡｓは、結晶方向によって湿式蝕刻され
る形態が違うが、主平面（major flat）方向なる＜０１
１＞方向では逆メサの蝕刻形態を現わし、補助平面（mi
nor flat）なる＜０１１＞方向ではメサ形態を現わす。
だから、上記チャンネル領域２３上のキャップ層２９
は、半導体基板２１の主平面方向に形成されなければな
らない。
記キャップ層２９をマスクとして利用し、半導体基板２
１の表面を湿式蝕刻し、上記チャンネル領域２３上に逆
メサ部分３０を形成する。上記では、半導体基板２１に
利用されるＧａＡｓは、結晶方向によって湿式蝕刻され
る形態が違うが、主平面（major flat）方向なる＜０１
１＞方向では逆メサの蝕刻形態を現わし、補助平面（mi
nor flat）なる＜０１１＞方向ではメサ形態を現わす。
だから、上記チャンネル領域２３上のキャップ層２９
は、半導体基板２１の主平面方向に形成されなければな
らない。
【００３１】そして、逆メサ部分３０蝕刻時には、蝕刻
溶液（etchant)として、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏが、
４：１：５０の比率で混合された溶液が用いられ、約９
００Å／分程度の蝕刻率を有し、５５°乃至６５°の範
囲の角度、例えば約６０°程度の角度で蝕刻される。
溶液（etchant)として、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏが、
４：１：５０の比率で混合された溶液が用いられ、約９
００Å／分程度の蝕刻率を有し、５５°乃至６５°の範
囲の角度、例えば約６０°程度の角度で蝕刻される。
【００３２】上記逆メサ３０の蝕刻量と蝕刻角度によ
り、以後に形成されるゲート電極（図示されていない）
と低濃度ソース及びドレイン領域（図示されていない）
との離隔距離が決定される。
り、以後に形成されるゲート電極（図示されていない）
と低濃度ソース及びドレイン領域（図示されていない）
との離隔距離が決定される。
【００３３】その次、上記半導体基板２１のチャンネル
領域２３とソース及びドレイン領域２７，２８を除外し
た部分に感光膜３１を形成する。そして、キャップ層２
９と感光膜３１とをマスクとして、Ｓｉを上記ソース及
びドレイン領域２７，２８を形成した場合よりも小さい
エネルギーと低濃度でイオン注入し、熱処理して、上記
チャンネル領域２３とソース及びドレイン領域２７，２
８との間に、低濃度ソース及びドレイン領域３３，３４
をそれぞれ形成して、ＬＤＤ構造を成すようにする。
領域２３とソース及びドレイン領域２７，２８を除外し
た部分に感光膜３１を形成する。そして、キャップ層２
９と感光膜３１とをマスクとして、Ｓｉを上記ソース及
びドレイン領域２７，２８を形成した場合よりも小さい
エネルギーと低濃度でイオン注入し、熱処理して、上記
チャンネル領域２３とソース及びドレイン領域２７，２
８との間に、低濃度ソース及びドレイン領域３３，３４
をそれぞれ形成して、ＬＤＤ構造を成すようにする。
【００３４】この時、感光膜３１とキャップ層２９の下
部にはＳｉが注入されていないが、キャップ層２９とソ
ース及びドレイン領域２７，２８各々との離隔距離によ
って、低濃度ソース及びドレイン領域２７，２８の大き
さが調節される。すなわち、上記処理では、キャップ層
２９の位置が、感光膜３１が存在しない領域（トランジ
スタの形成領域）の中心位置よりも、ソース領域２７側
にすこしかたよっている。よって、キャップ層２９とド
レイン領域２８との間隔がソース領域２７のそれより大
きく、また、低濃度ドレイン領域３４が低濃度ソース領
域３３より広く形成される。
部にはＳｉが注入されていないが、キャップ層２９とソ
ース及びドレイン領域２７，２８各々との離隔距離によ
って、低濃度ソース及びドレイン領域２７，２８の大き
さが調節される。すなわち、上記処理では、キャップ層
２９の位置が、感光膜３１が存在しない領域（トランジ
スタの形成領域）の中心位置よりも、ソース領域２７側
にすこしかたよっている。よって、キャップ層２９とド
レイン領域２８との間隔がソース領域２７のそれより大
きく、また、低濃度ドレイン領域３４が低濃度ソース領
域３３より広く形成される。
【００３５】図９を参照すれば、上記感光膜３１をアッ
シュング方法で除去する。そして、上記半導体基板２１
の表面にＳｉ3Ｎ4あるいはＳｉＯ2等を蒸着してパッド
層（図示されていない）を形成した後、急速熱処理（ra
pid thermal annealing)等により注入された不純物イオ
ンを活性化させる。その次、上記キャップ層２９とパッ
ド層をＲＩＥ方法により除去し、再び半導体基板２１の
表面にＳｉ3Ｎ4あるいはＳｉＯ2等を蒸着した後、逆メ
サ部分３０の表面が露出されるように、表面が平坦な保
護膜３５を形成する。
シュング方法で除去する。そして、上記半導体基板２１
の表面にＳｉ3Ｎ4あるいはＳｉＯ2等を蒸着してパッド
層（図示されていない）を形成した後、急速熱処理（ra
pid thermal annealing)等により注入された不純物イオ
ンを活性化させる。その次、上記キャップ層２９とパッ
ド層をＲＩＥ方法により除去し、再び半導体基板２１の
表面にＳｉ3Ｎ4あるいはＳｉＯ2等を蒸着した後、逆メ
サ部分３０の表面が露出されるように、表面が平坦な保
護膜３５を形成する。
【００３６】そして、上記逆メサ部分３０と保護膜３５
の上部に、ソース及びドレイン領域２７，２８上部の保
護膜３５が露出されるように感光膜３７を形成する。そ
して、上記感光膜３７が形成されていない部分の保護膜
３５を除去して、ソース及びドレイン領域２７，２８を
露出させる。
の上部に、ソース及びドレイン領域２７，２８上部の保
護膜３５が露出されるように感光膜３７を形成する。そ
して、上記感光膜３７が形成されていない部分の保護膜
３５を除去して、ソース及びドレイン領域２７，２８を
露出させる。
【００３７】図１０を参照すれば、上記露出されたソー
ス及びドレイン領域２７，２８の表面にＡｕＧｅ／Ｌｉ
／Ａｕ等のオーミック金属を蒸着して、ソース及びドレ
イン電極３８，３９を形成する。この時、上記感光膜３
７の上部にも上記オーミック金属が蒸着される。そし
て、感光膜３７を除去すると、この時、感光膜３７の上
部に蒸着されたオーミック金属もリフトオフされ除去さ
れる。さらに、ソース及びドレイン電極金属のシンタリ
ング（sintering)のために熱処理する。
ス及びドレイン領域２７，２８の表面にＡｕＧｅ／Ｌｉ
／Ａｕ等のオーミック金属を蒸着して、ソース及びドレ
イン電極３８，３９を形成する。この時、上記感光膜３
７の上部にも上記オーミック金属が蒸着される。そし
て、感光膜３７を除去すると、この時、感光膜３７の上
部に蒸着されたオーミック金属もリフトオフされ除去さ
れる。さらに、ソース及びドレイン電極金属のシンタリ
ング（sintering)のために熱処理する。
【００３８】その次、上記保護膜３５とソース及びドレ
イン電極３８，３９の上部に感光膜４１を塗布する。そ
して、上記感光膜４１を露光及び現像し、ソース及びド
レイン電極３８，３９と上記チャンネル領域２３上部の
逆メサ部分３０とを露出させる。上記ソース及びドレイ
ン電極３８，３９と感光膜４１とをマスクに使用し、露
出された逆メサ部分３０を、上記チャンネル領域２３の
所定深さまで除去されるように、リセス蝕刻（recess e
tching）し、溝（groove）４３を形成する。
イン電極３８，３９の上部に感光膜４１を塗布する。そ
して、上記感光膜４１を露光及び現像し、ソース及びド
レイン電極３８，３９と上記チャンネル領域２３上部の
逆メサ部分３０とを露出させる。上記ソース及びドレイ
ン電極３８，３９と感光膜４１とをマスクに使用し、露
出された逆メサ部分３０を、上記チャンネル領域２３の
所定深さまで除去されるように、リセス蝕刻（recess e
tching）し、溝（groove）４３を形成する。
【００３９】図１１を参照すれば、上記溝４３の内部に
金（Ａｕ）等の導電性金属を蒸着してＴ型のゲート電極
４５を形成する。この時、上記感光膜４１とソース及び
ドレイン電極３８，３９の上部にも上記導電性金属が蒸
着される。そして、感光膜４１を除去してＭＥＳＦＥＴ
を完成するが、この時、感光膜４１の上部に蒸着された
オーミック金属もリフトオフされ除去される。上記ソー
ス及びドレイン電極３８，３９の上部に蒸着された導電
性金属は除去されずに、共にソース及びドレイン電極３
８，３９として用いられる。
金（Ａｕ）等の導電性金属を蒸着してＴ型のゲート電極
４５を形成する。この時、上記感光膜４１とソース及び
ドレイン電極３８，３９の上部にも上記導電性金属が蒸
着される。そして、感光膜４１を除去してＭＥＳＦＥＴ
を完成するが、この時、感光膜４１の上部に蒸着された
オーミック金属もリフトオフされ除去される。上記ソー
ス及びドレイン電極３８，３９の上部に蒸着された導電
性金属は除去されずに、共にソース及びドレイン電極３
８，３９として用いられる。
【００４０】次に、本発明を適用したＭＥＳＦＥＴの製
造工程の他の実施形態例について説明する。図１２乃至
図１４は、本実施形態によるＭＥＳＦＥＴの製造工程図
である。
造工程の他の実施形態例について説明する。図１２乃至
図１４は、本実施形態によるＭＥＳＦＥＴの製造工程図
である。
【００４１】本実施形態は、上記実施形態におけるキャ
ップ層２９をゲート電極として利用するものである。
ップ層２９をゲート電極として利用するものである。
【００４２】図１２を参照すれば、上記図６乃至図８の
工程を遂行した後、感光膜３１をアッシュング方法で除
去する。そして、上記半導体基板２１の表面にＳｉ3Ｎ4
あるいはＳｉＯ2等を蒸着し、急速熱処理等により注入
された不純物イオンを活性化させた後、キャップ層２９
が表面に露出されるように平坦化して、表面が平坦な保
護膜３５を形成する。
工程を遂行した後、感光膜３１をアッシュング方法で除
去する。そして、上記半導体基板２１の表面にＳｉ3Ｎ4
あるいはＳｉＯ2等を蒸着し、急速熱処理等により注入
された不純物イオンを活性化させた後、キャップ層２９
が表面に露出されるように平坦化して、表面が平坦な保
護膜３５を形成する。
【００４３】その次、上記逆メサ部分３０と保護膜３５
の上部に感光膜３７を塗布した後、通常のフォトリソグ
ラフ方法により、ソース及びドレイン領域２７，２８の
表面を露出させる。
の上部に感光膜３７を塗布した後、通常のフォトリソグ
ラフ方法により、ソース及びドレイン領域２７，２８の
表面を露出させる。
【００４４】図１３を参照すれば、上記露出されたソー
ス及びドレイン領域２７，２８の表面にＡｕＧｅ／Ｌｉ
／Ａｕ等のオーミック金属を蒸着して、ソース及びドレ
イン電極３８，３９を形成する。この時、上記感光膜３
７の上部にも上記オーミック金属が蒸着される。
ス及びドレイン領域２７，２８の表面にＡｕＧｅ／Ｌｉ
／Ａｕ等のオーミック金属を蒸着して、ソース及びドレ
イン電極３８，３９を形成する。この時、上記感光膜３
７の上部にも上記オーミック金属が蒸着される。
【００４５】そして、感光膜３７を除去すると、この時
感光膜３７の上部に蒸着されたオーミック金属もリフト
オフされ除去される。この時、逆メサ部分３０の上部に
形成されたゲート電極２９も露出される。その次、ソー
ス及びドレイン電極金属のシンタリングのために熱処理
する。
感光膜３７の上部に蒸着されたオーミック金属もリフト
オフされ除去される。この時、逆メサ部分３０の上部に
形成されたゲート電極２９も露出される。その次、ソー
ス及びドレイン電極金属のシンタリングのために熱処理
する。
【００４６】図１４を参照すれば、上記ゲート電極２
９、保護膜３５とソース及びドレイン電極３８，３９の
上部に感光膜を塗布する。そして、上記感光膜を露光及
び現像して、ソース及びドレイン電極３８，３９と上記
ゲート電極２９を露出させる。
９、保護膜３５とソース及びドレイン電極３８，３９の
上部に感光膜を塗布する。そして、上記感光膜を露光及
び現像して、ソース及びドレイン電極３８，３９と上記
ゲート電極２９を露出させる。
【００４７】上述した構造の全表面に金（Ａｕ）等の導
電性金属を蒸着して、Ｔ字型のゲート電極４５を形成す
る。この時、上記感光膜４１とソース及びドレイン電極
３８，３９の上部にも上記導電性金属が蒸着される。
電性金属を蒸着して、Ｔ字型のゲート電極４５を形成す
る。この時、上記感光膜４１とソース及びドレイン電極
３８，３９の上部にも上記導電性金属が蒸着される。
【００４８】そして、感光膜を除去してＭＥＳＦＥＴを
完成する。この時、感光膜の上部に蒸着されたオーミッ
ク金属もリフトオフされ除去される。上記ソース及びド
レイン電極３８，３９の上部に蒸着された導電性金属は
除去されず、共にソース及びドレイン電極３８，３９と
して用いられる。
完成する。この時、感光膜の上部に蒸着されたオーミッ
ク金属もリフトオフされ除去される。上記ソース及びド
レイン電極３８，３９の上部に蒸着された導電性金属は
除去されず、共にソース及びドレイン電極３８，３９と
して用いられる。
【００４９】上述した説明したように、上記２つの実施
形態によるＭＥＳＦＥＴの製造方法では、両側にソース
及びドレイン領域が形成されたチャンネル領域の所定部
分にキャップ層を利用して逆メサ部分を形成する。さら
に、上記逆メサ部分をマスクで利用し、ソース及びドレ
イン領域とチャンネル領域間に小さいエネルギーと低濃
度でイオン注入して、ソース及びドレイン領域を形成す
る。さらに、上記逆メサ部分の表面あるいは逆メサ部分
を除去して形成された溝にＴ型ゲート電極を、低濃度ソ
ース及びドレイン領域と接触されないように形成する。
形態によるＭＥＳＦＥＴの製造方法では、両側にソース
及びドレイン領域が形成されたチャンネル領域の所定部
分にキャップ層を利用して逆メサ部分を形成する。さら
に、上記逆メサ部分をマスクで利用し、ソース及びドレ
イン領域とチャンネル領域間に小さいエネルギーと低濃
度でイオン注入して、ソース及びドレイン領域を形成す
る。さらに、上記逆メサ部分の表面あるいは逆メサ部分
を除去して形成された溝にＴ型ゲート電極を、低濃度ソ
ース及びドレイン領域と接触されないように形成する。
【００５０】従って、上記２つの実施形態による製造方
法によれば、低濃度ドレイン領域が広いため、ドレイン
降伏電圧が向上され、さらに、Ｔ型ゲート電極によりゲ
ート抵抗が減少されるので、素子の高周波特性及び雑音
特性を向上させることができる。
法によれば、低濃度ドレイン領域が広いため、ドレイン
降伏電圧が向上され、さらに、Ｔ型ゲート電極によりゲ
ート抵抗が減少されるので、素子の高周波特性及び雑音
特性を向上させることができる。
【００５１】さらに、上記２つの実施形態によれば、ゲ
ート電極と低濃度ソース及びドレイン領域が接触される
のを防止できるため、漏泄電流の発生を防止することが
できる。
ート電極と低濃度ソース及びドレイン領域が接触される
のを防止できるため、漏泄電流の発生を防止することが
できる。
【００５２】さらに、上記２つの実施形態によれば、逆
メサ部分形成時の蝕刻量により、チャンネル層の厚さを
調節できるため、ゲートの長さとチャンネル層の厚さの
比を大きくし、ショートチャンネル効果を減らせるとい
う効果がある。
メサ部分形成時の蝕刻量により、チャンネル層の厚さを
調節できるため、ゲートの長さとチャンネル層の厚さの
比を大きくし、ショートチャンネル効果を減らせるとい
う効果がある。
【００５３】
【発明の効果】本発明によれば、ソース抵抗を減らし、
同時にドレイン降伏電圧特性を向上させ、ゲート抵抗を
減らし、高周波特性と雑音特性を向上させ、集積度を高
くし産出量を増加させられるＴ型ゲートとＬＤＤ構造を
持つＭＥＳＦＥＴの製造方法を提供することができる。
同時にドレイン降伏電圧特性を向上させ、ゲート抵抗を
減らし、高周波特性と雑音特性を向上させ、集積度を高
くし産出量を増加させられるＴ型ゲートとＬＤＤ構造を
持つＭＥＳＦＥＴの製造方法を提供することができる。
【００５４】さらに、本発明によれば、低濃度ソース及
びドレイン領域とゲート電極とが接触されないようにし
て、漏泄電流が増加されるのを防止できる、ＭＥＳＦＥ
Ｔの製造方法を提供することができる。
びドレイン領域とゲート電極とが接触されないようにし
て、漏泄電流が増加されるのを防止できる、ＭＥＳＦＥ
Ｔの製造方法を提供することができる。
【００５５】さらに、本発明によれば、ショートチャン
ネル効果を防止できる、ＭＥＳＦＥＴの製造方法を提供
することができる。
ネル効果を防止できる、ＭＥＳＦＥＴの製造方法を提供
することができる。
【００５６】さらに、本発明によれば、微細線幅ゲート
及びＬＤＤ構造とＴ型ゲートを同一工程方法で一度に具
現し、集積度と産出量を高める、ＭＥＳＦＥＴの製造方
法を提供することができる。
及びＬＤＤ構造とＴ型ゲートを同一工程方法で一度に具
現し、集積度と産出量を高める、ＭＥＳＦＥＴの製造方
法を提供することができる。
【００５７】
【図１】従来技術の製造工程における電界効果トランジ
スタの断面図。
スタの断面図。
【図２】従来技術の製造工程における電界効果トランジ
スタの断面図。
スタの断面図。
【図３】従来技術の製造工程における電界効果トランジ
スタの断面図。
スタの断面図。
【図４】従来技術の製造工程における電界効果トランジ
スタの断面図。
スタの断面図。
【図５】従来技術の製造工程における電界効果トランジ
スタの断面図。
スタの断面図。
【図６】本発明の実施形態の一例における電界効果トラ
ンジスタの断面図。
ンジスタの断面図。
【図７】本発明の実施形態の一例における電界効果トラ
ンジスタの断面図。
ンジスタの断面図。
【図８】本発明の実施形態の一例における電界効果トラ
ンジスタの断面図。
ンジスタの断面図。
【図９】本発明の実施形態の一例における電界効果トラ
ンジスタの断面図。
ンジスタの断面図。
【図１０】本発明の実施形態の一例における電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図１１】本発明の実施形態の一例における電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図１２】本発明の実施形態の他の例における電界効果
トランジスタの断面図。
トランジスタの断面図。
【図１３】本発明の実施形態の他の例における電界効果
トランジスタの断面図。
トランジスタの断面図。
【図１４】本発明の実施形態の他の例における電界効果
トランジスタの断面図。
トランジスタの断面図。
２１ 半導体基板 ２３ チャンネル領域 ２５ 感光膜 ２７，２８ ソース及びドレイン領域 ２９ キャップ層／ゲート電極 ３０ 逆メサ部分 ３１，３７ 感光膜 ３３，３４ 低濃度領域 ３５ 保護膜 ４１ 感光膜 ４３ 溝 ４５ ゲート電極
Claims (15)
- 【請求項１】反絶縁性化合物半導体基板の所定部分に所
定導電型のチャンネル領域を形成する工程と、 上記チャンネル領域の部分を除外した両側に、上記チャ
ンネル領域と同一な導電型の不純物を、高濃度でドーピ
ングされたソース及びドレイン領域を形成する工程と、 上記チャンネル領域上の所定部分にキャップ層を形成
し、このキャップ層をマスクに利用して、上記半導体基
板の露出された部分を湿式蝕刻し、上記チャンネル領域
上に上記ソース及びドレイン領域と互いに異なる離隔距
離を有する逆メサ部分を形成する工程と、 上記キャップ層をマスクに用い、上記チャンネル領域と
上記ソース及びドレイン領域と同一な導電型の低濃度ソ
ース及びドレイン領域を形成する工程と、 上記ソース及びドレイン領域が露出されるように保護膜
を除去し、ソース及びドレイン電極を形成する工程と、 上記逆メサ部分を除去してチャンネル領域の所定部分に
Ｔ型ゲート電極を形成する工程とを具備することを特徴
とするＴ型ゲートと自己整列ＬＤＤ構造を有する電界効
果トランジスターの製造方法。 - 【請求項２】請求項１において、 上記チャンネル領域を、イオン注入方法あるいはエピタ
キシアル結晶成長方法により形成することを特徴とする
Ｔ型ゲートと自己整列ＬＤＤ構造を有する電界効果トラ
ンジスターの製造方法。 - 【請求項３】請求項２において、 上記チャンネル領域を、Ｎ型あるいはＰ型不純物をドー
ピングして形成することを特徴とするＴ型ゲートと自己
整列ＬＤＤ構造を有する電界効果トランジスターの製造
方法。 - 【請求項４】請求項３において、 上記Ｎ型不純物がＳｉであることを特徴とするＴ型ゲー
トと自己整列ＬＤＤ構造を有する電界効果トランジスタ
ーの製造方法。 - 【請求項５】請求項３において、 上記Ｐ型不純物がＢｅあるいはＭｇであることを特徴と
するＴ型ゲートと自己整列ＬＤＤ構造を有する電界効果
トランジスターの製造方法。 - 【請求項６】請求項１において、 上記キャップ層を高融点金属、上記高融点金属の化合
物、又は、上記高融点金属のシリサイドで形成すること
を特徴とするＴ型ゲートと自己整列ＬＤＤ構造を有する
電界効果トランジスターの製造方法。 - 【請求項７】請求項１において、 上記キャップ層をスパッタリングあるいは真空蒸着方法
で形成することを特徴とするＴ型ゲートと自己整列ＬＤ
Ｄ構造を有する電界効果トランジスターの製造方法。 - 【請求項８】請求項１において、 上記逆メサ部分をソース領域よりドレイン領域での離隔
距離が大きくなるように形成することを特徴とするＴ型
ゲートと自己整列ＬＤＤ構造を有する電界効果トランジ
スターの製造方法。 - 【請求項９】請求項１において、 上記逆メサ部分を、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏが４：
１：５０の比率で混合された溶液により湿式蝕刻して形
成することを特徴とするＴ型ゲートと自己整列ＬＤＤ構
造を有する電界効果トランジスターの製造方法。 - 【請求項１０】請求項９において、 上記逆メサ部分を５５°乃至６５°の範囲内の角度とな
るように形成することを特徴とするＴ型ゲートと自己整
列ＬＤＤ構造を有する電界効果トランジスターの製造方
法。 - 【請求項１１】請求項１において、 上記逆メサ形態半絶縁性化合物半導体基板を用いり、保
護膜が逆メサ形態の開いた部分を持つようにすることを
特徴とするＴ型ゲートと自己整列ＬＤＤ構造を有する電
界効果トランジスターの製造方法。 - 【請求項１２】請求項１１において、 上記逆メサ形態の開いた部分を持つ保護膜を利用して、
微細線幅ゲートパターンを形成することを特徴とするＴ
型ゲートと自己整列ＬＤＤ構造を有する電界効果トラン
ジスターの製造方法。 - 【請求項１３】反絶縁性化合物半導体基板の所定部分に
所定導電型のチャンネル領域を形成する工程と、 上記チャンネル領域の部分を除外した両側に、上記チャ
ンネル領域と同一な導電型の不純物を高濃度でドーピン
グされたソース及びドレイン領域を形成する工程と、 上記チャンネル領域上の所定部分にゲート電極を形成
し、このゲート電極をマスクに利用し、上記半導体基板
の露出された部分を湿式蝕刻し、上記チャンネル領域上
の上記ソース領域及びドレイン領域と互いに異なる離隔
距離を有する逆メサ部分を形成する工程と、 上記ゲート電極をマスクに用い、上記チャンネル領域と
上記ソース及びドレイン領域との間に、上記ソース及び
ドレイン領域と同一な導電型の低濃度ソース及びドレイ
ン領域を形成する工程と、 上記半導体基板の上部にゲート電極の表面が露出される
ように保護膜を形成する工程と、 上記ソース及びドレイン領域が露出されるように保護膜
を除去し、ソース及びドレイン電極を形成する工程と、 上記ゲート電極の上部に導電性金属を蒸着し、Ｔ字型の
ゲート電極を形成する工程とを具備することを特徴とす
るＴ型ゲートと自己整列ＬＤＤ構造を有する電界効果ト
ランジスターの製造方法。 - 【請求項１４】請求項１３において、 上記ゲート電極を高融点金属の化合物あるいは上記高融
点金属のシリサイドで形成することを特徴とするＴ型ゲ
ートと自己整列ＬＤＤ構造を有する電界効果トランジス
ターの製造方法。 - 【請求項１５】請求項１３において、 上記Ｔ型ゲート電極形成時に、導電性金属が、上記ソー
ス及びドレイン電極にも蒸着されることを特徴とするＴ
型ゲートと自己整列ＬＤＤ構造を有する電界効果トラン
ジスターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036681A KR0161201B1 (ko) | 1995-10-23 | 1995-10-23 | T형 게이트와 자기정렬 ldd 구조를 갖는 전계효과 트랜지스터의 제조방법 |
| KR95-36681 | 1995-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129653A true JPH09129653A (ja) | 1997-05-16 |
| JP2901905B2 JP2901905B2 (ja) | 1999-06-07 |
Family
ID=19430992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7316873A Expired - Fee Related JP2901905B2 (ja) | 1995-10-23 | 1995-12-05 | Ｔ型ゲートと自己整列ｌｄｄ構造をもつ電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5580803A (ja) |
| JP (1) | JP2901905B2 (ja) |
| KR (1) | KR0161201B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014535158A (ja) * | 2011-09-30 | 2014-12-25 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 基板上に付着した活性有機層を構造化する方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW347561B (en) * | 1997-06-20 | 1998-12-11 | Ti Acer Co Ltd | Method of forming a T-gate Lightly-Doped Drain semiconductor device |
| US6246096B1 (en) * | 1998-06-24 | 2001-06-12 | Advanced Micro Devices | Totally self-aligned transistor with tungsten gate |
| US6458640B1 (en) * | 2001-06-04 | 2002-10-01 | Anadigics, Inc. | GaAs MESFET having LDD and non-uniform P-well doping profiles |
| JP2003037264A (ja) | 2001-07-24 | 2003-02-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7736981B2 (en) * | 2008-05-01 | 2010-06-15 | International Business Machines Corporation | Metal high dielectric constant transistor with reverse-T gate |
| US20090275182A1 (en) * | 2008-05-01 | 2009-11-05 | International Business Machines Corporation | Method for fabricating a metal high dielectric constant transistor with reverse-t gate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
| US5185278A (en) * | 1990-10-22 | 1993-02-09 | Motorola, Inc. | Method of making self-aligned gate providing improved breakdown voltage |
| US5182218A (en) * | 1991-02-25 | 1993-01-26 | Sumitomo Electric Industries, Ltd. | Production methods for compound semiconductor device having lightly doped drain structure |
| KR0135024B1 (en) * | 1994-11-15 | 1998-04-20 | Korea Electronics Telecomm | Fabrication method of self-aligned t-gare gaas metal semiconductor field effect transistor |
-
1995
- 1995-10-23 KR KR1019950036681A patent/KR0161201B1/ko not_active IP Right Cessation
- 1995-12-04 US US08/566,709 patent/US5580803A/en not_active Expired - Lifetime
- 1995-12-05 JP JP7316873A patent/JP2901905B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014535158A (ja) * | 2011-09-30 | 2014-12-25 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 基板上に付着した活性有機層を構造化する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5580803A (en) | 1996-12-03 |
| KR970024284A (ko) | 1997-05-30 |
| KR0161201B1 (ko) | 1998-12-01 |
| JP2901905B2 (ja) | 1999-06-07 |
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