JPS6086866A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66863—Lateral single gate transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロ波帯等で用いられる電界効果トラン
ジスタ及びその製造方法に関する。
ジスタ及びその製造方法に関する。
（従来例の構成とその問題点）
ＧａＡｓショットキーダート電界効果トランジスタ（以
下ＧａＡｓ ＭＥＳＦＥＴと略称する）などの高周波用
トランジスタにおいては、優れた高周波特性を得るため
に、ソース抵抗を小さくするととが必要不可欠となる。
下ＧａＡｓ ＭＥＳＦＥＴと略称する）などの高周波用
トランジスタにおいては、優れた高周波特性を得るため
に、ソース抵抗を小さくするととが必要不可欠となる。
例えばＸ借用のＧａＡｓ ＭＥＳＦＥＴでは、ソース抵
抗は通常５Ω以下に設計される。
抗は通常５Ω以下に設計される。
ソース抵抗をこのように小さな値にしておくためには、
ソース電極とダート電極とを互いに極めて近い位置に形
成しておく必要がある。特にイオン注入によってｎ形活
性層を形成する場合のように、比較的薄い活性層しか得
られない場合にはソース電極とダート電極の間隔が大き
いと、ソース抵抗は著しく大きくなる。そのため、Ｘ借
用のＧａＡｓ ＭＥＳＦＥＴをイオン注入法で形成した
活性層を用いて製造しようとすると、ソース電極あるい
はソース電極にかわる不純物濃度の高い領域とダート電
極との間隔を１μｍ以下にしなければならない。
ソース電極とダート電極とを互いに極めて近い位置に形
成しておく必要がある。特にイオン注入によってｎ形活
性層を形成する場合のように、比較的薄い活性層しか得
られない場合にはソース電極とダート電極の間隔が大き
いと、ソース抵抗は著しく大きくなる。そのため、Ｘ借
用のＧａＡｓ ＭＥＳＦＥＴをイオン注入法で形成した
活性層を用いて製造しようとすると、ソース電極あるい
はソース電極にかわる不純物濃度の高い領域とダート電
極との間隔を１μｍ以下にしなければならない。
しかしながら、ソース電極の形成のだめのフォトリソグ
ラフィ一工程と、ダート電極の形成のためのフォトリン
グラフイ一工程とが別々に、別個のマスクを用いて行な
われる従来の製造方法では、マスク合わせの誤差のため
に、ソース電極あるいはソース電極にかわる不純物濃度
の高い領域とダート電極との間隔を１μｍ以下にするこ
とは極めて困難であった。
ラフィ一工程と、ダート電極の形成のためのフォトリン
グラフイ一工程とが別々に、別個のマスクを用いて行な
われる従来の製造方法では、マスク合わせの誤差のため
に、ソース電極あるいはソース電極にかわる不純物濃度
の高い領域とダート電極との間隔を１μｍ以下にするこ
とは極めて困難であった。
そのため、近年、ダート電極の形成と、ソース電極にか
わる不純物濃度の高い領域の形成とを１回のフォトリソ
グラフィ一工程で行なういわゆるセルファライン法が提
案されてきている。第１図は、そのようなセルファライ
ン法の一例を示したものである。第１図（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１１の上のｎ影領域１２の
上にケ・−ト電極１３を形成した後、ｎ形不純物をイオ
ン注入する。この時、ダート電極１３がイオン注入に対
するマスク作用を有するため、第１図（ｂ）のように、
ダート電極が形成されていない部分にのみ高濃度のｎ影
領域１４が形成される。次いで、ソース電極１５及びド
レイン電極１６を第１図（ｃ）のように高濃度のｎ影領
域１４の上に形成すると、ダート電極１３と、ソース電
極にかわる高濃度のｎ影領域１４との距離を０とするこ
とができる。
わる不純物濃度の高い領域の形成とを１回のフォトリソ
グラフィ一工程で行なういわゆるセルファライン法が提
案されてきている。第１図は、そのようなセルファライ
ン法の一例を示したものである。第１図（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１１の上のｎ影領域１２の
上にケ・−ト電極１３を形成した後、ｎ形不純物をイオ
ン注入する。この時、ダート電極１３がイオン注入に対
するマスク作用を有するため、第１図（ｂ）のように、
ダート電極が形成されていない部分にのみ高濃度のｎ影
領域１４が形成される。次いで、ソース電極１５及びド
レイン電極１６を第１図（ｃ）のように高濃度のｎ影領
域１４の上に形成すると、ダート電極１３と、ソース電
極にかわる高濃度のｎ影領域１４との距離を０とするこ
とができる。
しかしながら、この方法では、次のような実用上の問題
がある。第一にグー１電極１３が、高濃度のｎ影領域１
４に接するため、ダートの逆方向耐圧が極めて低くなる
。第二に、ダートが０．５μｍ以下になると、ソース側
の高濃度ｎ影領域とドレイン側の高濃度ｎ影領域との間
で半絶縁性基板を介して、第１図（ｃ）に矢印で示した
ようなリーク電流ＩＬが流れる。
がある。第一にグー１電極１３が、高濃度のｎ影領域１
４に接するため、ダートの逆方向耐圧が極めて低くなる
。第二に、ダートが０．５μｍ以下になると、ソース側
の高濃度ｎ影領域とドレイン側の高濃度ｎ影領域との間
で半絶縁性基板を介して、第１図（ｃ）に矢印で示した
ようなリーク電流ＩＬが流れる。
以上に述べたような問題のため、イオン注入を用いて、
優れた高周波特性を有するＧａ、Ａｓ ＭＥＳＦＥＴを
製造することは従来困難であった。
優れた高周波特性を有するＧａ、Ａｓ ＭＥＳＦＥＴを
製造することは従来困難であった。
（発明の目的）
本発明は、上記欠点に鑑みてなされたもので、充分なケ
゛−ト逆方向耐圧を有し、かつソース抵抗の小さい電界
効果トランジスタ及びその製造方法を提供するものであ
る。
゛−ト逆方向耐圧を有し、かつソース抵抗の小さい電界
効果トランジスタ及びその製造方法を提供するものであ
る。
（発明の構成）
本発明の電界効果トランジスタは、半導体基板の第１の
ｎ影領域の上にダート電極が形成され、ソース電極及び
ドレイン電極が第１のｎ影領域よりも不純物濃度が高く
厚さの厚い第２のｎ影領域の上に形成され、ケ゛−ト電
極と第２のｎ影領域の間の第１のｎ影領域の中に第１の
ｎ影領域よシも不純物濃度が高く厚さのうすい第３のｎ
影領域が形成されてなるものである。このような構成に
することにより、タート逆方向耐圧が充分高く、ソース
抵抗の小さい電界効果トランジスタが得られる。
ｎ影領域の上にダート電極が形成され、ソース電極及び
ドレイン電極が第１のｎ影領域よりも不純物濃度が高く
厚さの厚い第２のｎ影領域の上に形成され、ケ゛−ト電
極と第２のｎ影領域の間の第１のｎ影領域の中に第１の
ｎ影領域よシも不純物濃度が高く厚さのうすい第３のｎ
影領域が形成されてなるものである。このような構成に
することにより、タート逆方向耐圧が充分高く、ソース
抵抗の小さい電界効果トランジスタが得られる。
また、本発明の電界効果トランジスタの製造方法は、第
２のｎ影領域を形成すべき領域を残して半導体基板表面
を薄膜で覆い、その後ｎ形不純物を注入することにより
、第２のｎ影領域及び第３のｎ影領域を形成するもので
ある。
２のｎ影領域を形成すべき領域を残して半導体基板表面
を薄膜で覆い、その後ｎ形不純物を注入することにより
、第２のｎ影領域及び第３のｎ影領域を形成するもので
ある。
（実施例の説明）
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第２図は、本発明によるＧａＡｓ 苑５ＦＥＴの一実施
例の構造を示す断面図である。第２図において、２１は
ケゝ−ト電極、２２はソース電極、２３はドレイン電極
、２４は第１のｎ影領域、２５は第２のｎ影領域、２６
は第３のｎ影領域、２７は半絶縁性ＧａＡｓ基板である
。
例の構造を示す断面図である。第２図において、２１は
ケゝ−ト電極、２２はソース電極、２３はドレイン電極
、２４は第１のｎ影領域、２５は第２のｎ影領域、２６
は第３のｎ影領域、２７は半絶縁性ＧａＡｓ基板である
。
第１のｎ影領域２４はＦＥＴのチャネル部を形成してお
り、通常、不純物濃度Ｎｄ ＝ ０．５〜５ Ｘ １０
”ｃｒｎ””、厚さｄ−０，０５〜０．４μｍに設計さ
れる。第２のｎ影領域２５はソース電極及びドレイン電
極とのコンタクト抵抗及びそれ自身のシート抵抗を減ら
すため、第１のｎ影領域よりも厚く、不純物濃度も高く
され、通常、Ｎｄ ） Ｉ Ｘ １０１８ｃ＋＋＋−’
、ｄ〉０２μｍに設計される。また第３のｎ影領域２６
は、ダート電極２１と第２のｎ影領域２５の間の抵抗を
小さくしつつ、一方、従来例の第１図（ｃ）中に示した
ようなリーク電流ＩＬが流れるのを防ぐために、不純物
濃度は第１のｎ影領域２４よりも高く、厚さは第１のｎ
影領域よシもうすくされ、通常、Ｎｄ ） ５ Ｘ １
０１７ｃｒｎ−３、ｄ ＝ ０．０３〜０．２μｍに設
計される。
り、通常、不純物濃度Ｎｄ ＝ ０．５〜５ Ｘ １０
”ｃｒｎ””、厚さｄ−０，０５〜０．４μｍに設計さ
れる。第２のｎ影領域２５はソース電極及びドレイン電
極とのコンタクト抵抗及びそれ自身のシート抵抗を減ら
すため、第１のｎ影領域よりも厚く、不純物濃度も高く
され、通常、Ｎｄ ） Ｉ Ｘ １０１８ｃ＋＋＋−’
、ｄ〉０２μｍに設計される。また第３のｎ影領域２６
は、ダート電極２１と第２のｎ影領域２５の間の抵抗を
小さくしつつ、一方、従来例の第１図（ｃ）中に示した
ようなリーク電流ＩＬが流れるのを防ぐために、不純物
濃度は第１のｎ影領域２４よりも高く、厚さは第１のｎ
影領域よシもうすくされ、通常、Ｎｄ ） ５ Ｘ １
０１７ｃｒｎ−３、ｄ ＝ ０．０３〜０．２μｍに設
計される。
また、第３のｎ影領域２６とダート電極との距離ｔ、は
短い程、ソース抵抗が小さくなるが、あまシに近づけす
ぎるとダート逆方向耐圧が低くなってしまうため、ｔ、
は０．０５μｍ以上は必要である。
短い程、ソース抵抗が小さくなるが、あまシに近づけす
ぎるとダート逆方向耐圧が低くなってしまうため、ｔ、
は０．０５μｍ以上は必要である。
マイクロ波領域で用いられるＧａＡｓ電界効果トランジ
スタでは、通常、ダート長’ｔｇ ＝ ０．３〜１μｍ
１ソース電極側の第２のｎ影領域とドレイン電極側の第
２のｎ影領域との間隔ｔ２＝２〜４μｍに設計される。
スタでは、通常、ダート長’ｔｇ ＝ ０．３〜１μｍ
１ソース電極側の第２のｎ影領域とドレイン電極側の第
２のｎ影領域との間隔ｔ２＝２〜４μｍに設計される。
以上のような構造によシ、マイクロ波用電界効果トラン
ジスタとして充分小さいソース抵抗と、実用上充分なダ
ート逆方向耐圧を得ることができ、優れた高周波特性を
有するＧａＡｓ ＭＥＳＦＥＴが得られる。
ジスタとして充分小さいソース抵抗と、実用上充分なダ
ート逆方向耐圧を得ることができ、優れた高周波特性を
有するＧａＡｓ ＭＥＳＦＥＴが得られる。
次に、本発明の電界効果トランジスタの製造方法につい
て、Ｇ ａＡ ｓ 旧５ＦＥＴの製造に応用した一実施
例を用いて説明する。
て、Ｇ ａＡ ｓ 旧５ＦＥＴの製造に応用した一実施
例を用いて説明する。
第３図（、）は、表面にｎ影領域３１が形成された半絶
縁性ＧａＡｓ基板３２の上にダート電極３３を形成した
状態を示している。ここでいうｎ影領域３１は、ｎ形不
純物を注入後、いまだ活性化の熱処理を施していないも
のも含む。またｎ影領域の形成方法はイオン注入に限ら
ず、気相及び液相のエピタキシャル成長や、分子線によ
るエピタキシャル成長でもよい。ダート長ｔｇは０．５
〜１μｍである。次に第３図（ｂ）のように、全面を薄
膜３４で覆ったのち、フォトリソグラフィ一工程によっ
て、第２のｎ影領域を形成する領域の薄膜を選択的にエ
ツチング除去する（第３図（Ｃ））。第３図（ｃ）にお
いて、３５はフォトレジストである。その後フォトレジ
スト３５を除去し、全面にＳｔ ｌ Ｓ ＋ Ｔｅ Ｉ
Ｓｎなどのｎ形不純物イオン注入する。その結果、第３
図（ｄ）に示したように、薄膜３４をエツチング除去し
た領域に第２のｎ影領域３６が形成されると同時に、残
された薄膜の平坦部３７の下の第１のｎ影領域３１にも
一部のｎ形不純物が注入され、第３のｎ影領域３８が形
成される。このとき、薄膜３７の種類と厚さ、及びイオ
ン注入の加速電圧を適当に選択することによシ第３のｎ
影領域３８の不純物濃度を第１のｎ影領域３１よシ高く
、厚さを、第１のｎ影領域３１よシもうすくするととが
できる。ところで薄膜がダート電極側面に付着した部分
３９は、イオン注入の方向に対する薄膜の厚さが第３図
（ｄ）のように厚くなるため、その下の第１のｎ影領域
３１には、イオン注入した不純物が到達しない。その結
果、ゲート３３と第３のｎ影領域３８とは距離ｔ、をお
いて離れることになる。その後、注入不純物を活性化す
るための熱処理を行ない、第３図（ｅ）のようにソース
電極４０、ドレイン電極４１を形成する。
縁性ＧａＡｓ基板３２の上にダート電極３３を形成した
状態を示している。ここでいうｎ影領域３１は、ｎ形不
純物を注入後、いまだ活性化の熱処理を施していないも
のも含む。またｎ影領域の形成方法はイオン注入に限ら
ず、気相及び液相のエピタキシャル成長や、分子線によ
るエピタキシャル成長でもよい。ダート長ｔｇは０．５
〜１μｍである。次に第３図（ｂ）のように、全面を薄
膜３４で覆ったのち、フォトリソグラフィ一工程によっ
て、第２のｎ影領域を形成する領域の薄膜を選択的にエ
ツチング除去する（第３図（Ｃ））。第３図（ｃ）にお
いて、３５はフォトレジストである。その後フォトレジ
スト３５を除去し、全面にＳｔ ｌ Ｓ ＋ Ｔｅ Ｉ
Ｓｎなどのｎ形不純物イオン注入する。その結果、第３
図（ｄ）に示したように、薄膜３４をエツチング除去し
た領域に第２のｎ影領域３６が形成されると同時に、残
された薄膜の平坦部３７の下の第１のｎ影領域３１にも
一部のｎ形不純物が注入され、第３のｎ影領域３８が形
成される。このとき、薄膜３７の種類と厚さ、及びイオ
ン注入の加速電圧を適当に選択することによシ第３のｎ
影領域３８の不純物濃度を第１のｎ影領域３１よシ高く
、厚さを、第１のｎ影領域３１よシもうすくするととが
できる。ところで薄膜がダート電極側面に付着した部分
３９は、イオン注入の方向に対する薄膜の厚さが第３図
（ｄ）のように厚くなるため、その下の第１のｎ影領域
３１には、イオン注入した不純物が到達しない。その結
果、ゲート３３と第３のｎ影領域３８とは距離ｔ、をお
いて離れることになる。その後、注入不純物を活性化す
るための熱処理を行ない、第３図（ｅ）のようにソース
電極４０、ドレイン電極４１を形成する。
以上のようにして、本発明の電界効果トランジスタを製
造することができる。本製造方法では、ダート電極の近
くに第３のｎ影領域が形成され、ソース抵抗を減じる働
きをするため、ダート電極と第２のｎ影領域の距離を１
〜２μｍ程度にしてもソース抵抗が小さく保たれる。し
たがって、第２のｎ影領域の間隔ｔ２は３〜４μｍとす
ることができ、第３図（Ｃ）のフォトリソグラフィ一工
程におけるマスク合わせも容易に行なうことができる。
造することができる。本製造方法では、ダート電極の近
くに第３のｎ影領域が形成され、ソース抵抗を減じる働
きをするため、ダート電極と第２のｎ影領域の距離を１
〜２μｍ程度にしてもソース抵抗が小さく保たれる。し
たがって、第２のｎ影領域の間隔ｔ２は３〜４μｍとす
ることができ、第３図（Ｃ）のフォトリソグラフィ一工
程におけるマスク合わせも容易に行なうことができる。
なお、第３図の説明において、薄膜３４は５ｉ０２゜Ｓ
ｉＮなどが適当であるが、これに限定されず、フオトレ
ジスト等の有機物でもよい。また５ｉ０２ ＋ＳｉＮの
形成方法としては、常圧ＣＶＤ法でもよいが、ダート電
極側面にも均一に形成するためには、プラズマＣＶＤ法
の方がよシ望ましい。また、薄膜の厚さは、第３のｎ影
領域の不純物濃度と厚さ及びｔ。
ｉＮなどが適当であるが、これに限定されず、フオトレ
ジスト等の有機物でもよい。また５ｉ０２ ＋ＳｉＮの
形成方法としては、常圧ＣＶＤ法でもよいが、ダート電
極側面にも均一に形成するためには、プラズマＣＶＤ法
の方がよシ望ましい。また、薄膜の厚さは、第３のｎ影
領域の不純物濃度と厚さ及びｔ。
を決める因子であるため、注入条件、必要とされるダー
ト逆方向耐圧等にもよるが、通常０．０５〜０．８μｍ
に設定される。
ト逆方向耐圧等にもよるが、通常０．０５〜０．８μｍ
に設定される。
ところで、上記の製造方法の実施例においては、ダート
電極３３を、注入層の活性化のための熱処理の前に形成
するため、ダート電極金属が、ＴｉＮ＋ＷＳ ｉなどの
ような熱処理に耐えるショットキー接合を形成する金属
に限定されてしまう。
電極３３を、注入層の活性化のための熱処理の前に形成
するため、ダート電極金属が、ＴｉＮ＋ＷＳ ｉなどの
ような熱処理に耐えるショットキー接合を形成する金属
に限定されてしまう。
この点に鑑みて、第二の実施例を述べる。この第２の実
施例の製造方法は、第３図におけるダート電極３３の位
置に金属電極の代シに５ｉ０２やＳｉＮなどの薄膜を形
成し、活性化の熱処理の後、この薄膜を金属で置き換え
てＧａＡｓ ＭＥＳＦＥＴを構成するものである。ダー
ト電極を形成すべき場所に形成した薄膜をダート金属で
置換える方法の一例を第４図に示す。第４図において、
４２はＳ ｉ０２ ＋ Ｓ ｔＮなどの薄膜である。こ
れを、フォトレジストな′どの薄膜４３で第４図（ａ）
のように埋めたあと、第４図（ｂ）のように、薄膜４２
をエツチング除去し、次いで？−）金属４４を蒸着しく
第４図（Ｃ））、そののち、レジスト４３とともにレジ
ストの上の金属４４も除去することによって第４図（ｄ
）のように薄膜４２のあった場所にダート電極４５が形
成される。
施例の製造方法は、第３図におけるダート電極３３の位
置に金属電極の代シに５ｉ０２やＳｉＮなどの薄膜を形
成し、活性化の熱処理の後、この薄膜を金属で置き換え
てＧａＡｓ ＭＥＳＦＥＴを構成するものである。ダー
ト電極を形成すべき場所に形成した薄膜をダート金属で
置換える方法の一例を第４図に示す。第４図において、
４２はＳ ｉ０２ ＋ Ｓ ｔＮなどの薄膜である。こ
れを、フォトレジストな′どの薄膜４３で第４図（ａ）
のように埋めたあと、第４図（ｂ）のように、薄膜４２
をエツチング除去し、次いで？−）金属４４を蒸着しく
第４図（Ｃ））、そののち、レジスト４３とともにレジ
ストの上の金属４４も除去することによって第４図（ｄ
）のように薄膜４２のあった場所にダート電極４５が形
成される。
この場合にはダート金属は非反応性のショットキー金属
である必要はなく、ショットキー金属として通常用いら
れる春り、 ’ｒｔ／Ａｚ Ｔｉ／Ｐｔ／Ａｕなどでよ
い。
である必要はなく、ショットキー金属として通常用いら
れる春り、 ’ｒｔ／Ａｚ Ｔｉ／Ｐｔ／Ａｕなどでよ
い。
（発明の効果）
以上のように本発明は、半導体基板の第１のｎ影領域の
上にｒ−）電極が形成され、ソース電極が第１のｎ影領
域よシも不純物濃度が高く厚さの厚い第２のｎ影領域の
上に形成され、ダート電極と第２のｎ影領域の間の第１
のｎ影領域の中に、第１のｎ影領域よシも不純物濃度が
高く厚さの薄い第３のｎ影領域が形成されておシ、かつ
ダート電極と第３のｎ影領域とが離れている電界効果ト
ランジスタと、その製造方法とを提供するものである。
上にｒ−）電極が形成され、ソース電極が第１のｎ影領
域よシも不純物濃度が高く厚さの厚い第２のｎ影領域の
上に形成され、ダート電極と第２のｎ影領域の間の第１
のｎ影領域の中に、第１のｎ影領域よシも不純物濃度が
高く厚さの薄い第３のｎ影領域が形成されておシ、かつ
ダート電極と第３のｎ影領域とが離れている電界効果ト
ランジスタと、その製造方法とを提供するものである。
本発明にょシ、マイクロ波用電界効果トランジスタとし
て充分小さいソース抵抗と、実用上充分なゲート逆方向
耐圧を有する電界効果トランジスタを得ることができる
。
て充分小さいソース抵抗と、実用上充分なゲート逆方向
耐圧を有する電界効果トランジスタを得ることができる
。
第１図は従来のイオン注入を用いたＧａＡＪ］！１ｆＥ
ｓＦＥＴの一連の製造工程を示す断面図、第２図は、本
発明の一実施例の電界効果トランジスタの断面図、第３
図は、本発明の製造方法の一実施例の一連の製造工程を
示す断面図、第４図は、本発明の製造方法の他の実施例
の要部製造工程を示す断面図である。 ２１．３３．４５・・・ダート電極、２２．４０・・・
ソース電極、２３．４１・・・ドレインｉＥ極、２４゜
３１・・・第１のｎ影領域、２５．３６・・・第２のｎ
影領域、２６．３８・・・第３のｎ影領域、２７．３２
・・・半絶縁性ＧａＡｓ基板、３４・・・薄膜、３５．
４３・・・フォトレジスト。 第１図 第２図 り 第３図 第３図５ 第４図
ｓＦＥＴの一連の製造工程を示す断面図、第２図は、本
発明の一実施例の電界効果トランジスタの断面図、第３
図は、本発明の製造方法の一実施例の一連の製造工程を
示す断面図、第４図は、本発明の製造方法の他の実施例
の要部製造工程を示す断面図である。 ２１．３３．４５・・・ダート電極、２２．４０・・・
ソース電極、２３．４１・・・ドレインｉＥ極、２４゜
３１・・・第１のｎ影領域、２５．３６・・・第２のｎ
影領域、２６．３８・・・第３のｎ影領域、２７．３２
・・・半絶縁性ＧａＡｓ基板、３４・・・薄膜、３５．
４３・・・フォトレジスト。 第１図 第２図 り 第３図 第３図５ 第４図
Claims (4)
- （１）半導体基板に設けられた一導電型を有する第１の
領域と、該第１の領域を挾んでその両側にそれぞれ設け
られ、前記−導電型を有し、前記第１の領域よシも不純
物濃度が高くかつ厚さが厚い２つの第２の領域と、前記
第１の領域内にそれぞれ設けられ、各一端が前記第２の
領域の各１つにそれぞれ接するとともに、前記−導電型
を有し、前記第１の領域よりも不純物濃度が高くかつ厚
さが薄い２つの第３の領域と、前記第１の領域の上に設
けられたデート電極と、前記２つの第２の領域のうち一
方の領域の上に設けられたソース電極及び他方の領域の
上に設けられたドレイン電極とからなることを特徴とす
る電界効果トランゾスタ。 - （２） 半導体基板の表面に設けられた一導電型の半導
体層の上のダート電極となる部分に選択的に膜を形成す
る工程と、前記膜を覆うように前記半導体層上に選択的
に薄膜を被着する工程と、前記薄膜の上から前記半導体
層に前記−導電型の不純物を注入する工程と、前記薄膜
で覆われていない前記半導体層上にソース電極及びドレ
イン電極を形成する工程とを有することを特徴とする電
界効果トランジスタの製造方法。 - （３） 前記半導体層上に選択的に形成する膜が、ダー
ト電極用金属からなることを特徴とする特許請求の範囲
第（２）項記載の電界効果トランジスタの製造方法。 - （４）前記半導体層上に選択的に形成する膜が、絶縁物
からなシ、不純物注入後に前記絶縁膜を除去し、代シに
ダート電極用金属を被着することを特徴とする特許請求
の範囲第（２）項記載の電界効果トランジスタの製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194090A JPS6086866A (ja) | 1983-10-19 | 1983-10-19 | 電界効果トランジスタおよびその製造方法 |
| US07/022,597 US4782031A (en) | 1983-10-19 | 1987-03-04 | Method of making GaAs MOSFET with low source resistance yet having satisfactory leakage current by ion-implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194090A JPS6086866A (ja) | 1983-10-19 | 1983-10-19 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086866A true JPS6086866A (ja) | 1985-05-16 |
Family
ID=16318781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194090A Pending JPS6086866A (ja) | 1983-10-19 | 1983-10-19 | 電界効果トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4782031A (ja) |
| JP (1) | JPS6086866A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380574A (ja) * | 1986-09-24 | 1988-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
| JPH05166841A (ja) * | 1991-08-20 | 1993-07-02 | Sanyo Electric Co Ltd | 電界効果型トランジスタ及びその製造方法 |
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| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| JPH02103939A (ja) * | 1988-10-12 | 1990-04-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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-
1983
- 1983-10-19 JP JP58194090A patent/JPS6086866A/ja active Pending
-
1987
- 1987-03-04 US US07/022,597 patent/US4782031A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US4782031A (en) | 1988-11-01 |
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