JPS594083A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明に半導体装置の製造方法、特に化合物半導体′東
界効果トジンジスタのソース及びドレイン領域を高キャ
リア濃度とし、能動領域とソース間、及び能動領域とド
レイン間の抵抗を小さくする方法に関する。

（ｂ）　　技術の背景 情報処理装置の能力及びコストパフォーマンスの一層の
向上はこれに使用される半導体装置にかかっていると目
され、論理演算装置の関連化、低消費電力化及び記憶装
置の大容１＃化が強力に推進されている。

現在は専らシリコン（Ｓｉ）半導体装置が実用化されて
いるが、Ｓｉ半導体装置の高速化は、低電界でのキャリ
アの移動度や強電界での飽和ドリフト速度などのＳｉの
物性により制約されるために、Ｓｉによる超大規模集積
回路装置４の開発と併行して、Ｓｌの代りにガリウム・
砒素（ＧａＡｓ　）やその他の化合物半導体を使用して
、Ｓｉでは到達し得ない高速性、低消費電力性を具えた
すぐれた半導体装置を実現する努力が進められている。

化合物半導体においては少数キャリアの寿命が短いこと
などの理由によって、現在主として電界効果トランジス
タ（以ＦＦ１ｙｒと略称する）が開発の対象とされてい
るが、特に半絶縁性の化合物半導体を基板に用いること
によって対地容量を小さくすることができる利点を活用
して、ショットキーバリア形ＦＥＴまたは接合ゲート形
ＦＥＴが主力となっている。

（Ｃ）従来技術と問題点 ’ｒｉ１：界効果トランジスタ（Ｆ’Ｂ’ｌ’）におい
ては、ゲート長を短縮することによって高速化、低消費
重力化を進め、かつ、製造プロセスの合理化のために、
ゲート′電極をマスクの一部としてソース及びドレイン
領域形成のための不純物のイオン注入を行なうセルファ
ライン（Ｓｅｔｆ　ａｔＩｆｎ）法の効果が極めて太き
い。

ショットキーバリア形ＧａＡｓＦ″Ｅ′ｒをセルファラ
イン法によって製造する従来の方法を第１図（ａ）乃至
（ｅ）に示す断面図を参照して説明する。

まず、第１図（ａ）に示す如く、半絶縁性（Ｊ　ａＡ　
ｓ基板１に、開口部を有する窒化アルミニウム（ＡｚＮ
）もしくは二酸化シリコン（Ｓｉｎｓ）等によるマスク
２を設けて、能動領域３′に配設する領域に開口部を通
してシリコン（Ｓｉ）等のイオン注入を行なう。

次いで、第１図（ｂ）に示す如く、マスク２を除去し、
ｋｔＮもしくは５ｉＯａ等による保護膜４を設けて、温
度８５０Ｃ℃）時間２０分間程度の熱処理を施すことに
よって、注入された不純物を充分に活性化させて、能動
領域３を形成する。

次いで、第１図（Ｃ）に示す如く保護膜４の一部を除去
して能動領域３上に高融点金属例えばチタンタングステ
ンシリサイドＴ　ｉ　ＷＳ　ｉ等によって、ゲート電極
５を配設する。

しかる後にゲート電極５及び残置された保護膜４をマス
クとして、ソース及びドレイン６とする領域にＳｉ等の
イオン注入を行なう。

しかる後に第１図（ｄ）に示す如く、ＡｔＮもしくは８
１０２等による保護膜７合設けた後、ゲート電極５とＧ
ａＡｓ半導体基板１との界面における金属学的な反応、
ストレス等を避けるために比較的低温の温度７５０［℃
）程度において時間２０分間程度の熱処理を行なう。

次いで第１図（ｅ）に示す如く、保護膜７を除去し、例
えば金、・ゲルマニウム（ＡｕＧｅ）合金／金（Ａｌｌ
）等を蒸着し、パターニング後熱処理によってＧ　ａ　
Ａ　ｓ半導体と前記ＡｕＧｅ等との合金を形成して、オ
ーミック接触するソース及びドレイン電極８とする。

以上説明した如く、従来のセルファライン法による製造
方法においては、ソース及びドレイン６形成のための不
純物イオン注入後の活性化熱処理温度が前述の理由によ
り７５０［、）程度と低く押金には行なわれず、第２図
の図表に示す如く、キャリアｒｉｌｉｌ［の最高値は〜
５ＸｌＯ”［Ｃｍ−３）程度に止−まり、かり、ＧａＡ
ｓ基板の表面近傍においてキャリア濃度が著しく低下す
る。

この結果、ソース及びドレイン電極８とソース及びドレ
イン６との接触抵抗が高く、例えば相互コンダクタンス
ｆｍが小さいなど、ＧａＡｓＦｇＴの特性が阻害されて
いる。

（ｄ）　　発明の目的 本発明は、化合物半導体を用いた寛界効釆トランジスタ
（ＦＥＴ）について、ソース及びドレインをゲート電極
に対してセルファラインして形成する利点を損うことな
く、ソース及びドレインのキャリア濃度を高くすること
によって、ソース及びドレイン電極の接触抵抗を低減し
、能動領域とソース及びドレイン間の抵抗を小さくする
製造方法を提供することを目的とする。

（ｅ）　　発明の構成 本発明の前記目的は、化合物半導体基体に第一導電型を
有する第１の領域と、該第１の領域に接し且つ該第１の
領域よりも高い不純物濃度を有して相互に離隔された・
ち−導′亀型を有する第２及び第３の領域とを形成し、
次いで前記各領域中の不純物を活性化するに十分な加熱
処理を行い、次いで前記＠１の領域上にゲート６極を形
成し、次いで前記ゲート電極をマスクとしてゲート電極
と前記第２及び第３の領域との間に不純物を導入して第
一導電型を有する第４及び第５の領域を形成し、しかる
後、前記第２及び第３の領域」二に抵抗性接触電極を形
成する製造方法によって達成される。

（ｆ）　　発明の実施例 以下本発明を実施例により、図面を参照して具体的に説
明する。

第３図（ａ）乃至（ｆ）は本発明の実施例を示す断面図
である１、第３図（ａ）に示す如く、半絶縁性ＧａＡｓ
基板１１上に選択的に開口部が形成されたＡｔＮもしく
はＳ　ｉＯｉ＋等によるマスク１２を設けて、該開口部
を通して例えばＳｉを２５０（Ｋｅｙ）において、ドー
ズ量５　Ｘ　ｌ　Ｏ”　（ｃｍ””）程度にイオン注入
する。

このイオン注入を行う領域１３は、後に説明する如く高
いキャリア濃度をもって、ソース及びドレインの一部と
なる。

更に第３図（ｂ）に示す如く、マスク１２の一部を除去
したマスク１２′を用いて、同様に例えばＳｉを１４５
　〔ＫｅＶ）においてドーズｉｉ　２．４　Ｘ　１０１
′ｌ（ｃｍ””）程度にイオン注入する。このイオン注
入はゲート能動領域１４を形成するために行なうが、先
にイオン注入を行った領域１３にもイオン注入が行なわ
れても支障はない。

また前記２回のイオン注入の順序はいずれが先でもよい
。

次いで、第３図（ｃ）に示す如く、マスク１２′を除去
し、ＡｔＮもしくは５ｉｎ２等による保瞳膜１５を設け
て、温度８５０〔℃〕時間２０分間程度の熱処理を施す
ことによって、先に注入された不純物を充分に活性化さ
せる。尚このとき、ゲートを極が形成されていないので
、領域１３を高温熱処理により充分活性化できる。

次いで第３図（ｄ）に示す如く、保護膜１５の一部を除
去してゲート能動領域１４上の一部中央に高融点金属例
えばＴｉＷＳｉ等によって、ゲート電極１６を配設する
。しかる後にゲート電極１６及び残置された保護膜１５
をマスクとして、例えばＳｉを２００（ＫｅＶ）におい
て、ドーズ量２．５Ｘ１０”（ｃｍ−”）程度にイオン
注入する。このイオン注入を行う領域１７は先にイオン
注入及び活性化を行なった領域１３と一体化されて、ソ
ース及びドレイン領域を形成するものであって、この領
域１７のゲート側の端はゲート電極１６にセルファライ
ンされ、反対側の端は領域１３に隣接している。

次いで第３図（ｅ）に示す如く、ｋｔＮもしくはＳ　ｉ
ｏａ等による保護膜１８を設けて、先に説明した理由（
ゲート電極１６が形成されている為）によって温度７５
０〔℃］稈度において時間２０分間程度の熱処理を施し
て領域１７に注入された不純物を活性化させる。

その後、第３図（ｆ）に示す如く、ソース及びドレイン
電極１９を領域１３に、従来技術と同様に設けることに
よって、ショットキーバリア形ＦＨＴが形成される。

以上説明した実施例において、ソース及びドレイン電極
１９を設けた領域１３のＳｉドーズ量は前記従来技術の
場合と同じであるが、活性化熱処理温１８Ｘが８５０〔
℃〕程度に＾められているために活性化が充分に進行し
て、キャリア濃度は・■４図に示す如く、１−２　Ｘ　
Ｉ　０１８（ｃｍ−３）に達し、特に基板の表面近傍に
おける濃度低下が、表面のごく近傍に僅かに見られるの
みである。

本実施例と同一条件によって製作した接触抵抗率測定試
料について得られた接触抵抗率は２　Ｘ　１０−’〔Ω
−ｃｍ２〕程度であり、また、先に述べた従来技術例と
同一条件による試料はＩ　Ｘ　１０−’乃至２ｘｌ（Ｊ
”’〔Ω−ｃ、、ｌ）程度であって、本発明の製造方法
によって接触抵抗率がほぼ１／１０に低減されているこ
とが明らかにされた。

更に、保護膜１５とゲート電極１６とをマスクとして領
域１７を形成することにより、能動領域とソース或いは
ドレイン領域の長さを短くでき、抵抗を小さくできると
いう利点がある。

以上説明した実施例はショットキーバリア形ＧａＡｓＦ
ＥＴであるが、本発明はＧ　ａ　Ａ　ｓ半導体に限られ
るものではなく、例えばインジウム・ｔ４（ＩｎＰ）。

インジウム・アンチモニー（ＩｎＳｂ）等の二元化合物
半導体、もしくはインジウム・ガリウム・砒素（ＩｎＧ
ａＡｓ　）等の三元以上の化合物半導体についても、Ｆ
ＥＴのみを集積して、或いは受光素子、発光素子等と複
合集積化してＦＢ’ｒを形成する場合に、オーミック接
触′電極のための高キャリア濃開の表面層の形成とゲー
ト領域の形成とを分離して、それぞれの最適条件におい
て実施することを可能にするものである。

また本発明はショットキーバリア形ＰＥＴのみならず絶
縁ゲート形ＦＩＴについても同様に実施することができ
る。

（ｇ）　　発明の効果 本発明によれば、以上説明した如く、化合物半導体を用
いた電界効果トランジスタについて、オーミ、り接触電
極のための高キャリア濃度の表面層と、ゲート領域とが
独立して形成されることにより、ゲート電極にセルファ
ラインして形成され１．− るゲート領域については従来の利点全損なうことなく、
且つ接触抵抗率が大幅に低減されて、例えば＋１１斤コ
ンダクタンス２ｍの増大、消費電力の低減などその特性
を向上することができる。

【図面の簡単な説明】

ｌ８ｊ１！、！、Ｉ（ａ）乃至（ｅ）は従来技術の実施
例を示す断面図、第２図は前Ｍｅ例におけるキャリア濃
１（分布の例を示す図表、第３図（ａ）乃至（ｆ）は本
発明の実施例を示す１折面図、第４図は本実施例におけ
るキャリア濃度分布の例を示す図表である。 図において、■は半絶縁性（Ｊ　ａ　Ａ　ｓ基板、３は
能動領域、５はゲート電極、６ｉｊ：ソース及びドレイ
ン、８はソース及びドレイン電極、Ｊｌは半絶縁性Ｇ　
ａ　Ａ　ｓ基板、１３は高キヤリア４度領域、１４はゲ
ート領域、１６はゲート電極、］７はゲートｉに極にセ
ルファラインして不純物が導入される高キヤリア濃度領
域、１９はソース及びドレイン電極を示す。 祐　１　図 １１１１１ 第　１　図 第２　図 ０　　０、Ｊ　　　Ｏ，２０，３０４０５表面／Ｉ５圀
距島庄　Ｃ１７乳） ％３　図 Ｉｌｌ　　　　１１１ １１１１１１１１ 第　３　図 １ρ 第４　ｍ 染面力らのｆｆＥ馳　　〔Ｐ帛］ ４０５

Claims (1)

【特許請求の範囲】
1. 化合物半導体基体に第一導電型を有する第１の領域と、
   該第ｌの領域に接し且つ該第１の領域よりも高い不純物
   濃度を有して相互に離隔された第一導電型を有するｆ１
   ２及び第３の領域とを形成し、次いで前記各領域中の不
   純物を活性化するに十分な加熱処理を行い、次いで前記
   第１の領域上にゲート電極を形成し、次いで前記ゲート
   電極をマスクとしてゲート電極と前記第２及び第３の領
   域との間に不純物を導入して第一導電型を有する第４及
   び第５の領域を形成し、しかる後、前記第２及び第３の
   領域上に抵抗性接触電離を形成することを特徴とする半
   導体装置の製造方法。