JPS5972774A - ガリウム・ヒ素電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、高速動作に適し、かつ集積密度を大きくす
ることができるガリウム・ヒ素電界効果トランジスタの
構造に関するものである。

〔従来技術〕

従来、ガリウム・ヒ素電界効果トランジスタＣ以後、Ｇ
ａＡｓＦＥＴと称す）の構造として、第１図及び第２図
に示すものがあった。これらは、いずれもＧａＡｓＦＫ
Ｔ　のソース・ドレインｆｊ［及び動作層をイオン注入
プロセスによって形成したものである。両図において、
］ｌ）は半絶縁性のＧａＡｓ基板、（２１はゲート電極
、（３）はイオン注入によって形成された動作層、（４
）はイオン注入によって形成されたソース領域、（５）
はイオン注入によって形成されたドレイン領域、（６）
はソース電極、（７）はドレイン電極である。更に両図
において、（ａ）はアニール前の状ｆｆｉ？示し、アニ
ールすることによって、不純物注入頭載は点線で示した
領域にまで拡がり、（ｂ）に示した構造をとる。

ここで、第１図はソース＠域（４）及びドレイン頭Ｍ　
＋ｂ＋　ｑマスク合わせによって位置決した場合であり
、第２図はソース領域１４）及びドレイン領域（５）ヲ
ゲート電極（２）に対するセルファライン法によって形
成した場合である。

次に、第１図及び第２図に示した従来構造について詳し
く説明する。

第１図は、ソース領域］４１及びドレイン領域（５）全
マスク合わせによって位置決めした場合である。この構
造においては、最初に半絶縁性のＧａＡｓ基板１１）上
に、マスクを用いて動作層（３）を位置決めし、イオン
注入法により１０　〜１０／７程度の不純物金打ち込み
動作層（３１を形成する。続いて、マスク分用いて動作
層（３）上にゲート電極１２）を形成する。史に、マス
クを用いてソース領域１４）及びドレイン領域１５）全
位置決めし、イオン注入法によって１０　〜１０　Ａｔ
／ｒ程度の不純物を打ち込みソース領域１４１及びドレ
イン領域（６）を形成する。ソース領域（４１及びドレ
イン領域（５）の形成後、イオン注入した不純物を活性
化するために、高温アニールを行なう。アニールを行な
うことにより、イオン注入＠域＋３１　、１４１　、　
＋５１に注入された不純物は熱拡散し、不純物＠域はオ
ｌ　−ｔａ、を図に点線で示した狽域にまで拡がる。

こうして、ソース唄Ｖ（４１及びドレイン領域（５）を
形成した後、ソース電極（６１及びドレイン電極（７）
をマスク合わせにより、ソースｌ１Ｊｉｉ４１７ｉびド
レイン領域（５）上に形成し、Ｆ’ＥＴ’５形成゛する
。

Ｃ第１−ｉｂ１図） １伏に、第２図のセルファライン構造について説明する
。

第２図は、ソース領域ｆｉｌ及びドレイン領域（６）を
ゲート電極（２）に対するセルファライン法によって形
成した場合である。

この構造においては、最初に半絶Ｍ性のＧａＡｓ基板１
１）上にマスクを用いて動作層（３）を位置決めし、イ
オン注入法によシ１０１５〜１０１ンー程度の不純物ケ
打ち込み動作層１３１　’ａ−形戚する。続いて、マス
クを用いて動作層（３１上にゲート電極（２）を形成す
る。次にこのゲート電極（２１をマスクとしてイオン注
入ケ行ない、１０１６〜１０１”ｌｃｒ＆程度の不純物
を打ち込んでソース＠　ｊＪＥ　＋４１及びドレイン領
域（５）を形成する。その後、アニールによって注入さ
れた不純物全活性化する。このとき、イオン注入された
不純物は熱拡散し、第２−　ｔａ、１図に点線で示した
領域にまで拡がる。

こうしてソース領域（４）及びドレイン領域（５）を形
成した後、ソース電極（６）及びドレイン電極（７）を
マスク合わせにより、ソース領域１４１及びドレイン領
域（６）上に形成し、ＦＥｉＴを形成する。

Ｃ第２−１ｂ１図） ＧａＡｓ　ＰＥＴ　ｌｄ電子移動度が８１に比べて約５
倍大きいこと、及び基板として半絶縁性の基板を用いて
いるために、基板に対する寄生容量が碌めて小さいため
に、高速なスイッチング動作が可能である。しかし、従
来構造のＦＫＴ　においては、ソース・ゲート間及びド
レイン・ゲート間の表面抵抗及び寄生容量が存在するた
めに、高速動作が阻害されるという欠点があった。

すなわち、第１図に示した構造においては、ソース領域
１４１及びドレイン領域（５）がゲート電極（２）Ｋ対
してマスク合わせによって形成されているために、ゲー
ト電極１２）とソース＠域（４１及びドレイン［Ｖｃ＋
５１の間に間隔がおいてしまう。この間隔はマスク合わ
せずれにより、更に広くなってしまう。第１図の構造に
おいては、ゲート電極（２）とソース電極１４）及びド
レイン電極（［１）の間には、極めて薄い動作層（３）
シか存在していない。

ＧａＡｓにおいては、表面に様々な準位が存在している
ために、電圧を印加しない状態でも、基板内部へ向かっ
て表面空乏層が広がり、薄い動作層（３］内にまで広が
るために、ゲート電極（２）と′ソース電極１４）間、
及びゲート電極（２）とドレイン電極間（５）間の表面
抵抗が高くなり、ＦＫＴの高速動作を阻害する。特にこ
の表面抵抗の影響はノーマリオフ型のＦＩＴにおいて顕
著になる。

次に、オ・２図の構造においては、ソース領域］４）及
びドレイン領域（５）がゲート電極（２）に対してセル
ファラインで形成されているために、ゲート−極（２）
とソース領域（４）及びドレイン領域（５）は隣接して
いる。この状態でアニールを行なうことにより、イオン
注入された不純物は熱拡散し、高濃度の不純物がゲート
電極（２）の直下にまで拡がり、ゲート・ソース間及び
ゲート・ドレイン間の寄生容量が大きくなって、ＦＫＴ
の高速動作を阻害する。

〔発明の概要〕

この発明は上記のような従来の構造のＧａＡθＦＦｔＴ
の欠点を除去するためになされたもので、ゲート礪極直
下の動作層とソース領域及びドレイン＠域の間に、動作
層より高濃度であるが、ソース領域及びドレイン領域よ
りは低濃度である領域を、動作層よりは深いが、ソース
領域及びドレイン領域よりｌ／′ｉ浅く形成することに
より、従来構造のＦＫＴの欠点である、ゲート・ソース
間、及びゲート・ドレイン間の表面抵抗を小さくシ、か
つ、ゲート−ソース間、及びゲート・ドレイン間の寄生
容量も小さくして、高速動作を可能にできるＦＥＴ構造
を４１２供することを目的としている。

〔発明の実施例〕

以下、この発明の一実施例を第３図を用いて説明する。

牙８図において＋１１は半絶縁性のＧａＡｓ基板、（２
）けゲート電極、（３１はイオン注入によって形成され
た動作層、（４１はイオン注入によって形成されたソー
ス領域、（５）はイオン注入ニよって形成されたドレイ
ン領域、（６）はソース電極、（７）はドレイン電極で
ある。また、（８）はイオン注。

によってゲート・ソース間、及びゲート・ドレイン間に
形成されたイオン注入領域で、その濃度は動作層（３）
よりは高いがソース＠域（４）及びドレイン領域（５）
よりは低く、その深さは動作層１３）よりは深いがソー
ス領域（４）及びＦレイン領［＋５１よりは浅い。

次に、この発明による構造を有するＦＦ１Ｔの製造方法
の一例を牙４図〜オフ図を用いて説明する。

第４−１ａ１図において半絶縁性ＧａＡｓ基板＋１１上
に８１０．或いは８１Ｎなどの絶Ｒ嘆（９）を全面にデ
ポし、動作層を形成する領域のみをマスクを用いてエツ
チングし、不純物を１０１５〜１θ１７〉９程度の濃度
でイオン注入する。

絶縁膜（９）はイオン注入に対するマスクとなり、絶縁
膜（９）がエツチングで除去された＠域にのみ不純物が
イオン注入され、動作層（３）が形成される。（第４−
　（ｂ１図］ 次に、第５−＋４１図において、ゲート金属を全面蒸着
し、ポジレジストを塗付し、ゲートマスクを用いて露光
する。露光後、レジストをエツチングし、更にゲート金
属をエツチングして、ゲート電極（２１を形成する。こ
のとき、ゲート金属のみに対する選択エツチングを行な
うことにより、ゲート電＆　（２１＞レジストパターン
［０１よりも細くしておく。ゲート電極（２１の食い込
み量は選択エツチングによって制御できる。

続いて、レジストパターン＋１０１及び絶縁膜（９）全
マスクにして、ソース領域領域及びドレイン領域を形成
するためのイオン注入を行なう。このときの不純物濃度
は１０　−１０７４程度である。

こうして、ソース＠域（４）及びドレイン＠　ｊｉ　ｉ
５１が形成される。Ｃ第５−（ｂ１図１ 次に第６図ｉａ１図において、レジス）？プラズマエッ
チによって除去した後、ゲート電極（２１及び絶縁膜（
９）をマスクとして　１０１６〜ｌｏ１’Ｆ、−程度の
不純物をイオン注入によって打ち込む。

このとき、ゲート電極（２１自身をマスクとしているの
で、このイオン注入領域（８）はゲート電極（２１と完
全に自己整合される。（第６図Ｊｂ１図１次に、オアー
（４１図において、絶縁膜（９）ヲエッチングによって
除去した後、注入された不純物を活性化するために、高
温アニールを行なう。□アニールを行なうことによって
、不純物は熱拡散し、図中点線で示した＠域に捷で広が
る。続いてソース電極（６）及びドレイン電極（７）を
エツチング又はリフトオフによって形成し、ＦＫＴを完
成させる。

このようにして形成されたＦＩＴにおいては、ゲート電
極（２１とソース電極（６１及びドレイン電極（７）の
間に１助作層（３）より深いイオン注入領域（８）が存
在しているために、表面空乏層の影響は小さくなり、長
面抵抗を小さくすることができる。

捷た、このイオン注入領域（８）の濃度はソ、−ス饋域
１４）及びドレイン領域（６）の濃度よシも低いので、
アニールによってゲート電極（２）の下に’？で拡散し
ても、ゲート・ソース間及びゲート・ドレイン間の寄生
容量に及はす影響を小さくすることができる。

なお、上記実施例では、イオン注入領域（８）の形成は
ゲート電極（２１と絶縁膜（９）全タスクとして行なわ
れるが、この明域（８）の形成はゲート電極（２）に続
いてソース電極（６）及びドレイン電極（７）を形成し
、これら３つの電極全マスクとしてイオン注入を行ない
、その後にアニールすることによっても形成される。

〔発明の効果〕

以上のように、この発明によれば、ＧａＡｓ　ＦＥＴで
問題となるゲート・ソース間及びゲート・ドレイン間の
表面抵抗及び寄生容量を小さくすることができるので、
高速のスイッチング動作が可能となる。

また、この発明によれば、ゲート電極とソース電極及び
ドレイン電極間の距Ｍ、を小さくすることができるので
、回路の集積化に有利である。

史に、この発明は実施例に示したごとく、マスク枚数の
増加を必要としないので、プロセス上からも有利である
。

【図面の簡単な説明】

第１図および第２図は従来のＧａＡｓ　ＦＩＴの構造を
示す断面図、第３図はこの発明によるＧａＡｓＦＥＴの
構造を示すｉ断面図、第４図〜オフ図はこの発１囮によ
るＧａＡｓ　ＦＩＴの製造方法を示す断面図である。 ＋１１−−一半絶縁性ＧａＡ３基板、＋２１−−−ゲー
ト電極、ｊ３１−−一動作層、＋４１−−−ソース＠域
、＋１１１−−−ドレイン領域、（８）　−−−イオン
領域。 なお、図中、同一符号は同一、又Ｉ″ｉ、刑当部分を示
す。 代理人　　葛　野　　信　− 第１図 第２図 第３図 第４図 第５図 第６図 第７図 手続補正書（自発） ■、事件の表示　　　　特願昭５７−１８５０１８号２
、発明の名称　　ガリウム・ヒ素電界効果トランジスタ
３、補正をする者 事件との関係　　　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称（６０１）　　　三菱電機株式会社代表者片山仁
八部 ４、代理人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書をつぎのとおり訂正する。 （２） （２）明細書中筒７頁第１７行に１阻害する。」とある
のを「阻害し、またソース・ドレイン間の耐圧を低下さ
せる。」と訂正する。 （３）同第８８頁第１０行に「可能にできるＦＥＴ構造
」とあるのを「可能にでき、またソース・ドレイン間の
耐圧を低下させることが少ないＦＥＴ構造」と訂正する
。 （４）同第１１頁第１８行に「できる。」とあるのを「
でき、更にソース・ドレイン間の耐圧を低下させること
が少ない。」と訂正する。 （５）同第１２頁第１１行に「能となる。」とある次に
、「またこの発明によれば、ソース・ドレイン間を近付
けたときに生じる耐圧の低下を小さくすることができる
。」を追加する。 以上 （３）

Claims (1)

1. 【特許請求の範囲】 １１１　　ガリウム・ヒ素の半絶縁性基板上に形成さ下
   の第２の不純物領域の間に、第３の不純物領域を有する
   ことを特徴とするガリウム・ヒ素電界効果トランジスタ
   。 （２）第３の不純物領域が全てイオン注入によって形成
   されたことを特徴とする特許請求の範囲オ１項記載のガ
   リウム・ヒ紫電界効果トランジスタ。 （３）　　第３の不純物領域の不純物濃度が、オｌの不
   純物領域の不純物濃度より高く、第２の不純物領域の不
   純物濃度よシ低く、また、オ８の不純物領域の深さが、
   オｌの不純物領域よりは深く、第２の不純物領域よりは
   浅いことを特徴とする特許請求の範囲オ１項記載のガリ
   ウム・ヒ素電界効果トランジスタ。 （４）第２の不純物領域がゲート電極形成時のレジスト
   パターン全マスクとしてイオン注入され、不３の不純物
   領域がゲート電極をマスクとしてイオン注入されること
   を特徴とする特許請求の範囲オ１項記載のガリウム・ヒ
   素電界効果トランジスタ。 （５）オ８の不純物領域がゲート電極にセルファライン
   されていることを特徴とする特許請求の範囲オ１項記載
   のガリウム・ヒ素電界効果トランジスタ。