JPH0467338B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は半導体集積回路装置、特にヘテロ接合
型電界効果トランジスタを含む集積回路装置の特
性及び信頼性を向上しかつ工程数を削減する製造
方法に関する。

(b) 技術の背景 情報処理装置等の能力の一層の向上のために、
これに使用される半導体装置の高速化、低消費電
力化及び高集積大容量化が強く要求されている。

現在主として用いられているシリコン（Si）半
導体装置は、キヤリアの移動度などのSiの物性に
よつて高速化が制約されるために、キヤリアの移
動度がSiより遥に大きいガリウム・砒素
（GaAs）などの化合物半導体を用いて高速化、
低消費電力化を実現する努力が重ねられている。

GaAs等の化合物半導体を用いたトランジスタ
としてはこれらの化合物半導体における少数キヤ
リアの寿命が短いことなどの理由によつて電界効
果トランジスタ、特にシヨツトキバリア形電界効
果トランジスタもしくは接合ゲート形電界効果ト
ランジスタが主体とされている。

更に化合物半導体のもつ今一つの利点であるヘ
テロ接合を形成して、不純物が添加される領域と
キヤリアが移動する領域とを空間的に分離し、キ
ヤリアの移動度を特に低温においてSiの数10倍に
も増大するヘテロ接合型電界効果トランジスタが
開発されて、これによつて集積回路装置を構成す
る努力が重ねられている。

(c) 従来技術と問題点 電界効果トランジスタ（以下FETと略称する）
による相補型回路を形成するためには、同一基板
上にエンハンスメント（Enhancement）形FET
とデイプリーシヨン（Depetion）形FETを形
成することが必要とされる。既に知られているヘ
テロ接合型FETによる集積回路装置の第１の例
を第１図ａに示す断面図を参照して説明する。図
に示す如く、半絶縁性GaAs基板１上にノンドー
プGaAs層２とｎ型アルミニウム・ガリウム・砒
素（ＡGaAs）層３及びｎ型GaAs層４が順次
形成されて、ＡGaAs層３はGaAs層２及び４
とヘテロ接合を形成している。

図において領域Ｅにエンハンスメント形FET、
領域Ｄにデイプリーシヨン形FETが形成されて
おり、６及び６′はゲート電極、７及び７′はソー
ス電極、８及び８′はドレイン電極であり、また
９は素子分離領域を示す。

このような構造のFETにおいて、ｎ型Ａ
GaAs層３は電子供給層と呼ばれ、この層３から
ノンドープGaAs層２へヘテロ接合を介して遷移
される電子によつて生成される電子蓄積層（二次
元電子ガス）５の電子濃度を、ゲート電極６もし
くは６′に印加される電圧によつて制御すること
によつて、ソース電極７もしくは７′とドレイン
電極８もしくは８′との間のインピーダンスが制
御されてトランジスタが構成される。

このような構造を有するFETにおいて、エン
ハンスメントモードを構成するために、ゲート電
極６形成後においてソース電極７とドレイン電極
８との間のソースードレイン電流Idsが零（０）
となる様に、ゲート電極６の形成に先立つてｎ型
GaAs層４を制御性良くエツチングすることが必
要である。このｎ型GaAs層４のエツチングは例
えば弗化水素（HF）系エツチング液を用いるウ
エツトエツチング、或いは二塩化二弗化炭素
（CC₂F₂）系ガスを用いるドライエツチングに
よつて行なわれる。またゲート電極６は例えばチ
タン（Ti）／白金（Pt）／金（Au）を被着して
リフトオフ法によつてパターニングすることによ
つて形成されるが、このエンハンスメント形
FETのゲート電極６とデイプリーシヨン形FET
のゲート電極６′とはそれぞれ独立した別工程で
形成しなければならず、構造が複雑化し、工程数
が増加している。

またヘテロ接合型FETにより相補型回路を構
成した集積回路装置の第２の例の断面図を第１図
ｂに示す。ただし、第１図ａと同一符号により同
一対象部分を示し、１０はデイプリーシヨン形
FETのチヤネル領域を形成するドナー不純物が
導入されたｎ型領域、１１は配線である。

本従来例においては、ｎ型GaAs層４を選択的
に除去しｎ型ＡGaAs層３に接してゲート電極
６及び６′が同一工程で形成されている。しかし
ながら本従来例においては、デイプリーシヨン形
FET素子の動作は、ゲート電極６′に負電圧を印
加してチヤネル領域の深さを変化させることによ
り電流を変化させるものであつて、絶縁ゲート型
FETに近い動作であり、本従来例の如くインバ
ータの負荷としては許容される場合もあるが、ヘ
テロ接合に接して形成される電子蓄積層５の効果
が全く失なわれている。

更に以上説明した第１及び第２の従来例におい
ては、半導体基体とオーミツク接触をなすソース
電極７及び７′、ドレイン電極８及び８′より
GaAs層２の電子蓄積層５もしくはチヤネル領域
１０に到る導電路はゲルマニウム（Ge）等と
Ga，Asとの合金化によつて形成されているが、
ヘテロ接合型FETの高速化、低消費電力化のた
めには、オーミツク接触抵抗及び導電路の抵抗率
がより低減されることが望ましい。ヘテロ接合型
FETによる高速度、低消費電力の集積回路装置
の実用化のためには、以上説明した問題点を総合
的に解決する製造方法が必要である。

(d) 発明の目的 本発明は、エンハンスメントモード及びデイプ
リーシヨンモードのヘテロ接合型FETを含む高
速度、低消費電力の集積回路装置を容易に実現す
る製造方法を提供することを目的とする。

(e) 発明の構成 本発明の前記目的は、半絶縁性半導体基板上に
素子分離領域により分離されて形成されるエンハ
ンスモード及びデイプリーシヨンモードのシヨツ
トキゲートを有するヘテロ接合型電界効果トラン
ジスタを含む半導体集積回路装置の製造方法にお
いて、該半絶縁性半導体基板上に、第１の半導体
層と、該第１の半導体層に接してヘテロ接合を構
成し、かつ該第１の半導体より電子親和力が小な
るｎ型の第２の半導体層と、該第２の半導体層に
接して該第２の半導体より大でかつ前記第１の半
導体以下の電子親和力を有するｎ型の第３の半導
体層とを順次成長せしめて、前記第１の半導体層
の前記ヘテロ接合近傍に電子蓄積層を有する半導
体基板を形成し、次いで前記半導体基体上に、前
記デプリーシヨンモードトランジスタのゲート電
極が配設されるべき領域を被覆し、前記両モード
のトランジスタのソース領域及びドレイン領域が
形成されるべき領域上は被覆せず開口している保
護膜を形成する工程と、次いで前記デプリーシヨ
ンモードトランジスタのチヤネル領域が形成され
るべき領域に選択的に前記保護膜を透過して前記
電子蓄積層に到達する深さにドナー不純物を注入
すると同時に、前記保護膜の開口を通して前記ソ
ース及びドレイン領域が形成されるべき領域に選
択的に前記不純物を注入して前記チヤネル領域並
びに前記ソース領域及びドレイン領域を形成する
イオン注入工程と、選択的に不純物を導入してエ
ンハンスモードのトランジスタとデプリーシヨン
モードトランジスタとの間を分離する高抵抗の素
子分離帯を形成する工程と、前記ソース領域及び
ドレイン領域とそれぞれオーミツク接触するソー
ス電極及びドレイン電極を前記第３の半導体層上
に配設する工程と、次いで、前記エンハンスメン
トモードトランジスタのソース領域とドレイン領
域の間の前記第３の半導体層上にゲート電極及び
前記チヤネル領域上に前記デプリーシヨンモード
トランジスタのゲート電極を形成する工程とを有
する半導体集積回路装置の製造方法により達成さ
れる。

(f) 発明の実施例 以下本発明を実施例により図面を参照して具体
的に説明する。

第２図ａ乃至ｆは本発明の実施例の主要工程に
おける断面を示す。

第２図参照 半絶縁性GaAs基板１１上に、分子線結晶成長
法（MoecuarBeam）Epitaxy）もしくは有
機金属化学気相成長法（Meta Organic
Chemica Vapor Deposition）等により、厚
さ約１〔μm〕程度のノンドープGaAs層１２、厚
さ約40〔nm〕程度、不純物濃度１×10¹³〔cm^-3〕
程度のｎ型ＡGaAs層１３及び厚さ約30〔nm〕
程度、不純物濃度１×10¹³〔cm^-3〕程度のｎ型
GaAs層１４を順次エピタキシヤル成長させる。

前記ｎ型ＡGaAs層１３は電子供給層とな
り、この層１３からノンドープGaAs層１２へ電
子が遷移して、このGaAs層１２内の両層間のヘ
テロ接合近傍に電子蓄積層１５が形成される。

前記ｎ型GaAs層１４を被覆する保護膜１６
を、ｎ型GaAs層１４と熱膨張係数がほぼ等しい
材料、例えば窒化アルミニウム（ＡＮ）を用い
て形成し、ゲート電極を配設する領域及びその近
傍と素子分離を施す領域を残して選択的に除去す
る。

第２図ｂ参照 半導体基体とオーミツク接触をなすソース電極
ドレイン電極を配設する領域及びデイプリーシヨ
ンモードのゲート電極を配設する領域に高濃度の
ドナー不純物を注入する。ただし、オーミツク接
触電極が配設する領域については前記保護膜１６
が除去されているが、デイプリーシヨンモードの
ゲート電極を配設する領域には前記保護膜１６が
残置されており、ドナー不純物の注入は保護膜１
６を介して行なわれる。

また、各半導体層及びヘテロ接合を完全に保護
するために、この選択的イオン注入のマスク１７
は、本実施例においては厚さ約１〔μm〕のフオト
レジスト（例えばAZ1350J）、厚さ約20〔nm〕の
チタン（Ti）及び厚さ約0.5〔μm〕の金（Au）を
積層した構造としている。

本実施例においては、ドナー不純物としてシリ
コン（Si）を用い例えばエネルギー150〔KeV〕
程度としてドーズ量約６×10¹³〔cm^-2〕程度の注
入を実施している。１８及び１９はSiイオンが注
入された領域を示す。

第２図ｃ参照 前記イオン注入マスク１７をフオトレジストの
剥離によつて除去し、例えば二酸化シリコン
（SiO₂）からなる厚さ0.1〔μm〕程度の第２の保護
膜２０を設けた後に、例えば温度700〔℃〕、時間
20分間程度の加熱処理を施して前記注入イオンを
活性化する。オーミツク接触電極領域に形成され
るｎ型領域２１（ソース領域及びドレイン領域）
の不純物濃度はGaAs層１２のヘテロ接合近傍の
位置において３×10¹³〔cm^-3〕程度、デイプリー
シヨンモードのゲート電極領域に形成されるｎ型
チヤネル領域２２の不純物濃度は保護１６の効果
によつて３×10¹⁷〔cm^-3〕となる。

第２図ｄ参照 素子分離領域２３を酸素（O₂）イオン注入に
よつて形成する。このイオン注入のマスク２４も
前記不純物イオン注入のマスク１７と同様の積層
構成とし、O⁺イオン注入領域については第２の
保護膜２０も除去し、例えばエネルギー150
〔KeV〕程度、ドーズ量１×10¹³〔cm^-2〕程度に
O⁺イオンを注入することによつてキヤリアトラ
ツプが形成される。

第２図ｅ参照 前記ｎ型領域２１にオーミツク接触するソース
電極２５及び２６ドレイン電極２７及び２８を配
設する。すなわち前記マスク２４を剥離除去しリ
ソグラフイ法を用い、第２の保護膜２０及び保護
膜１６に所要の開口を設けて、例えば金・ゲルマ
ニウム（AuGe）及び金（Au）を被着させた後
にリフトオフ法によつてパターニングし、次いで
例えば温度450〔℃〕、時間３分間程度不活性ガス
不雰囲気中で加熱処理を施すことによつて、Ge
と化合物半導体とを合金化してソース電極２５及
び２６、ドレイソ電極２７及び２８を形成する。

第２図ｆ参照 次いでゲート電極２９及び３０を設ける領域の
第２の保護膜２０、保護膜１６及びｎ型GaAs層
１４を、リソグラフイ法を用いて順次エツチング
除去する。このエツチングは、エンハンスメント
モードのゲート電極２９形成後に、ソース電極２
５とドレイン電極２７との間に通ずるソースード
レイン電流I_DSが零（０）となる様に、ゲート電
極形成部のｎ型GaAs層１４の厚さを減少させる
ものであり、ソースードレイン電流のモニター値
が所定の値に到達した時に終止させる。従つてこ
のエツチングはｎ型GaAs層１４内に止まること
もありまたｎ型ＡGaAs層１３に達することも
ある。

次いで例えばチタン（Ti）を厚さ20〔nm〕、白
金（Pt）を厚さ50〔nm〕、金（Au）を厚さ300
〔nm〕程度に順次被着してリフトオフ法によつて
パターニングすることによつて、ゲート電極２９
及び３０が形成される。

以上説明した製造方法によつて、ゲート電極２
９を含むエンハンスメント形FETと、ゲート電
極３０及びｎ型チヤネル領域２２を含むデイプリ
ーシヨン形FETとよりなり、各素子間に素子分
離領域２３を備えたヘテロ接合型FET集積回路
装置が形成される。

本発明の製造方法によつて形成されるデイプリ
ーシヨン形FETはｎ型チヤネル領域２２はゲー
ト電極３０の直下に限定して形成され、ソース電
極２６及びドレイン電極２８とオーミツク接触す
る高濃度のｎ型領域２１とｎ型チヤネル領域２２
との間の導電路は徒らに不純物を導入することな
く電子蓄積層１５が保存されており、ｎ型チヤネ
ル領域２２の導入による伝播遅延時間の増加は僅
少である。

更にソース電極２５及び２６、ドレイン電極２
７及び２８直下に高濃度のｎ型領域２１が設けら
れることによつて、これらの電極と電子蓄積層１
５との間の抵抗値が低下して低消費電力化が進め
られている。しかもキヤリア濃度を異にする２群
のｎ型領域２１及び２２がスルーインプランテー
シヨンによつて同一工程で形成され、またゲート
電極についても、エンハンスメント形FETのゲ
ート電極２９と同一工程でデイプリーシヨン形
FETのゲート電極３０が形成されて、製造工程
が合理化されている。

なお、各ゲート電極領域はヘテロ接合型FET
の特性を決定する中枢部分であるが、この領域は
熱膨張係数がほぼ等しい保護膜１６で被覆するの
が望ましく、例えば常温と77〔Ｋ〕との如く差の
大きい温度サイクルが繰り返される使用条件に対
しても高い信頼性が保持される。又保護膜１６と
しては、デバイスの使用条件が上記以外では例え
ば窒化シリコン（Si₃N₄）、二酸化シリコン
（SiO₂）、多結晶GaAs、多結晶Si，Si化合物（シ
リサイド膜）等を用いてもよい。

(g) 発明の効果 以上説明した如く本発明によれば、エンハンス
メントモードとデイプリーシヨンモードとのヘテ
ロ接合型FETを含む集積回路装置について、従
来問題とされている点を解決し、かつ合理的にこ
れを製造することが可能であつて、高速化及び低
消費電力化の要求に沿いかつ信頼性の向上した集
積回路装置を実現することができる。

【図面の簡単な説明】

第１図ａ及びｂはヘテロ接合型FETによる集
積回路装置の従来例を示す断面図、第２図ａ乃至
ｆは本発明の実施例を示す断面図である。 図において、１１は半絶膜性GaAs基板、１２
はノンドープGaAs層、１３はｎ型ＡGaAs層、
１４はｎ型GaAs層、１５は電子蓄積層、１６は
保護膜、２１はｎ型領域、２２はｎ型チヤネル領
域、２３は素子分離領域、２５及び２６はソース
電極、２７及び２８はドレイン電極、２９及び３
０はゲート電極を示す。

Claims (1)

1. 【特許請求の範囲】 １ 半絶縁性半導体基板上に素子分離領域により
   分離されて形成されるエンハンスモード及びデイ
   プリーシヨンモードのシヨツトキゲートを有する
   ヘテロ接合型電界効果トランジスタを含む半導体
   集積回路装置の製造方法において、 該半絶縁性半導体基板上に、第１の半導体層
   と、該第１の半導体層に接してヘテロ接合を構成
   し、かつ該第１の半導体より電子親和力が小なる
   ｎ型の第２の半導体層と、該第２の半導体層に接
   して該第２の半導体より大でかつ前記第１の半導
   体以下の電子親和力を有するｎ型の第３の半導体
   層とを順次成長せしめて、前記第１の半導体層の
   前記ヘテロ接合近傍に電子蓄積層を有する半導体
   基体を形成する工程と、 次いで前記半導体基体上に、前記デプリーシヨ
   ンモードトランジスタのゲート電極が配設される
   べき領域を被覆し、前記両モードのトランジスタ
   のソース領域及びドレイン領域が形成されるべき
   領域上は被覆せず開口している保護膜を形成する
   工程と、 次いで前記デプリーシヨンモードトランジスタ
   のチヤネル領域が形成されるべき領域に選択的に
   前記保護膜を透過して前記電子蓄積層に到達する
   深さにドナー不純物を注入すると同時に、前記保
   護膜の開口を通して前記ソース及びドレイン領域
   が形成されるべき領域に選択的に前記不純物を注
   入して前記チヤネル領域並びに前記ソース領域及
   びドレイン領域を形成するイオン注入工程と、 選択的に不純物を導入してエンハンスモードの
   トランジスタとデプリーシヨンモードトランジス
   タとの間を分離する高抵抗の素子分離帯を形成す
   る工程と、 前記ソース領域及びドレイン領域とそれぞれオ
   ーミツク接触するソース電極及びドレイン電極を
   前記第３の半導体層上に配設する工程と、 次いで、前記エンハンスメントモードトランジ
   スタのソース領域とドレイン領域の間に前記第３
   の半導体層上にゲート電極及び前記チヤネル領域
   上に前記デプリーシヨンモードトランジスタのゲ
   ート電極を形成する工程とを有することを特徴と
   する半導体集積回路装置の製造方法。