JPS6353708B2 - - Google Patents
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- JPS6353708B2 JPS6353708B2 JP55187343A JP18734380A JPS6353708B2 JP S6353708 B2 JPS6353708 B2 JP S6353708B2 JP 55187343 A JP55187343 A JP 55187343A JP 18734380 A JP18734380 A JP 18734380A JP S6353708 B2 JPS6353708 B2 JP S6353708B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
本発明は、HEMT（High Electron Mobility
Transistor）の製造方法に関する。HEMTとは、
ヘテロ接合を形成して、電子親和力の大きい半導
体界面に発生する電子蓄積層の電子濃度（キヤリ
ヤー）を制御電極に印加される電圧で制御して、
他に設けられた２個の領域（ソース領域、ドレイ
ン領域）間に前記の電子蓄積層を介在させ、該電
子蓄積層によつて形成される導電路のインピーダ
ンスを前記制御電圧に印加する電圧で制御するこ
とを特徴とした電界効果型トランジスタ（FET）
をいう。
Transistor）の製造方法に関する。HEMTとは、
ヘテロ接合を形成して、電子親和力の大きい半導
体界面に発生する電子蓄積層の電子濃度（キヤリ
ヤー）を制御電極に印加される電圧で制御して、
他に設けられた２個の領域（ソース領域、ドレイ
ン領域）間に前記の電子蓄積層を介在させ、該電
子蓄積層によつて形成される導電路のインピーダ
ンスを前記制御電圧に印加する電圧で制御するこ
とを特徴とした電界効果型トランジスタ（FET）
をいう。
HEMTの詳細については、本特許出願の出願
人の先願に係る出願（特願昭第54−171027号及び
特願昭55−82035に述べられているが、その基本
的なものを第１図に示した。図において、１は絶
縁性又は半絶縁性の例えばガリユウム砒素
（GaAs）よりなる基板であり、２はノンドープ
又はｎ型のガリユウム砒素（GaAs）よりなる層
（チヤンネル層）であり、３，４は金ゲルマニユ
ウム（AuGe）合金化されたソース・ドレイン領
域であり、３′，４′はソース電極、ドレイン電極
であり、５はｎ型のアルミニユウムガリユウム砒
素（AlGaAs）よりなる層（電子供給層）であ
り、６はシヨツトキ接合型又は絶縁ゲート型の制
御電極（ゲート電極）であり、７は電子供給層５
とチヤンネル層２との電子親和力の差により、そ
れらの界面近傍のチヤンネル層２中に発生する電
子蓄積層であり、この蓄積層中での電子は特に低
温（77〓程度）において移動度の増大を妨げるイ
オン化不純物から離間しているため非常に大きな
電子移動度を有する。
人の先願に係る出願（特願昭第54−171027号及び
特願昭55−82035に述べられているが、その基本
的なものを第１図に示した。図において、１は絶
縁性又は半絶縁性の例えばガリユウム砒素
（GaAs）よりなる基板であり、２はノンドープ
又はｎ型のガリユウム砒素（GaAs）よりなる層
（チヤンネル層）であり、３，４は金ゲルマニユ
ウム（AuGe）合金化されたソース・ドレイン領
域であり、３′，４′はソース電極、ドレイン電極
であり、５はｎ型のアルミニユウムガリユウム砒
素（AlGaAs）よりなる層（電子供給層）であ
り、６はシヨツトキ接合型又は絶縁ゲート型の制
御電極（ゲート電極）であり、７は電子供給層５
とチヤンネル層２との電子親和力の差により、そ
れらの界面近傍のチヤンネル層２中に発生する電
子蓄積層であり、この蓄積層中での電子は特に低
温（77〓程度）において移動度の増大を妨げるイ
オン化不純物から離間しているため非常に大きな
電子移動度を有する。
従来の電界効果型トランジスタ（主として
MOS型トランジスタ）のIC化には、材料として
シリコン（Si）が使用されていた。しかし、シリ
コン（Si）中のキヤリヤーである正孔、電子移動
度には限界があるため、素子の高速化を目的とし
てソース・ドレイン間隔を小さくしても、一定の
限界があつた。そこで、電子移動度の大きい材料
として化合物半導体（シリコン中においても、一
般に、電子移動度の方が正孔移動度に較べて大き
いが、化合物半導体においては、この現象が極端
であるため、電子移動度のみに注目することにす
る。）が考えられた。この化合物半導体における
電子移動度のメリツトを生かした具体的装置とし
て、前述のHEMTが発明された。
MOS型トランジスタ）のIC化には、材料として
シリコン（Si）が使用されていた。しかし、シリ
コン（Si）中のキヤリヤーである正孔、電子移動
度には限界があるため、素子の高速化を目的とし
てソース・ドレイン間隔を小さくしても、一定の
限界があつた。そこで、電子移動度の大きい材料
として化合物半導体（シリコン中においても、一
般に、電子移動度の方が正孔移動度に較べて大き
いが、化合物半導体においては、この現象が極端
であるため、電子移動度のみに注目することにす
る。）が考えられた。この化合物半導体における
電子移動度のメリツトを生かした具体的装置とし
て、前述のHEMTが発明された。
しかし、このHEMTには、IC化の問題がある。
つまり、特性の異なる、例えば、エンハンスメン
ト型のFETとデイプレツシヨン型のFETとを同
一基板内に作ることが困難であつた。そこで、一
つの解決方法として、ウエハー面内（電子供給
層）に一様に調整ドープ（modulation doping）
を行つて、デイプレツシヨン型のFETのチヤン
ネル（電子蓄積層）発生に適合したウエーハを形
成した後、エンハンスメント型のFETのチヤン
ネル（電子蓄積層）を形成しようとする部分のア
ルミニユウムガリユウム砒素（AlGaAs）層をエ
ツチング除去（ドライエツチ、ウエツトエツチ等
使用可能）により薄くすることにより、デイプレ
ツシヨン型のFETとエンハンスメント型のFET
とを同一基板内に作ることが考えられていた。し
かし、この方法では、単一ウエーハ内におけるエ
ツチングの不整などにより、エツチング層の厚さ
の制御が均一に出来ないため、高密度なICには
不適当である。
つまり、特性の異なる、例えば、エンハンスメン
ト型のFETとデイプレツシヨン型のFETとを同
一基板内に作ることが困難であつた。そこで、一
つの解決方法として、ウエハー面内（電子供給
層）に一様に調整ドープ（modulation doping）
を行つて、デイプレツシヨン型のFETのチヤン
ネル（電子蓄積層）発生に適合したウエーハを形
成した後、エンハンスメント型のFETのチヤン
ネル（電子蓄積層）を形成しようとする部分のア
ルミニユウムガリユウム砒素（AlGaAs）層をエ
ツチング除去（ドライエツチ、ウエツトエツチ等
使用可能）により薄くすることにより、デイプレ
ツシヨン型のFETとエンハンスメント型のFET
とを同一基板内に作ることが考えられていた。し
かし、この方法では、単一ウエーハ内におけるエ
ツチングの不整などにより、エツチング層の厚さ
の制御が均一に出来ないため、高密度なICには
不適当である。
そこで、本発明は、イオン注入法を選択的に行
うことによつて、この欠点を解消したものであ
る。すなわち、ウエーハ全面に一様に調整ドープ
してデイプレツシヨン型のFETの形成に適合し
たウエーハを作成した後、エンハンスメント型の
FETのチヤンネル（電子蓄積層）を作る部分に、
選択的にアクセプタイオンを注入して、デイプレ
ツシヨン型のFET特性を生ずる領域をエンハン
スメント型のFETが得られる不純物濃度分布プ
ロフアイルに変換して、同一基板内に、デイプレ
ツシヨン型とエンハンスメント型のFETを作る
ものである。また逆に、ウエーハ全面に一様に調
整ドープしてエンハンスメント型のFET用ウエ
ーハを形成した後、デイプレツシヨン型のFET
を作る部分にドナーイオンを注入してエンハンス
メント型のFET特性部分をデイプレツシヨン型
のFET特性が得られるように変換して同一基板
内に、デイプレツシヨン型とエンハンスメント型
のFETを作ることもできる。つまり、本発明で
は、FETのピンチオフ電圧を決定するアルミニ
ユウムガリユウム砒素（AlGaAs）層中の総自由
電子密度（単位面積当り）をイオン注入により制
御するため、FETがほぼ完成した状態でも行な
えるので調整が容易となり、そのためにIC設計
上の自由度も増す。そして注入不純物はヘテロ接
合にまで到達させる必要はないため、電子蓄積層
中に電子の散乱を引起すイオン化不純物を導入せ
ずに済むことから高電子移動度の利点は阻害され
ない。
うことによつて、この欠点を解消したものであ
る。すなわち、ウエーハ全面に一様に調整ドープ
してデイプレツシヨン型のFETの形成に適合し
たウエーハを作成した後、エンハンスメント型の
FETのチヤンネル（電子蓄積層）を作る部分に、
選択的にアクセプタイオンを注入して、デイプレ
ツシヨン型のFET特性を生ずる領域をエンハン
スメント型のFETが得られる不純物濃度分布プ
ロフアイルに変換して、同一基板内に、デイプレ
ツシヨン型とエンハンスメント型のFETを作る
ものである。また逆に、ウエーハ全面に一様に調
整ドープしてエンハンスメント型のFET用ウエ
ーハを形成した後、デイプレツシヨン型のFET
を作る部分にドナーイオンを注入してエンハンス
メント型のFET特性部分をデイプレツシヨン型
のFET特性が得られるように変換して同一基板
内に、デイプレツシヨン型とエンハンスメント型
のFETを作ることもできる。つまり、本発明で
は、FETのピンチオフ電圧を決定するアルミニ
ユウムガリユウム砒素（AlGaAs）層中の総自由
電子密度（単位面積当り）をイオン注入により制
御するため、FETがほぼ完成した状態でも行な
えるので調整が容易となり、そのためにIC設計
上の自由度も増す。そして注入不純物はヘテロ接
合にまで到達させる必要はないため、電子蓄積層
中に電子の散乱を引起すイオン化不純物を導入せ
ずに済むことから高電子移動度の利点は阻害され
ない。
以下、実施例を示す。デイプレツシヨン型特性
を得るように調整ドープされたアルミニユウムガ
リユウム砒素／ガリユウム砒素（AlGaAs／
GaAs）ヘテロ構造をもつたウエーハにエンハン
スメント型のFETを作成する場合について述べ
る。
を得るように調整ドープされたアルミニユウムガ
リユウム砒素／ガリユウム砒素（AlGaAs／
GaAs）ヘテロ構造をもつたウエーハにエンハン
スメント型のFETを作成する場合について述べ
る。
第２図は、クローム（Cr）ドープされたガリ
ユウム砒素（GaAs）基板８上にMBE
（Molecular Beam Epitaxy）成長されたバツフ
アー層９、及び、更に連続成長されたノンドープ
のガリユウム砒素（GaAs）層１０、アルミニユ
ウムガリユウム砒素（AlGaAs）層１１からなる
デイプレツシヨン型チヤンネル（電子蓄積層）を
有するヘテロ構造である。ガリユウム砒素
（GaAs）層１０はノンドープでｎ型を示しその
キヤリヤ濃度は1015／cm3であり、アルミニユウム
ガリユウム砒素（AlGaAs）層１１にはシリコン
（Si）が1.5×1018／cm3程度含有されていて、厚さ
約800Åである。１３は保護膜である。
ユウム砒素（GaAs）基板８上にMBE
（Molecular Beam Epitaxy）成長されたバツフ
アー層９、及び、更に連続成長されたノンドープ
のガリユウム砒素（GaAs）層１０、アルミニユ
ウムガリユウム砒素（AlGaAs）層１１からなる
デイプレツシヨン型チヤンネル（電子蓄積層）を
有するヘテロ構造である。ガリユウム砒素
（GaAs）層１０はノンドープでｎ型を示しその
キヤリヤ濃度は1015／cm3であり、アルミニユウム
ガリユウム砒素（AlGaAs）層１１にはシリコン
（Si）が1.5×1018／cm3程度含有されていて、厚さ
約800Åである。１３は保護膜である。
第３図は、50KeVで、Ｐ型の不純物となる亜
鉛（Zn）イオンを4.5×1012／cm2程度ノンドープ
のアルミニユウムガリユウム砒素（AlGaAs）層
に注入したのち、不純物（特に砒素（As））を逃
がさないために二酸化シリコン（SiO2）保護膜
を被着して、700℃で20分間加熱処理した場合の
キヤリヤ分布を示したものである。この時の、活
性化率（Ns／Nimp）は、約80％であつた。キヤ
リヤ分布ピークの深さ（RP）は230Åであり、偏
差（△RP）が約120Åの極めて急〓な分布が得ら
れた。このＰ型層内のホールの活性化エネルギー
を測定したところ、約30meVであり、アルミニ
ユウムガリユウム砒素（AlGaAs）中にドープさ
れたシリコン（Si）のそれとほぼ同じであつた。
鉛（Zn）イオンを4.5×1012／cm2程度ノンドープ
のアルミニユウムガリユウム砒素（AlGaAs）層
に注入したのち、不純物（特に砒素（As））を逃
がさないために二酸化シリコン（SiO2）保護膜
を被着して、700℃で20分間加熱処理した場合の
キヤリヤ分布を示したものである。この時の、活
性化率（Ns／Nimp）は、約80％であつた。キヤ
リヤ分布ピークの深さ（RP）は230Åであり、偏
差（△RP）が約120Åの極めて急〓な分布が得ら
れた。このＰ型層内のホールの活性化エネルギー
を測定したところ、約30meVであり、アルミニ
ユウムガリユウム砒素（AlGaAs）中にドープさ
れたシリコン（Si）のそれとほぼ同じであつた。
つぎに、調整ドープによりデイプレツシヨン型
のチヤンネル（電子蓄積層）をエンハンスメント
型のチヤンネル（電子蓄積層）に変換する工程に
ついて述べる。第４図は、ピンチオフ電圧の亜鉛
（Zn）注入量依存性を示したものである。アズグ
ロウン（as―grown）状態のアルミニユウムガリ
ユウム砒素（AlGaAs）層１１にアルミニユウム
（Al）シヨツトキ・ゲート電極１３および金ゲル
マニユウム（AuGe）のソース・ドレイン電極引
出し領域（図示せず）を形成したFETのピンチ
オフ電圧（VP）は約−0.1Vであるが、亜鉛（Zn）
注入量の増大に伴い、アルミニユウムガリユウム
砒素（AlGaAs）層１１中のシリコン（Si）ドナ
ーが補償されることにより、ピンチオフ電圧
（VP）は低下していく。５×1012／cm2の注入量で
は、ほぼ0V、つまり、ノーマリオフ型（エンハ
ンスメント型）FETが、形成されることを示し
ている。ちなみに、亜鉛（Zn）を７×1012／cm2注
入すると、エンハンスメント型のピンチオフ電圧
（VP）は、＋0.4Vであつた。
のチヤンネル（電子蓄積層）をエンハンスメント
型のチヤンネル（電子蓄積層）に変換する工程に
ついて述べる。第４図は、ピンチオフ電圧の亜鉛
（Zn）注入量依存性を示したものである。アズグ
ロウン（as―grown）状態のアルミニユウムガリ
ユウム砒素（AlGaAs）層１１にアルミニユウム
（Al）シヨツトキ・ゲート電極１３および金ゲル
マニユウム（AuGe）のソース・ドレイン電極引
出し領域（図示せず）を形成したFETのピンチ
オフ電圧（VP）は約−0.1Vであるが、亜鉛（Zn）
注入量の増大に伴い、アルミニユウムガリユウム
砒素（AlGaAs）層１１中のシリコン（Si）ドナ
ーが補償されることにより、ピンチオフ電圧
（VP）は低下していく。５×1012／cm2の注入量で
は、ほぼ0V、つまり、ノーマリオフ型（エンハ
ンスメント型）FETが、形成されることを示し
ている。ちなみに、亜鉛（Zn）を７×1012／cm2注
入すると、エンハンスメント型のピンチオフ電圧
（VP）は、＋0.4Vであつた。
以上、調整ドープされたアルミニユウムガリユ
ウム砒素／ガリユウム砒素（AlGaAs／GaAs）
構造のアルミニユウムガリユウム砒素
（AlGaAs）層表面に、亜鉛（Zn）イオンを注入
することにより、デイプレツシヨン型のFETの
ピンチオフ電圧（VP）をコントロールして、エ
ンハンスメント型のFETに変換できることを述
べた。
ウム砒素／ガリユウム砒素（AlGaAs／GaAs）
構造のアルミニユウムガリユウム砒素
（AlGaAs）層表面に、亜鉛（Zn）イオンを注入
することにより、デイプレツシヨン型のFETの
ピンチオフ電圧（VP）をコントロールして、エ
ンハンスメント型のFETに変換できることを述
べた。
一方、上述の逆で、エンハンスメント型の
FETを形成したアルミニユウムガリユウム砒素
（AlGaAs）層１１の表面に、ドナー不純物をイ
オン注入することにより、デイプレツシヨン型の
FETの形成も可能である。
FETを形成したアルミニユウムガリユウム砒素
（AlGaAs）層１１の表面に、ドナー不純物をイ
オン注入することにより、デイプレツシヨン型の
FETの形成も可能である。
また一方、アルミニユウムガリユウム砒素
（AlGaAs）層１１の複数のFET形成領域に対し、
任意のFET形成領域にドナーイオンを注入する
ことによつて、デイプレツシヨン型のFETを作
り、他の任意のFET形成領域にアクセプタイオ
ンを注入することによつてエンハンスメント型の
FETを作ることも可能である。
（AlGaAs）層１１の複数のFET形成領域に対し、
任意のFET形成領域にドナーイオンを注入する
ことによつて、デイプレツシヨン型のFETを作
り、他の任意のFET形成領域にアクセプタイオ
ンを注入することによつてエンハンスメント型の
FETを作ることも可能である。
なお、注入後の熱処理については、ヘテロ界面
に影響を及ぼさない程度の低い温度が要求される
が、その温度は800℃以下であれば、アルミニユ
ウムガリユウム砒素／ガリユウム砒素
（AlGaAs／GaAs）ヘテロ接合構造の場合、問題
ないことが実験で実証されている。
に影響を及ぼさない程度の低い温度が要求される
が、その温度は800℃以下であれば、アルミニユ
ウムガリユウム砒素／ガリユウム砒素
（AlGaAs／GaAs）ヘテロ接合構造の場合、問題
ないことが実験で実証されている。
次に本発明に従つて、１つの基板内にエンハン
スメント特性のFETとデプレツシヨン特性の
FET両方を作り込む場合の実施例工程を第５図
ａ〜ｄに沿つて説明する。
スメント特性のFETとデプレツシヨン特性の
FET両方を作り込む場合の実施例工程を第５図
ａ〜ｄに沿つて説明する。
先ず用意する基板は、第５図ａに示す如く半絶
縁性ガリユウム砒素（GaAs）基板上にバツフア
用高抵抗ガリユウム砒素（GaAs）層９、ノンド
ープのガリユウム砒素（GaAs）層１０、及びｎ
型のアルミニユウムガリユウム砒素（AlGaAs）
層１１を順次MBE成長させたウエーハである。
ｎ型アルミニユウムガリユウム砒素（AlGaAs）
から成る電子供給層１１の厚み及びドナー濃度
は、そこにFETが形成されたときにエンハンス
メント特性が得られる如きものである。具体的に
はその厚みｔ及び平均的なドナー濃度Dの関係
が D＜2εs／qt2（VD1−kT／ｑ） を満すように調整されている。
縁性ガリユウム砒素（GaAs）基板上にバツフア
用高抵抗ガリユウム砒素（GaAs）層９、ノンド
ープのガリユウム砒素（GaAs）層１０、及びｎ
型のアルミニユウムガリユウム砒素（AlGaAs）
層１１を順次MBE成長させたウエーハである。
ｎ型アルミニユウムガリユウム砒素（AlGaAs）
から成る電子供給層１１の厚み及びドナー濃度
は、そこにFETが形成されたときにエンハンス
メント特性が得られる如きものである。具体的に
はその厚みｔ及び平均的なドナー濃度Dの関係
が D＜2εs／qt2（VD1−kT／ｑ） を満すように調整されている。
ただし、
εsは電子供給層１１の誘電率、
VD1は電子供給層の表面にシヨツトキ接触する
ゲート電極が設けられたときに形成されるバリ
アの高さ、 ｑは電子電荷量、 ｋはボルツマン定数、 Ｔは動作時の絶対温度である。
ゲート電極が設けられたときに形成されるバリ
アの高さ、 ｑは電子電荷量、 ｋはボルツマン定数、 Ｔは動作時の絶対温度である。
即ち上記不等式の関係は、表面のシヨツトキ接
合から拡がる空乏層が、ゲート・バイアス０の熱
平衡状態において、ヘテロ接合界面にまで達し
て、電子蓄積層から電子を排出していることを表
わしている。
合から拡がる空乏層が、ゲート・バイアス０の熱
平衡状態において、ヘテロ接合界面にまで達し
て、電子蓄積層から電子を排出していることを表
わしている。
このウエーハに対し、第５図ｂの如くフオトレ
ジストからなるマスク層１５を形成し、デイプレ
ツシヨンFETを形成すべき領域上ではマスク層
１５を除去して窓を形成する。ここで表面にシリ
コン（Si）のようなドナー不純物をイオン注入す
る。このとき、既述の通り注入イオンはヘテロ接
合界面までは到達しないように打込みエネルギー
を設定しておく。図中１２は注入イオンが存在す
る領域を示す。注入量は前記不等式が逆転される
に十分なDを与えるだけ行なわれる。次にマス
ク層１５を除去し、望ましくは表面を二酸化シリ
コン（SiO2）のような保護膜で覆つてから熱処
理を施し、注入イオンを活性化する。
ジストからなるマスク層１５を形成し、デイプレ
ツシヨンFETを形成すべき領域上ではマスク層
１５を除去して窓を形成する。ここで表面にシリ
コン（Si）のようなドナー不純物をイオン注入す
る。このとき、既述の通り注入イオンはヘテロ接
合界面までは到達しないように打込みエネルギー
を設定しておく。図中１２は注入イオンが存在す
る領域を示す。注入量は前記不等式が逆転される
に十分なDを与えるだけ行なわれる。次にマス
ク層１５を除去し、望ましくは表面を二酸化シリ
コン（SiO2）のような保護膜で覆つてから熱処
理を施し、注入イオンを活性化する。
その後、第５図ｃの如く、ウエーハ表面に金ゲ
ルマニユウム（AuGe）のようなオーミツク接触
金属を被着し、ソース及びドレイン電極１６の形
状にパターニングした後、合金化のための熱処理
を施す。１７はこの熱処理により形成された合金
化領域であり、この合金化領域１７がヘテロ接合
界面の電子蓄積層とソース・ドレイン電極１６と
のオーミツクな接続に寄与する。続いてウエーハ
上にアルミニユウム（Al）のようなシヨツトキ
接触金属を蒸着し、第５図ｄの如く、ゲート電極
１８の形状にパターニングして完成する。第５図
ｄにおいて、１９はデイプレツシヨン型のFET、
２０はエンハンスメント型のFETであり、デイ
プレツシヨン型FET１９側ではゲート電極１８
へのバイアスが０のとき既に電子蓄積層２１が形
成されている。この電子蓄積層２１はドナーイオ
ン注入領域２１によつてゲートバイアス０でも現
出するのであるが、注入イオンはこの電子蓄積層
２１にまで到達していず、高い電子移動度が維持
されていることは注目すべきである。
ルマニユウム（AuGe）のようなオーミツク接触
金属を被着し、ソース及びドレイン電極１６の形
状にパターニングした後、合金化のための熱処理
を施す。１７はこの熱処理により形成された合金
化領域であり、この合金化領域１７がヘテロ接合
界面の電子蓄積層とソース・ドレイン電極１６と
のオーミツクな接続に寄与する。続いてウエーハ
上にアルミニユウム（Al）のようなシヨツトキ
接触金属を蒸着し、第５図ｄの如く、ゲート電極
１８の形状にパターニングして完成する。第５図
ｄにおいて、１９はデイプレツシヨン型のFET、
２０はエンハンスメント型のFETであり、デイ
プレツシヨン型FET１９側ではゲート電極１８
へのバイアスが０のとき既に電子蓄積層２１が形
成されている。この電子蓄積層２１はドナーイオ
ン注入領域２１によつてゲートバイアス０でも現
出するのであるが、注入イオンはこの電子蓄積層
２１にまで到達していず、高い電子移動度が維持
されていることは注目すべきである。
以上の実施例によれば、論理集積回路を構成す
る場合に動作速度の向上に有用な所謂Ｅ／Ｄモー
ド型のFET回路を容易に再現性良く作ることが
できる。
る場合に動作速度の向上に有用な所謂Ｅ／Ｄモー
ド型のFET回路を容易に再現性良く作ることが
できる。
第１図は、HEMT（High Electron Mobility
Transistor）の断面図である。第２図はデイプレ
ツシヨン型FETのチヤンネル層部分の層構造を
示す。第３図は、亜鉛（Zn）イオン注入後のキ
ヤリヤ分布を示すグラフである。第４図はピンチ
オフ電圧（VP）の亜鉛（Zn）イオン注入量依存
性を示したグラフである。第５図は本発明実施例
の工程に沿つた基板の断面図である。 １…絶縁性又は半絶縁性の基板（例えば、ガリ
ユウム砒素（GaAs））、２…ノンドープ又はn-型
のガリユウム砒素（GaAs）層（チヤンネル層）、
３…金ゲルマニユウム（AuGe）合金領域（ソー
ス領域）、３′…ソース電極、４…金ゲルマニユウ
ム領域（ドレイン領域）、４′…ドレイン領域、５
…n-型アルミニユウムガリユウム砒素
（AlGaAs）層（電子供給層）、６…制御電極（ゲ
ート電極）、７…電子蓄積層、８…クローム
（Cr）ドープされたガリユウム砒素基板、９…バ
ツフアーガリユウム砒素（GaAs）層、１０…ノ
ンドープのガリユウム砒素（GaAs）層、１１…
ｎ型アルミニユウムガリユウム砒素（AlGaAs）
層、１２…MBE成長層、１３…保護膜、VP…ピ
ンチオフ電圧。
Transistor）の断面図である。第２図はデイプレ
ツシヨン型FETのチヤンネル層部分の層構造を
示す。第３図は、亜鉛（Zn）イオン注入後のキ
ヤリヤ分布を示すグラフである。第４図はピンチ
オフ電圧（VP）の亜鉛（Zn）イオン注入量依存
性を示したグラフである。第５図は本発明実施例
の工程に沿つた基板の断面図である。 １…絶縁性又は半絶縁性の基板（例えば、ガリ
ユウム砒素（GaAs））、２…ノンドープ又はn-型
のガリユウム砒素（GaAs）層（チヤンネル層）、
３…金ゲルマニユウム（AuGe）合金領域（ソー
ス領域）、３′…ソース電極、４…金ゲルマニユウ
ム領域（ドレイン領域）、４′…ドレイン領域、５
…n-型アルミニユウムガリユウム砒素
（AlGaAs）層（電子供給層）、６…制御電極（ゲ
ート電極）、７…電子蓄積層、８…クローム
（Cr）ドープされたガリユウム砒素基板、９…バ
ツフアーガリユウム砒素（GaAs）層、１０…ノ
ンドープのガリユウム砒素（GaAs）層、１１…
ｎ型アルミニユウムガリユウム砒素（AlGaAs）
層、１２…MBE成長層、１３…保護膜、VP…ピ
ンチオフ電圧。
Claims (1)
- １ 第１の半導体層と実質的にノンドープで電子
親和力のより大きい第２の半導体層とにより、一
つのヘテロ接合を形成し、電子親和力の大きい前
記第２の半導体層の前記ヘテロ接合界面に発生す
る電子蓄積層の電子濃度を制御電極に印加する電
圧で制御し、他に設けられた入出力電極領域間に
前記電子蓄積層を介在させ、該電子蓄積層によつ
て形成される導電路のインピーダンスを前記制御
電極に印加する電圧で制御する電界効果トランジ
スタを複数個同一基板内に形成する方法であつ
て、前記第１の半導体層の形成時の厚みと不純物
濃度を、デプレツシヨン型又はエンハンスメント
型の一方となるように選定して前記ヘテロ接合の
形成を行つた後に、前記第１の半導体層表面の所
望の領域に不純物を注入して、該注入領域に形成
される電界効果トランジスタのピンチオフ電圧を
選択的に制御することによつて、エンハンスメン
ト型とデイスプレツシヨン型の電界効果トランジ
スタとを同一基板内に作ることを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187343A JPS57112080A (en) | 1980-12-29 | 1980-12-29 | Manufacture of field-effect transistor |
| EP19810305986 EP0056904B1 (en) | 1980-12-29 | 1981-12-21 | High electron mobility single heterojunction semiconductor devices and methods of production of such devices |
| DE8181305986T DE3171953D1 (en) | 1980-12-29 | 1981-12-21 | High electron mobility single heterojunction semiconductor devices and methods of production of such devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187343A JPS57112080A (en) | 1980-12-29 | 1980-12-29 | Manufacture of field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57112080A JPS57112080A (en) | 1982-07-12 |
| JPS6353708B2 true JPS6353708B2 (ja) | 1988-10-25 |
Family
ID=16204331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187343A Granted JPS57112080A (en) | 1980-12-29 | 1980-12-29 | Manufacture of field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57112080A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605570A (ja) * | 1983-06-09 | 1985-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100379619B1 (ko) | 2000-10-13 | 2003-04-10 | 광주과학기술원 | 단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법 |
| KR100499522B1 (ko) * | 2001-11-03 | 2005-07-07 | 조신호 | 초고속 반도체 광전도 스위칭 장치 |
-
1980
- 1980-12-29 JP JP55187343A patent/JPS57112080A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57112080A (en) | 1982-07-12 |
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