JPH0391249A - 高トラップ濃度インターフェース層を有する電界効果トランジスタとその製造方法 - Google Patents
高トラップ濃度インターフェース層を有する電界効果トランジスタとその製造方法Info
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- JPH0391249A JPH0391249A JP2224546A JP22454690A JPH0391249A JP H0391249 A JPH0391249 A JP H0391249A JP 2224546 A JP2224546 A JP 2224546A JP 22454690 A JP22454690 A JP 22454690A JP H0391249 A JPH0391249 A JP H0391249A
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- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 230000005669 field effect Effects 0.000 title description 2
- 238000003949 trap density measurement Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 11
- 239000001301 oxygen Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052733 gallium Inorganic materials 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 235000014121 butter Nutrition 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 235000014443 Pyrus communis Nutrition 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- MBGCACIOPCILDG-UHFFFAOYSA-N [Ni].[Ge].[Au] Chemical compound [Ni].[Ge].[Au] MBGCACIOPCILDG-UHFFFAOYSA-N 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000001894 space-charge-limited current method Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は一般的に半導体素子に関し、さらに詳しくは高
トラップ濃度インターフェース層を有する電界効果トラ
ンジスタと製造方法に関する。
トラップ濃度インターフェース層を有する電界効果トラ
ンジスタと製造方法に関する。
［従来技術および解決すべき課Ｍ］
ガリウムひ素ＦＥＴのような電子素子の場合、その素子
の活性チャンネル内の電流の流れの合計を維持すること
が非常に望ましい、ショットキ・バリヤ特性によって、
−殻内にゲートの下に空乏層が形成される。この空乏層
は、ゲート上のバイアスが増加するにしたがって、活性
チャンネル中にさらに移動してドレインとソース間の電
流量を減少させ、一方基板のような素子の他の領域内の
電流を増加させる。活性チャンネルがゲートからさらに
遠くへ移動するにつれて、活性チャンネル外の電流を調
節することはきわめて困難である。
の活性チャンネル内の電流の流れの合計を維持すること
が非常に望ましい、ショットキ・バリヤ特性によって、
−殻内にゲートの下に空乏層が形成される。この空乏層
は、ゲート上のバイアスが増加するにしたがって、活性
チャンネル中にさらに移動してドレインとソース間の電
流量を減少させ、一方基板のような素子の他の領域内の
電流を増加させる。活性チャンネルがゲートからさらに
遠くへ移動するにつれて、活性チャンネル外の電流を調
節することはきわめて困難である。
活性チャンネルにない電流によって、素子はゲート・ピ
ンチオフに近い電圧で動作不能になる。
ンチオフに近い電圧で動作不能になる。
技術上周知の通り、ゲート・ピンチオフは活性チャンネ
ルを完全に空乏化するのに必要な電圧合計である。もし
、電流が活性チャンネルから流れ出て素子の他の領域に
流れ込むとすれば、その電流はピンチオフでゼロより大
きくなる。これによって、素子が恐らくオフにされてい
る場合でも、ドレインが電源をオンさせることになる。
ルを完全に空乏化するのに必要な電圧合計である。もし
、電流が活性チャンネルから流れ出て素子の他の領域に
流れ込むとすれば、その電流はピンチオフでゼロより大
きくなる。これによって、素子が恐らくオフにされてい
る場合でも、ドレインが電源をオンさせることになる。
さらに、低電流素子のノイズの形状とゲインは、基板内
の電流が非効率に調節されるため、著しく劣化する。
の電流が非効率に調節されるため、著しく劣化する。
従って、本発明の目的は、ソースとドレインとの間の電
流を調節する高トラップ濃度インターフェイス層を有す
るＦＥＴを提供することである。
流を調節する高トラップ濃度インターフェイス層を有す
るＦＥＴを提供することである。
本発明の他の目的は、基板内の電流を減少させた高トラ
ップ濃度インターフェイス層を有するＦＥＴを提供する
ことである。
ップ濃度インターフェイス層を有するＦＥＴを提供する
ことである。
本発明のさらに他の目的は、ゲート・ピンチオフに近い
電圧で素子を正常に動作させる高トラップ濃度インター
フェイス層を有するＦＥＴを提供することである。
電圧で素子を正常に動作させる高トラップ濃度インター
フェイス層を有するＦＥＴを提供することである。
本発明のさらに他の目的は、ゲート・ピンチオフで電流
がゼロになる高トラップ濃度インターフェイス層を有す
るＦＥＴを提供することである。
がゼロになる高トラップ濃度インターフェイス層を有す
るＦＥＴを提供することである。
本発明のさらに他の目的は、ゲート・ピンチオフ電圧に
近いバイアス電圧で活性チャンネル内の電流を増加させ
る高トラップ濃度インターフェイス層を有するＦＥＴを
提供することである。
近いバイアス電圧で活性チャンネル内の電流を増加させ
る高トラップ濃度インターフェイス層を有するＦＥＴを
提供することである。
前述およびその他の目的と利点は、本発明において半絶
縁基板内に形成された高トラップ濃度インターフェイス
層を有する基板をその一部として含む一実施例によって
遠戚される。ガリウムひ素によってまた構成された意図
せずにドーピングされたバッファ層が高トラップ濃度イ
ンターフェイス層上に形成され、アルミ・ガリウム・ヒ
素層がこのバッファ層上に形成される。ゲートが次にア
ルミ・ガリウム・ヒ素層上に形成され、一方ソースとド
レインの接点がガリウム・ヒ素上に形成される。
縁基板内に形成された高トラップ濃度インターフェイス
層を有する基板をその一部として含む一実施例によって
遠戚される。ガリウムひ素によってまた構成された意図
せずにドーピングされたバッファ層が高トラップ濃度イ
ンターフェイス層上に形成され、アルミ・ガリウム・ヒ
素層がこのバッファ層上に形成される。ゲートが次にア
ルミ・ガリウム・ヒ素層上に形成され、一方ソースとド
レインの接点がガリウム・ヒ素上に形成される。
（実施例）
第１図は、従来技術によるＭＥＳＦＥＴＩＯの拡大断面
図である。ＭＥＳＦＥＴＩ Ｏは基板１２を有する。当
業者は、この従来例では、基板１２は、同一表面上の端
子が絶縁されＭＥＳＦＥＴＩＯが基板１２を通って流れ
る電流によってショートされ、ないように、半絶縁でな
ければならないことを理解する。基板１２は、シリコン
または多くのＩＩＩ−Ｖ化合物半導体の１つによって構
成されてもよいが、ここではガリウム、ヒ素が使用され
ている。ドーピングされた層１４は基板１２上に配設さ
れる。ドーピングされた層１４も多くのＩＩＩ−Ｖ化合
物半導体から構成されてもよいが、本実施例においては
ガリウムひ素が使用されている。ソース１６、ドレイン
１８およびショットキ・ゲート２０がドーピングされた
層１４上に配役される。ソース１６とドレイン１８は多
くの周知の金属によって構成されてもよいが、本従来例
では金ゲルマニウム・ニッケル・オーミック・メタルが
使用されている。さらに、ゲート２０は、タングステン
やゲイ化タングステン等の多くの周知の金属の１つから
構成されてもよいが、本従来例ではチタン、プラチナお
よびと金の層（個々に示していないが）が使用されてい
る。
図である。ＭＥＳＦＥＴＩ Ｏは基板１２を有する。当
業者は、この従来例では、基板１２は、同一表面上の端
子が絶縁されＭＥＳＦＥＴＩＯが基板１２を通って流れ
る電流によってショートされ、ないように、半絶縁でな
ければならないことを理解する。基板１２は、シリコン
または多くのＩＩＩ−Ｖ化合物半導体の１つによって構
成されてもよいが、ここではガリウム、ヒ素が使用され
ている。ドーピングされた層１４は基板１２上に配設さ
れる。ドーピングされた層１４も多くのＩＩＩ−Ｖ化合
物半導体から構成されてもよいが、本実施例においては
ガリウムひ素が使用されている。ソース１６、ドレイン
１８およびショットキ・ゲート２０がドーピングされた
層１４上に配役される。ソース１６とドレイン１８は多
くの周知の金属によって構成されてもよいが、本従来例
では金ゲルマニウム・ニッケル・オーミック・メタルが
使用されている。さらに、ゲート２０は、タングステン
やゲイ化タングステン等の多くの周知の金属の１つから
構成されてもよいが、本従来例ではチタン、プラチナお
よびと金の層（個々に示していないが）が使用されてい
る。
ゲー）−２０のショットキ・バリア特性によって、空乏
層２２がゲート２０の下のドーピングされた層１４内に
形成される。ゲート２０上のバイアスが増加すると、空
乏層２２は活性チャンネル内にさらに移動し、ドレイン
１８とソース１６間の電流を減少させる。この電流は次
に基板１２内に押し込まれ、ゲート２０からの距離のた
めに即節することが極めて困難になる。この結果、基板
１２内の電流がピンチオフあるいはピンチオフ近くにな
り、このことによって、今度は電源にドレインが生じる
と共にゲインとノイズの形状を劣化させる。
層２２がゲート２０の下のドーピングされた層１４内に
形成される。ゲート２０上のバイアスが増加すると、空
乏層２２は活性チャンネル内にさらに移動し、ドレイン
１８とソース１６間の電流を減少させる。この電流は次
に基板１２内に押し込まれ、ゲート２０からの距離のた
めに即節することが極めて困難になる。この結果、基板
１２内の電流がピンチオフあるいはピンチオフ近くにな
り、このことによって、今度は電源にドレインが生じる
と共にゲインとノイズの形状を劣化させる。
第２図は、従来技術のへテロ構造ＦＥＴ２４の拡大断面
図である。ＦＥ７２４は、本従来例において半絶縁状態
の基板２６を有する。再び、基板２６はシリコンまたは
ＩＩＩ−Ｖ化合物半導体によって構成されることができ
る。ここに使用される好適な金属はガリウム・ヒ素であ
る。意図せずにドーピングされたバッファ２８が基板２
６上に形成される。バッファ２８は、また本従来例では
ガリウム・ヒ素によって構成される。Ｎ＋型伝導性を有
し、アルミ・ガリウム・ヒ素によって構成されるドーピ
ングされた層３０はバッファ２８上に配設される。ゲー
ト３６はドーピングされた層重 ３０上に配設される。ドーピングされたガリウム・ヒ素
コンタクト層３１もまたドーピングされた０ 層３０上に形成され、ソース３２とドレイン３４がその
上で配設される。ソース３２、トレイン３４およびゲー
ト３６は、この技術上周知の金属によって構成される。
図である。ＦＥ７２４は、本従来例において半絶縁状態
の基板２６を有する。再び、基板２６はシリコンまたは
ＩＩＩ−Ｖ化合物半導体によって構成されることができ
る。ここに使用される好適な金属はガリウム・ヒ素であ
る。意図せずにドーピングされたバッファ２８が基板２
６上に形成される。バッファ２８は、また本従来例では
ガリウム・ヒ素によって構成される。Ｎ＋型伝導性を有
し、アルミ・ガリウム・ヒ素によって構成されるドーピ
ングされた層３０はバッファ２８上に配設される。ゲー
ト３６はドーピングされた層重 ３０上に配設される。ドーピングされたガリウム・ヒ素
コンタクト層３１もまたドーピングされた０ 層３０上に形成され、ソース３２とドレイン３４がその
上で配設される。ソース３２、トレイン３４およびゲー
ト３６は、この技術上周知の金属によって構成される。
前に述べたように、ＦＥＴ２４の活性チャンネル３８に
流れる電流を抑えることか特に望ましい。
流れる電流を抑えることか特に望ましい。
活性チャンネル３８は、点線４ｏの上部に配設されたバ
ッファ２８の部分を含む。点線４０下部のバッファ２８
の部分および基板２６における伝導性は、トラップの存
在する場合には、空間電荷制限電流によって支配される
。ＦＥＴ２４のようなマイクロウェーブ・デバイスの大
部分は、より高い電流（約１０ミリアンペア）で動作し
、バッファおよび基板電流はソースとトレイン間との電
流合計の非常に小さな部分であるため、バッファ２８に
よって、ＦＥＴ２４のようなより高い電流のマイクロウ
ェーブ・デバイスは比較的効率的に動作することが可能
になる。しかし、バッファ２８は、低電流（５−１００
０マイクロアンペア）マイクロウェーブ用低ノイズＦＥ
Ｔの効率的動作を１ 可能にしない。
ッファ２８の部分を含む。点線４０下部のバッファ２８
の部分および基板２６における伝導性は、トラップの存
在する場合には、空間電荷制限電流によって支配される
。ＦＥＴ２４のようなマイクロウェーブ・デバイスの大
部分は、より高い電流（約１０ミリアンペア）で動作し
、バッファおよび基板電流はソースとトレイン間との電
流合計の非常に小さな部分であるため、バッファ２８に
よって、ＦＥＴ２４のようなより高い電流のマイクロウ
ェーブ・デバイスは比較的効率的に動作することが可能
になる。しかし、バッファ２８は、低電流（５−１００
０マイクロアンペア）マイクロウェーブ用低ノイズＦＥ
Ｔの効率的動作を１ 可能にしない。
第３図は、本発明を実態するＦＥＴ４２の拡大断面図で
ある。ＦＥＴ４２は基板４４を有し、この基板４４は、
本実施例では、ガリウム・ヒ素によって構成される半絶
縁基板である。当業者は、他のＩＩＩ−Ｖ化合物半導体
またはシリコンの基板を使用してもよいことを理解する
。高トラップ濃度インターフェイス層４６が基板４４内
に形成される。インターフェイス層４６は、その中に酸
素を注入することによって基板４４の残りの部分から区
別される。酸素の注入はブランケットまたは選択的注入
のいずれかで行うことができる。インターフェイス層４
６を形成するために基板４４内に酸素を注入することに
よって、高トラップ濃度がその中に形成されることを理
解するべきである。高ディープ・トラップ濃度層を形成
することのできるボロンまたはその他の電気的に不活性
の不純物を酸素の代わりに使用してもよいことをまた理
解するべきである。
ある。ＦＥＴ４２は基板４４を有し、この基板４４は、
本実施例では、ガリウム・ヒ素によって構成される半絶
縁基板である。当業者は、他のＩＩＩ−Ｖ化合物半導体
またはシリコンの基板を使用してもよいことを理解する
。高トラップ濃度インターフェイス層４６が基板４４内
に形成される。インターフェイス層４６は、その中に酸
素を注入することによって基板４４の残りの部分から区
別される。酸素の注入はブランケットまたは選択的注入
のいずれかで行うことができる。インターフェイス層４
６を形成するために基板４４内に酸素を注入することに
よって、高トラップ濃度がその中に形成されることを理
解するべきである。高ディープ・トラップ濃度層を形成
することのできるボロンまたはその他の電気的に不活性
の不純物を酸素の代わりに使用してもよいことをまた理
解するべきである。
インターフェイス層４６の形成に続いて、意図２
せずにドーピングされたバッファ４８がその上に形成さ
れる。この実施例において、バッファ４８は基板４４（
ガリウム・ヒ素）と同じ材料から形成される。バッファ
４８は５６０ないし６２０℃の範囲の基板温度で形成さ
れる。バッファ４８の形成はまた酸素注入を焼鈍するの
に役立つ。ドーピングされだ層５０が次にバッファ４８
上に形成される。この実施例では層５０がドーピングさ
れたが、他の実施例ではこれはドーピングされないか、
均一にドーピングされなくてもよいことを理解するべき
である。ドーピングされた層５０はアルミ・ガリウム・
ヒ素によって構成され、本実施例ではＮ＋伝伝導梨型有
する。ＦＥＴ４２の活性チャンネル５２は、点線５４の
上部にバッファ４８の一部を有する。ＦＥＴ４２は、さ
らにドーピングされた層５０上に形成されたゲート６０
を有する。ドーピングされたガリウム・ヒ素コンタクト
層５５もまたドーピングされた層５０上に形成され、ソ
ース５６とドレイン５８はその上で配設される。ソース
５６、ドレイン５８およびゲート３ ６０は、本技術上周知の方法で周知の金属から形成され
る。
れる。この実施例において、バッファ４８は基板４４（
ガリウム・ヒ素）と同じ材料から形成される。バッファ
４８は５６０ないし６２０℃の範囲の基板温度で形成さ
れる。バッファ４８の形成はまた酸素注入を焼鈍するの
に役立つ。ドーピングされだ層５０が次にバッファ４８
上に形成される。この実施例では層５０がドーピングさ
れたが、他の実施例ではこれはドーピングされないか、
均一にドーピングされなくてもよいことを理解するべき
である。ドーピングされた層５０はアルミ・ガリウム・
ヒ素によって構成され、本実施例ではＮ＋伝伝導梨型有
する。ＦＥＴ４２の活性チャンネル５２は、点線５４の
上部にバッファ４８の一部を有する。ＦＥＴ４２は、さ
らにドーピングされた層５０上に形成されたゲート６０
を有する。ドーピングされたガリウム・ヒ素コンタクト
層５５もまたドーピングされた層５０上に形成され、ソ
ース５６とドレイン５８はその上で配設される。ソース
５６、ドレイン５８およびゲート３ ６０は、本技術上周知の方法で周知の金属から形成され
る。
ＦＥＴ４２は、低電流＜５−１０００マイクロアンペア
）マイクロウェーブ用低ノイズＦＥＴとして極めて効率
がよい。高トラップ濃度インターフェイス層４６内の付
加電子を捕捉することによって、ドレイン電流は活性チ
ャンネル５２内の電流によって支配される。トラップが
充満していることによって制限されている電圧をより高
い電圧に押し上げ、上で開示したように、トラップの濃
度を増加することにより基板電流を引き下げることによ
って、サブミクロン・ゲートＦＢＴが低電流で動作する
ことが可能になる。
）マイクロウェーブ用低ノイズＦＥＴとして極めて効率
がよい。高トラップ濃度インターフェイス層４６内の付
加電子を捕捉することによって、ドレイン電流は活性チ
ャンネル５２内の電流によって支配される。トラップが
充満していることによって制限されている電圧をより高
い電圧に押し上げ、上で開示したように、トラップの濃
度を増加することにより基板電流を引き下げることによ
って、サブミクロン・ゲートＦＢＴが低電流で動作する
ことが可能になる。
第１図は、従来技術によるＭＥＳＦＥＴの拡大断面図で
ある。 第２図は、従来技術によるヘテロ構造ＦＥＴの拡大断面
図である。 第３図は、本発明を実態するＦＥＴの拡大断面図である
。 ４ ４４ ・ ４６ ・ ４８ ・ ５０ ・ ５４ ・ ５５ ・ ５６ ・ ５８ ・ ６０ ・ ・基板 ・高トラップ濃度インターフェース層 ・意図せ、ずにドーピングされたバッファ・ドーピング
された層 ・点線 ・コンタクト層 ・ソース ・ドレイン ・ゲート
ある。 第２図は、従来技術によるヘテロ構造ＦＥＴの拡大断面
図である。 第３図は、本発明を実態するＦＥＴの拡大断面図である
。 ４ ４４ ・ ４６ ・ ４８ ・ ５０ ・ ５４ ・ ５５ ・ ５６ ・ ５８ ・ ６０ ・ ・基板 ・高トラップ濃度インターフェース層 ・意図せ、ずにドーピングされたバッファ・ドーピング
された層 ・点線 ・コンタクト層 ・ソース ・ドレイン ・ゲート
Claims (17)
- （１）高トラップ濃度インターフェース層を有するＦＥ
Ｔであって： 半絶縁基板； 該基板に形成された高トラップ濃度インターフェース層
； 該高トラップ濃度インターフェース層上に形成された、
意図せずにドーピングされたバッファ層；該バッファ層
上に形成されたドープ層；ならびに 該ドープ層上に形成されたソース、ゲートおよびドレイ
ン； によって構成されることを特徴とするＦＥＴ。 - （２）前記半絶縁基板がIII−Ｖ化合物半導 体またはシリコンによって構成される、ことを特徴とす
る請求項１記載のＦＥＴ。 - （３）前記高トラップ濃度インターフェース層と前記バ
ッファ層とが同一の材料によって構成される、ことを特
徴とする請求項２記載のＦＥＴ。 - （４）前記高トラップ濃度インターフェース層と前記バ
ッファ層とがガリウム・ヒ素によって構成される、こと
を特徴とする請求項３記載のＦＥＴ。 - （５）前記高トラップ濃度インターフェース層が前記半
絶縁基板中に酸素を注入することによって前記半絶縁基
板内に形成される、ことを特徴とする請求項２記載のＦ
ＥＴ。 - （６）前記の酸素の注入が全面的または選択的な形で行
われる、ことを特徴とする請求項５記載のＦＥＴ。 - （７）前記高トラップ濃度インターフェース層が前記半
絶縁基板中にボロンを注入することによって前記半絶縁
基板内に形成される、ことを特徴とする請求項２記載の
ＦＥＴ。 - （８）前記のボロンの注入が全面的または選択的な形で
行われる、ことを特徴とする請求項７記載のＦＥＴ。 - （９）高トラップ濃度インターフェース層を有するＦＥ
Ｔを製造する方法であって： 半絶縁基板を設ける段階； 前記基板内に高トラップ濃度インターフェース層を形成
する段階； 前記高トラップ濃度インターフェース層上に、意図せず
にドーピングした層を形成する段階；前記バッファ層上
にドープ層を形成する段階；ならびに 前記ドープ層上にソース、ゲートおよびドレインを形成
する段階： によって構成されることを特徴とする方法。 - （１０）前記基板がIII−Ｖ化合物の半導体 またはシリコンによって構成される、ことを特徴とする
請求項９記載の方法。 - （１１）前記高トラップ濃度インターフェース層と前記
バッファ層とが同一の材料によって構成される、ことを
特徴とする請求項１０記載の方法。 - （１２）前記高トラップ濃度インターフェース層と前記
バッファ層とがガリウム・ヒ素によって構成される、こ
とを特徴とする請求項１１記載の方法。 - （１３）前記高トラップ濃度インターフェース層が前記
半絶縁基板中に酸素を注入することによって前記半絶縁
基板内に形成される、ことを特徴とする請求項１０記載
の方法。 - （１４）前記の酸素の注入が全面的または選択的な形で
行われることを特徴とする請求項１５記載の方法。 - （１５）前記高トラップ濃度インターフェース層が前記
半絶縁基板中にボロンを注入することによって前記半絶
縁基板内に形成される、ことを特徴とする請求項１０記
載の方法。 - （１６）前記のボロンの注入が全面的または選択的な形
で行われることを特徴とする請求項１５記載の方法。 - （１７）高トラップ濃度インターフェース層を有するＦ
ＥＴを製造する方法であって： III−Ｖ化合物またはシリコンの半絶縁基板 を設ける段階； 前記基板中に酸素を注入することによって前記基板内に
高トラップ濃度インターフェース層を形成する段階； 前記高トラップ濃度インターフェース層上に意図せずに
ドーピングしたガリウム・ヒ素のバッファ層を形成する
段階； 前記バッファ層上にドーピングしたアルミ・ガリウム・
ヒ素のドープ層を形成する段階；ならびに 前記ドープ層上にソース、ゲートおよびドレインを形成
する段階； によって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US399,099 | 1989-08-28 | ||
| US07/399,099 US4987463A (en) | 1989-08-28 | 1989-08-28 | FET having a high trap concentration interface layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391249A true JPH0391249A (ja) | 1991-04-16 |
Family
ID=23578140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224546A Pending JPH0391249A (ja) | 1989-08-28 | 1990-08-28 | 高トラップ濃度インターフェース層を有する電界効果トランジスタとその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4987463A (ja) |
| EP (1) | EP0415660A3 (ja) |
| JP (1) | JPH0391249A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276340A (en) * | 1989-11-21 | 1994-01-04 | Fujitsu Limited | Semiconductor integrated circuit having a reduced side gate effect |
| JPH03229426A (ja) * | 1989-11-29 | 1991-10-11 | Texas Instr Inc <Ti> | 集積回路及びその製造方法 |
| JP2817995B2 (ja) * | 1990-03-15 | 1998-10-30 | 富士通株式会社 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置 |
| US5084743A (en) * | 1990-03-15 | 1992-01-28 | North Carolina State University At Raleigh | High current, high voltage breakdown field effect transistor |
| US5180681A (en) * | 1990-03-15 | 1993-01-19 | North Carolina State University | Method of making high current, high voltage breakdown field effect transistor |
| JP2560562B2 (ja) * | 1991-04-30 | 1996-12-04 | 住友化学工業株式会社 | エピタキシャル成長化合物半導体結晶 |
| JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776879A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Semiconductor device |
| JPS59111373A (ja) * | 1982-12-16 | 1984-06-27 | Matsushita Electric Ind Co Ltd | 化合物半導体基板およびその製造方法 |
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| US4602965A (en) * | 1984-03-13 | 1986-07-29 | Communications Satellite Corporation | Method of making FETs in GaAs by dual species implantation of silicon and boron |
| US4688062A (en) * | 1984-06-29 | 1987-08-18 | Raytheon Company | Semiconductor structure and method of manufacture |
| US4745448A (en) * | 1985-12-24 | 1988-05-17 | Raytheon Company | Semiconductor devices having compensated buffer layers |
-
1989
- 1989-08-28 US US07/399,099 patent/US4987463A/en not_active Expired - Lifetime
-
1990
- 1990-08-24 EP EP19900309297 patent/EP0415660A3/en not_active Withdrawn
- 1990-08-28 JP JP2224546A patent/JPH0391249A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4987463A (en) | 1991-01-22 |
| EP0415660A3 (en) | 1991-06-12 |
| EP0415660A2 (en) | 1991-03-06 |
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