JP2930982B2 - ＧａＡｓ集積回路およびその製造方法 - Google Patents
ＧａＡｓ集積回路およびその製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【発明の詳細な説明】 1.本発明の分野 本発明は一般に化合物半導体集積回路の製造、より具
体的には集積回路中のガリウムひ素ヘテロ接合電界効果
トランジスタの製造プロセスに係る。
体的には集積回路中のガリウムひ素ヘテロ接合電界効果
トランジスタの製造プロセスに係る。
本発明の背景 選択ドープヘテロ構造SDHT（変調ドープFETに対して
はMODFET、二次元電子ガスFETに対してはTEGFET、高電
子移動度トランジスタに対してはHEMTとして知られ、こ
こでの目的のためには一般にヘテロ接合電界効果トラン
ジスタ又はHFETとよぶ）は、帯域幅及び雑音指数の点で
通常の（非ヘテロ接合）金属−半導体FET（MESFET）に
比べ、優れた動作特性をもつ。たとえば、ディングル
（Dingle）らにより、本発明と同じ譲渡人に譲渡された
米国特許第4,163,237号を参照のこと。HEFTを用いるこ
との１つの欠点は、ウエハ全体、あるいは単一チップ全
体ですら一定のデバイス特性をもたせて集積型に製作す
ることの困難さにある。たとえば、HFETの閾値は単一の
チップ中で非常に変化しうるため、HFETを用いて作られ
た論理回路は、信頼性よく動作せず、ウエハから動作す
る回路を生産する歩留りが減少する。
はMODFET、二次元電子ガスFETに対してはTEGFET、高電
子移動度トランジスタに対してはHEMTとして知られ、こ
こでの目的のためには一般にヘテロ接合電界効果トラン
ジスタ又はHFETとよぶ）は、帯域幅及び雑音指数の点で
通常の（非ヘテロ接合）金属−半導体FET（MESFET）に
比べ、優れた動作特性をもつ。たとえば、ディングル
（Dingle）らにより、本発明と同じ譲渡人に譲渡された
米国特許第4,163,237号を参照のこと。HEFTを用いるこ
との１つの欠点は、ウエハ全体、あるいは単一チップ全
体ですら一定のデバイス特性をもたせて集積型に製作す
ることの困難さにある。たとえば、HFETの閾値は単一の
チップ中で非常に変化しうるため、HFETを用いて作られ
た論理回路は、信頼性よく動作せず、ウエハから動作す
る回路を生産する歩留りが減少する。
本発明の要約 ウェハ全体にわたって一定の閾値電圧及び自己整合構
造をもつエンハンスメント・モード及びデプレッション
・モードHFETの両方を製造する新しいプロセスを発明し
た。これらの利点は一般に第１の禁制帯ギャップを有す
る化合物半導体のバッファの層を成長させ、第２の禁制
帯ギャップを有する化合物半導体の第１のスペーサ層を
成長させ、第２の禁制帯ギャップを有するドープされた
化合物半導体のドナ層を成長させ、第１の禁制帯ギャッ
プを有するアンドープ化合物半導体の第１のキャップ層
を成長させ、第３の禁制帯ギャップを有するアンドープ
化合物半導体のエッチ停止層を成長させ、第１の禁制帯
ギャップを有するアンドープ化合物半導体の第２のキャ
ップ層を成長させることにより実現される。第２及び第
３の禁制帯ギャップは第１の禁制帯ギャップより大き
い。層の厚さを精密に制御するため、層は分子ビームエ
ピタキシーにより成長させるのが好ましい。
造をもつエンハンスメント・モード及びデプレッション
・モードHFETの両方を製造する新しいプロセスを発明し
た。これらの利点は一般に第１の禁制帯ギャップを有す
る化合物半導体のバッファの層を成長させ、第２の禁制
帯ギャップを有する化合物半導体の第１のスペーサ層を
成長させ、第２の禁制帯ギャップを有するドープされた
化合物半導体のドナ層を成長させ、第１の禁制帯ギャッ
プを有するアンドープ化合物半導体の第１のキャップ層
を成長させ、第３の禁制帯ギャップを有するアンドープ
化合物半導体のエッチ停止層を成長させ、第１の禁制帯
ギャップを有するアンドープ化合物半導体の第２のキャ
ップ層を成長させることにより実現される。第２及び第
３の禁制帯ギャップは第１の禁制帯ギャップより大き
い。層の厚さを精密に制御するため、層は分子ビームエ
ピタキシーにより成長させるのが好ましい。
上で述べた層により形成されたエピタキシャル層を用
い、エピタキシャル層の選択された領域を分離する工
程、エピタキシャル層の選択された領域をHFETの主平面
を形成すべくあらかじめ決められた深さまでエッチング
する工程；エンハンスト・モードFET及びデプレッショ
ン・モードFETのソース／ドレイン領域を形成する工
程；ソース／ドレイン領域に電極を形成する工程、誘電
体層を堆積させる工程、開孔のため誘電体層を選択的に
エッチングする工程及び得られた構造を不活性化する工
程を含む。各所望の層を相互接続するため、誘電体層を
堆積する工程、開孔のため誘電体層を選択的にエッチン
グする工程及び相互接続層を形成する工程はくり返して
よい。
い、エピタキシャル層の選択された領域を分離する工
程、エピタキシャル層の選択された領域をHFETの主平面
を形成すべくあらかじめ決められた深さまでエッチング
する工程；エンハンスト・モードFET及びデプレッショ
ン・モードFETのソース／ドレイン領域を形成する工
程；ソース／ドレイン領域に電極を形成する工程、誘電
体層を堆積させる工程、開孔のため誘電体層を選択的に
エッチングする工程及び得られた構造を不活性化する工
程を含む。各所望の層を相互接続するため、誘電体層を
堆積する工程、開孔のため誘電体層を選択的にエッチン
グする工程及び相互接続層を形成する工程はくり返して
よい。
層の厚さの精密な制御及びその精密はエッチングは、
HFETの閾値電圧の均一性を確実にする。エッチング停止
層によりエンハンスメント・モードHFETを形成すべきウ
ェハの精密なエッチングが可能になる。加えて、得られ
たHFET構造は本質的に平坦で、ウェハの信頼性ある金属
部形成を可能にする。
HFETの閾値電圧の均一性を確実にする。エッチング停止
層によりエンハンスメント・モードHFETを形成すべきウ
ェハの精密なエッチングが可能になる。加えて、得られ
たHFET構造は本質的に平坦で、ウェハの信頼性ある金属
部形成を可能にする。
ウェハ上のデバイスを分離する方法は、一般に導電率
を減少させるべきエピタキシャル層のあらかじめ決めら
れた深さまで、分離用ドーパントをウェハに選択的に注
入し、あらかじめ決められた温度でウェハをアニーリン
グし、エピタキシャル層を完全に貫いて基板中まで、分
離用ドーパントを選択的にウェハ中に注入し、あらかじ
め決められた温度より低い温度でウェハの２度目のアニ
ーリングをすることにより得られる。
を減少させるべきエピタキシャル層のあらかじめ決めら
れた深さまで、分離用ドーパントをウェハに選択的に注
入し、あらかじめ決められた温度でウェハをアニーリン
グし、エピタキシャル層を完全に貫いて基板中まで、分
離用ドーパントを選択的にウェハ中に注入し、あらかじ
め決められた温度より低い温度でウェハの２度目のアニ
ーリングをすることにより得られる。
詳細な記述 ここの議論でとりあげる化合物半導体材料はガリウム
ひ素（GaAs）及びアルミニウム・ガリウムひ素（AlGaA
s）を基本にしているが、インジウム・アルミニウムひ
素（InAlAs）及びインジウム・ガリウムひ素（InGaAs）
のような他の化合物半導体材料で置きかえることができ
る。AlGaAs中のアルミニウムの濃度（すなわちモル分
率）は通常AlXGa1-XAs中のＸで規定され、Ｘは０（アル
ミニウム０％又は含まない）から１（100％アルミニウ
ム又はガリウムを含まず）まで、材料に必要な禁制帯ギ
ャップに依存して変る。一般にアルミニウムが多いほ
ど、AlGaAs材料の禁制帯ギャップは大きくなる。ここの
目的のためには、ガリウムひ素はGaAsと定義され、アル
ミニウム・ガリウムひ素はAlGaAsと定義される。AlGaAs
中のアルミニウムの濃度はその中のアルミニウムの割合
で示される。
ひ素（GaAs）及びアルミニウム・ガリウムひ素（AlGaA
s）を基本にしているが、インジウム・アルミニウムひ
素（InAlAs）及びインジウム・ガリウムひ素（InGaAs）
のような他の化合物半導体材料で置きかえることができ
る。AlGaAs中のアルミニウムの濃度（すなわちモル分
率）は通常AlXGa1-XAs中のＸで規定され、Ｘは０（アル
ミニウム０％又は含まない）から１（100％アルミニウ
ム又はガリウムを含まず）まで、材料に必要な禁制帯ギ
ャップに依存して変る。一般にアルミニウムが多いほ
ど、AlGaAs材料の禁制帯ギャップは大きくなる。ここの
目的のためには、ガリウムひ素はGaAsと定義され、アル
ミニウム・ガリウムひ素はAlGaAsと定義される。AlGaAs
中のアルミニウムの濃度はその中のアルミニウムの割合
で示される。
第１図を参照するとエンハンスメント・モード及びデ
プレッション・モード選択ドープヘテロ接合電界効果ト
ランジスタ（以後それぞれＥ−HFET及びＤ−HFETとよ
ぶ）の両方の製作の準備ができたウエハの断面図（比率
は実際とは異なる）が示されている。ここでは詳細に述
べないが、層３ないし11（そのうち層４ないし10はここ
ではエピタキシャル層と総称し、層は暫定層とよぶ）を
分子線エピタキシー（MBE）装置内で半絶縁性GaAs基板
２上に成長させ、基板２から本質的に連続した層を形成
する。GaAs及びAlGaAs層を成長できるそのようなMBE装
置の１つは、カリフォルニア、サンタクララのバリアン
アソシエート製のバリアンゲンIIである。しかし、金属
有機物化学気相堆積（MOCVD）又は金属有機物又はガス
ソースMBEにより、GaAs及びAlGaAs層を成長させること
は可能である。層３はその中にGaAsとAlGaAsの複数の層
を交互に含み、超格子を形成し、それは不純物及び欠陥
が基板２から上の層４ないし10中へ伝搬する可能性を下
る。この超格子はより厚いバッファ層４の必要性を下
げ、エピタキシャル層の成長に必要な時間を減す。層３
中にそのような交互になった層が10以上あることが好ま
しく、各AlGaAsは10％ないし60％の許容アルミニウム濃
度をもつ。交互になった層のそれぞれ電子又は正孔波動
関数、たとえば４ナノメータ又はそれ以下の厚さをも
つ。一例として22％のアルミニウム濃度を用いると、10
の交互の層又は周期で十分なことがわかっている。その
結果、層３の全体の厚さは約80ナノメータになる。
プレッション・モード選択ドープヘテロ接合電界効果ト
ランジスタ（以後それぞれＥ−HFET及びＤ−HFETとよ
ぶ）の両方の製作の準備ができたウエハの断面図（比率
は実際とは異なる）が示されている。ここでは詳細に述
べないが、層３ないし11（そのうち層４ないし10はここ
ではエピタキシャル層と総称し、層は暫定層とよぶ）を
分子線エピタキシー（MBE）装置内で半絶縁性GaAs基板
２上に成長させ、基板２から本質的に連続した層を形成
する。GaAs及びAlGaAs層を成長できるそのようなMBE装
置の１つは、カリフォルニア、サンタクララのバリアン
アソシエート製のバリアンゲンIIである。しかし、金属
有機物化学気相堆積（MOCVD）又は金属有機物又はガス
ソースMBEにより、GaAs及びAlGaAs層を成長させること
は可能である。層３はその中にGaAsとAlGaAsの複数の層
を交互に含み、超格子を形成し、それは不純物及び欠陥
が基板２から上の層４ないし10中へ伝搬する可能性を下
る。この超格子はより厚いバッファ層４の必要性を下
げ、エピタキシャル層の成長に必要な時間を減す。層３
中にそのような交互になった層が10以上あることが好ま
しく、各AlGaAsは10％ないし60％の許容アルミニウム濃
度をもつ。交互になった層のそれぞれ電子又は正孔波動
関数、たとえば４ナノメータ又はそれ以下の厚さをも
つ。一例として22％のアルミニウム濃度を用いると、10
の交互の層又は周期で十分なことがわかっている。その
結果、層３の全体の厚さは約80ナノメータになる。
超格子（層３）上にアンドープGaAsのバッファ層４
を、典型的な場合約10ないし1000ナノメータ、好ましく
は300ナノメータの厚さに堆積させる。以下で述べるよ
うにバッファ層４はＥ−HFET及びＤ−HFETのチャネル又
は活性領域である二次元電子ガス（２−DEG）を保持す
る。対応するＥ−HFET及びＤ−HFETのドレイン及びソー
ス電極間で電流が流れるのは、チャネル内である。
を、典型的な場合約10ないし1000ナノメータ、好ましく
は300ナノメータの厚さに堆積させる。以下で述べるよ
うにバッファ層４はＥ−HFET及びＤ−HFETのチャネル又
は活性領域である二次元電子ガス（２−DEG）を保持す
る。対応するＥ−HFET及びＤ−HFETのドレイン及びソー
ス電極間で電流が流れるのは、チャネル内である。
第１のスペーサ層５をバッファ層４上に堆積させ、ド
ナ層６をスペーサ層５上に堆積させ、第２のスペーサ層
７をドナ層上に堆積させる。第１及び第２のスペーサ及
びドナ層５、６、７は、AlGaAsでできている。しかし、
ドナ層６はドープされ、以下でより詳細に説明する。ド
ーピング濃度はＤ−HFET及びＥ−HFETの閾値電圧に強い
影響を与える。Ｅ−HFETの場合、ゼロバイアス下でドナ
層６を確実に完全に空乏にするため、ドナ層は30ナノメ
ータの厚さより小さくすべきである。更に、ドナ層６及
びスペーサ層５、７中の許容される均一なアルミニウム
の濃度は、10％ないし60％で、22％が好ましい。用いる
ドーパントとしてはシリコンが好ましいが、セレンのよ
うな他のドーパントも層６の伝導形をＮ形にするのに使
用できる。同じドーパントはウエハ１中のＮ形伝導形領
域が必要な領域に、注入するために使用される。ドナ層
６中のドーピング濃度は、その後のウエハアニール工程
前で５×1017ないし２×1018原子cm-3の範囲で、６×10
17原子cm-3が好ましい。同様にベリリウム、炭素又は他
の適当な物質も層６の伝導形をＰ形にするために使用で
きる。以下で詳細に述べるように、第１のスペーサ層５
は２−DEGをバッファ層４に閉じ込め、層５及び６中の
不純物による２−DEGの散乱を減すことにより、２−DEG
の電子移動を増し、層４及び５増の界面は２−DEGの移
動度を増す。第１のスペーサ層５に沿った第２のスペー
サ層７はアニーリングのようなその後の高温プロセス
中、ドナ層６からのドーパントの外方拡散を吸収する働
きをする。スペーサ層５の厚さは、所望のＥ−HFET又は
Ｄ−HFETの伝達関数と２−DEG中の電子移動度の所望の
増加とのいずれを重視するかで決り、１ないし５ナノメ
ータの範囲の厚さになり、以下でより詳細に述べるよう
に、ウエハアニーリング工程の後、許容しうる妥当な厚
さは約2,5ナノメータである。同様に、第２のスペーサ
層７の厚さは第１のスペーサ層５の場合と同様である。
しかし、第２層７の基本的な目的は、ドナ層６からのド
ーパントを吸収し、ドーパントが２上の層に達するのを
防止することにあり、アニール後最終的には厚さをもた
なくてもよい。それに対して、第１のスペーサ層５は２
−DEGをバッファ層４に適切に閉じ込めるのに十分な厚
さをもたなければならない。従って、第２のスペーサ層
７の厚さは、第１のスペーサ層５の厚さより幾分小さく
できる。
ナ層６をスペーサ層５上に堆積させ、第２のスペーサ層
７をドナ層上に堆積させる。第１及び第２のスペーサ及
びドナ層５、６、７は、AlGaAsでできている。しかし、
ドナ層６はドープされ、以下でより詳細に説明する。ド
ーピング濃度はＤ−HFET及びＥ−HFETの閾値電圧に強い
影響を与える。Ｅ−HFETの場合、ゼロバイアス下でドナ
層６を確実に完全に空乏にするため、ドナ層は30ナノメ
ータの厚さより小さくすべきである。更に、ドナ層６及
びスペーサ層５、７中の許容される均一なアルミニウム
の濃度は、10％ないし60％で、22％が好ましい。用いる
ドーパントとしてはシリコンが好ましいが、セレンのよ
うな他のドーパントも層６の伝導形をＮ形にするのに使
用できる。同じドーパントはウエハ１中のＮ形伝導形領
域が必要な領域に、注入するために使用される。ドナ層
６中のドーピング濃度は、その後のウエハアニール工程
前で５×1017ないし２×1018原子cm-3の範囲で、６×10
17原子cm-3が好ましい。同様にベリリウム、炭素又は他
の適当な物質も層６の伝導形をＰ形にするために使用で
きる。以下で詳細に述べるように、第１のスペーサ層５
は２−DEGをバッファ層４に閉じ込め、層５及び６中の
不純物による２−DEGの散乱を減すことにより、２−DEG
の電子移動を増し、層４及び５増の界面は２−DEGの移
動度を増す。第１のスペーサ層５に沿った第２のスペー
サ層７はアニーリングのようなその後の高温プロセス
中、ドナ層６からのドーパントの外方拡散を吸収する働
きをする。スペーサ層５の厚さは、所望のＥ−HFET又は
Ｄ−HFETの伝達関数と２−DEG中の電子移動度の所望の
増加とのいずれを重視するかで決り、１ないし５ナノメ
ータの範囲の厚さになり、以下でより詳細に述べるよう
に、ウエハアニーリング工程の後、許容しうる妥当な厚
さは約2,5ナノメータである。同様に、第２のスペーサ
層７の厚さは第１のスペーサ層５の場合と同様である。
しかし、第２層７の基本的な目的は、ドナ層６からのド
ーパントを吸収し、ドーパントが２上の層に達するのを
防止することにあり、アニール後最終的には厚さをもた
なくてもよい。それに対して、第１のスペーサ層５は２
−DEGをバッファ層４に適切に閉じ込めるのに十分な厚
さをもたなければならない。従って、第２のスペーサ層
７の厚さは、第１のスペーサ層５の厚さより幾分小さく
できる。
第１及び第２のキャップ層８、10はアンドープGaAs層
で、以下で詳細に議論されるように、Ｅ−HFET及びＤ−
HFET用のショットキー障壁ゲート電極及びオーム性ドレ
イン及びソース接触をその上に形成するために用いられ
る。キャップ層８、10は約10ナノメータの厚さである。
アンドープAlGaAsエッチ停止層９はキャップ層８、10の
間に配置され、約30ナノメータの厚さで、やはり以下で
詳細に述べるように、Ｅ−HFET用のエッチ停止層として
働く。エッチ停止層９中のアルミニウム濃度は10ないし
60％で、50％が好ましい。
で、以下で詳細に議論されるように、Ｅ−HFET及びＤ−
HFET用のショットキー障壁ゲート電極及びオーム性ドレ
イン及びソース接触をその上に形成するために用いられ
る。キャップ層８、10は約10ナノメータの厚さである。
アンドープAlGaAsエッチ停止層９はキャップ層８、10の
間に配置され、約30ナノメータの厚さで、やはり以下で
詳細に述べるように、Ｅ−HFET用のエッチ停止層として
働く。エッチ停止層９中のアルミニウム濃度は10ないし
60％で、50％が好ましい。
最後に、AlGaAsの保護層11を堆積させるがそのアルミ
ニウム濃度はエッチ停止層９と本質的に同じで、キャッ
プ層８、10とほぼ同じ厚さをもつ。以下でより詳細に述
べるように、保護層11はウエハ１を最後のエッチ及びゲ
ート形成のための金属堆積のための汚染又は損傷から保
護するための犠牲になる。
ニウム濃度はエッチ停止層９と本質的に同じで、キャッ
プ層８、10とほぼ同じ厚さをもつ。以下でより詳細に述
べるように、保護層11はウエハ１を最後のエッチ及びゲ
ート形成のための金属堆積のための汚染又は損傷から保
護するための犠牲になる。
ドナ層６のドーピング及び対応するＥ−HFET及びＤ−
HFETゲートの２−DEG層からの距離がＥ−HFET及びＤ−H
FETの閾値を決る。以下で詳細に議論するように、対応
する距離はＤ−HFETの場合層５−10の厚さにより、また
Ｅ−HFETの場合層５−８の厚さにより決る。層５−10の
厚さは厳密さを必要とし、10分の１ナノメータの誤差
で、Ｄ−HFETの閾値は約２ないし５ミリボルト、Ｅ−HF
ETの閾値は約２ミリボルト変動する。従って、Ｅ−HFET
とＤ−HFETの所望の特性が一度決り、ドナ層６のドナ濃
度が決ると、層５−10の厚さが計算される。ドナ層６に
対して上で与えられたアニール後のドーピング濃度を用
いると、0.2ボルトの閾値電圧をもつ一例としてのＥ−H
FETの場合、層５−８の組合された厚さは、本質的に50
ナノメータである。同様に、−0.6ボルトの閾値をもつ
一例としてのＤ−HFETの場合、層５−10を組合せた厚さ
は本質的に100ナノメータである。
HFETゲートの２−DEG層からの距離がＥ−HFET及びＤ−H
FETの閾値を決る。以下で詳細に議論するように、対応
する距離はＤ−HFETの場合層５−10の厚さにより、また
Ｅ−HFETの場合層５−８の厚さにより決る。層５−10の
厚さは厳密さを必要とし、10分の１ナノメータの誤差
で、Ｄ−HFETの閾値は約２ないし５ミリボルト、Ｅ−HF
ETの閾値は約２ミリボルト変動する。従って、Ｅ−HFET
とＤ−HFETの所望の特性が一度決り、ドナ層６のドナ濃
度が決ると、層５−10の厚さが計算される。ドナ層６に
対して上で与えられたアニール後のドーピング濃度を用
いると、0.2ボルトの閾値電圧をもつ一例としてのＥ−H
FETの場合、層５−８の組合された厚さは、本質的に50
ナノメータである。同様に、−0.6ボルトの閾値をもつ
一例としてのＤ−HFETの場合、層５−10を組合せた厚さ
は本質的に100ナノメータである。
上で述べたように、エピタキシャル層はバッファ層
４、第１及び第２のスペーサ層５、７、ドナ層６、第１
及び第２のキャップ層８、10及びエッチ停止層９を含
む。超格子構造３及び保護層11は残りの層４−10ととも
に組合せて用いると有利であるが、本発明の特許請求の
範囲において欠くことのできないものではない。更に、
第１及び第２のスペーサ層５、７は上で述べたように、
MESFETデバイスを製作する時ウエハから削除することが
できる。
４、第１及び第２のスペーサ層５、７、ドナ層６、第１
及び第２のキャップ層８、10及びエッチ停止層９を含
む。超格子構造３及び保護層11は残りの層４−10ととも
に組合せて用いると有利であるが、本発明の特許請求の
範囲において欠くことのできないものではない。更に、
第１及び第２のスペーサ層５、７は上で述べたように、
MESFETデバイスを製作する時ウエハから削除することが
できる。
ウエハ１の形成後、ウエハの選択された領域の浅い分
離が作られる。第２図において、フォトレジストの層12
（たとえばジプレーAZ−1350Jフォトレジス）を堆積さ
せパターン形成し、分離井戸を形成すべきウエハ１の露
出された領域を残す。典型的な場合、ウエハ全体がＥ−
HFET又はＤ−HFETを形成すべき場所を除いて露出され
る。注入源（図示されていない）は分離ドーパント13を
供給し、好ましくはイオン化した酸素で、それはウエハ
中に追いやられる。イオン化した酸素のエネルギーベル
の例は、20ないし160keV、線量は５×1012ないし1.5×1
014酸素イオンcm-2で、エネルギーが高くなるほど、深
く注入される。注入の例は１×1014cm-2で40keV、次に1
20keVにおいてである。ウエハ１中で得られる酸素原子
のピーク濃度は５×1018ないし１×1019原子cm-3であ
る。注入された酸素は注入に対して露出されたウエハの
伝導性を破壊し、それにより分離しその後ウエハ１中に
形成されるデバイスに対する容量負荷を減す。得られた
分離領域14は、第３図に示されるように形成される。
離が作られる。第２図において、フォトレジストの層12
（たとえばジプレーAZ−1350Jフォトレジス）を堆積さ
せパターン形成し、分離井戸を形成すべきウエハ１の露
出された領域を残す。典型的な場合、ウエハ全体がＥ−
HFET又はＤ−HFETを形成すべき場所を除いて露出され
る。注入源（図示されていない）は分離ドーパント13を
供給し、好ましくはイオン化した酸素で、それはウエハ
中に追いやられる。イオン化した酸素のエネルギーベル
の例は、20ないし160keV、線量は５×1012ないし1.5×1
014酸素イオンcm-2で、エネルギーが高くなるほど、深
く注入される。注入の例は１×1014cm-2で40keV、次に1
20keVにおいてである。ウエハ１中で得られる酸素原子
のピーク濃度は５×1018ないし１×1019原子cm-3であ
る。注入された酸素は注入に対して露出されたウエハの
伝導性を破壊し、それにより分離しその後ウエハ１中に
形成されるデバイスに対する容量負荷を減す。得られた
分離領域14は、第３図に示されるように形成される。
次に第２図のフォトレジスト層12を除去し、別のフォ
トレジストを堆積させる（図示されていない）。Ｅ−HF
ETを形成すべきウエハの領域で、下のウエハを露出させ
るためこのフォトレジストをパターン形成する。次に露
出された保護層11は以下で述べるAlGaAsエッチャントを
用いて、第２のキャップ層10までエッチされる。第２の
キャップ層10はそれ自身エッチ停止層９を露出するた
め、エッチされる。次に、フォトレジスト（図示されて
いない）を除去し、ウエハを完全に清浄化させる。フォ
トレジスト層11の先にエッチされていない部分及び露出
されたエッチ停止層９を同時にエッチし、Ｄ−HFETを形
成すべき第２のキャップ層10の部分と、Ｅ−HFETを形成
すべき第１のキャップ層の部分を露出させる。これによ
り第３図に示されるような構造が本質的に得られる。
トレジストを堆積させる（図示されていない）。Ｅ−HF
ETを形成すべきウエハの領域で、下のウエハを露出させ
るためこのフォトレジストをパターン形成する。次に露
出された保護層11は以下で述べるAlGaAsエッチャントを
用いて、第２のキャップ層10までエッチされる。第２の
キャップ層10はそれ自身エッチ停止層９を露出するた
め、エッチされる。次に、フォトレジスト（図示されて
いない）を除去し、ウエハを完全に清浄化させる。フォ
トレジスト層11の先にエッチされていない部分及び露出
されたエッチ停止層９を同時にエッチし、Ｄ−HFETを形
成すべき第２のキャップ層10の部分と、Ｅ−HFETを形成
すべき第１のキャップ層の部分を露出させる。これによ
り第３図に示されるような構造が本質的に得られる。
第２のキャップ層10（GaAs）のエッチ停止層９までの
エッチングは、GaAsが除去されるまで通常のヨウ化カリ
ウム／ヨウ素（KI/I2）溶液中でウエハを湿式エッチす
るのが好ましい。あるいは反応性イオンエッチを用いて
もよい。エッチングと選択的であるが、GaAsの第２のキ
ャップ層10をAlGaAsエッチ停止層９まで過剰にエッチン
グすることは、厳密でなくてよい。第２のキャップ層10
をエッチ停止層９中まで過剰にエッチングすると、第２
のキャップ層10が確実に除去され、エッチ停止層９がよ
り均一になるため有利である。しかし、第２のキャップ
層10までのAlGaAs保護層11のエッチング及び第１のキャ
ップ層８までのエッチ停止層９のエッチングは、上で述
べたように、後に形成されるＤ−HFET及びＥ−HFETの動
作にとって厳密さを要する。このエッチングは過剰エッ
チングにより第１のキャップ層８及び第２のキャップ層
10の厚さを減さないようにするため、非常に選択的であ
るとともに、露出されたAlGaAsのすべてを除去するのに
効果的でなければならない。AlGaAs層11及び９を選択的
にエッチングする好ましいプロセスの詳細については、
エフ・レン（F.Ren）らにより、上で引用した同時に出
願した明細書中に述べられている。ウエハ１は最初稀釈
された（水中に20:1）水酸化アンモニウムで清浄化し、
次に稀釈された（水中に1:1）フッ化水素酸でエッチ
し、再び稀釈NH4OHで洗浄することにより、GaAs上のAlG
aAsを数百まで選択的にエッチできると言えば、ここで
は十分である。
エッチングは、GaAsが除去されるまで通常のヨウ化カリ
ウム／ヨウ素（KI/I2）溶液中でウエハを湿式エッチす
るのが好ましい。あるいは反応性イオンエッチを用いて
もよい。エッチングと選択的であるが、GaAsの第２のキ
ャップ層10をAlGaAsエッチ停止層９まで過剰にエッチン
グすることは、厳密でなくてよい。第２のキャップ層10
をエッチ停止層９中まで過剰にエッチングすると、第２
のキャップ層10が確実に除去され、エッチ停止層９がよ
り均一になるため有利である。しかし、第２のキャップ
層10までのAlGaAs保護層11のエッチング及び第１のキャ
ップ層８までのエッチ停止層９のエッチングは、上で述
べたように、後に形成されるＤ−HFET及びＥ−HFETの動
作にとって厳密さを要する。このエッチングは過剰エッ
チングにより第１のキャップ層８及び第２のキャップ層
10の厚さを減さないようにするため、非常に選択的であ
るとともに、露出されたAlGaAsのすべてを除去するのに
効果的でなければならない。AlGaAs層11及び９を選択的
にエッチングする好ましいプロセスの詳細については、
エフ・レン（F.Ren）らにより、上で引用した同時に出
願した明細書中に述べられている。ウエハ１は最初稀釈
された（水中に20:1）水酸化アンモニウムで清浄化し、
次に稀釈された（水中に1:1）フッ化水素酸でエッチ
し、再び稀釈NH4OHで洗浄することにより、GaAs上のAlG
aAsを数百まで選択的にエッチできると言えば、ここで
は十分である。
保護層11とエッチ停止層９のエッチング後、第３図に
示された構造が得られる。露出された第１のキャップ層
８はＥ−HFETの表面に隣接した部分を形成し、第２のキ
ャップ層10はＤ−HFETの表面に隣接した部分を形成す
る。上で述べた浅い分離工程は、層９、10及び11のエッ
チング後に行うこともできることを理解すべきである。
示された構造が得られる。露出された第１のキャップ層
８はＥ−HFETの表面に隣接した部分を形成し、第２のキ
ャップ層10はＤ−HFETの表面に隣接した部分を形成す
る。上で述べた浅い分離工程は、層９、10及び11のエッ
チング後に行うこともできることを理解すべきである。
次に、第４図において、均一で厚い耐熱金属の層15
を、Ｅ−HFET及びＤ−HFET用のゲートを形成するため、
ウエハ上に堆積させる。ゲートに好ましい耐熱性金属は
タングステンシリサイド（W1Si0.45）でスパッタで堆積
させる。しかし、窒素タングステン（WN）又はタングス
テンシリサイド・ナイトライド（WSiN）も使用できる。
W1Si0.45は高結晶化温度（850℃以上）をもち、高く高
温アニール工程でもアモルファスのままで、従ってGa,A
s,W及びSiの相互拡散に対する障壁として役立つ。更
に、その後に形成されるゲートの抵抗率を下るため、タ
ングステンの層を対応する形のシリサイド上に堆積させ
ることもできる。次にフォトレジストの層を金属15上に
堆積させ、パターン形成し、Ｅ−HFET及びＤ−HFETのゲ
ートとなるべき部分のフォトレジスト16を残す。次に好
ましくは三フッ化窒素（NF3）、六フッ化イオウ（SF6）
又は四フッ化炭素（CF4）を用いた反応性イオンエッチ
（RIE）により露出させた金属15をエッチし、パターン
形成されたフォトレジスト16下に金属15を残す。
を、Ｅ−HFET及びＤ−HFET用のゲートを形成するため、
ウエハ上に堆積させる。ゲートに好ましい耐熱性金属は
タングステンシリサイド（W1Si0.45）でスパッタで堆積
させる。しかし、窒素タングステン（WN）又はタングス
テンシリサイド・ナイトライド（WSiN）も使用できる。
W1Si0.45は高結晶化温度（850℃以上）をもち、高く高
温アニール工程でもアモルファスのままで、従ってGa,A
s,W及びSiの相互拡散に対する障壁として役立つ。更
に、その後に形成されるゲートの抵抗率を下るため、タ
ングステンの層を対応する形のシリサイド上に堆積させ
ることもできる。次にフォトレジストの層を金属15上に
堆積させ、パターン形成し、Ｅ−HFET及びＤ−HFETのゲ
ートとなるべき部分のフォトレジスト16を残す。次に好
ましくは三フッ化窒素（NF3）、六フッ化イオウ（SF6）
又は四フッ化炭素（CF4）を用いた反応性イオンエッチ
（RIE）により露出させた金属15をエッチし、パターン
形成されたフォトレジスト16下に金属15を残す。
次にパターン形成されたフォトレジスト16が除かれ、
第５図中のゲート電極17が残る。次に、シリコンである
ドーパントをウエハ中に選択的に注入し、Ｅ−HET及び
Ｄ−HETのＮ形ソース及びドレイン領域を形成する。最
初にフォトレジスト18の層を堆積させパターン形成し
て、Ｎ形領域を形成したいウエハの部分を露出させる。
ここで第５図に示されるように、パターン形成されたフ
ォトレジスト18が分離領域14を被覆するが、フォトレジ
スト18はウエハの任意の領域を被覆してよい。次に注入
源（図示されていない）から単価にイオン化したシリコ
ン原子19がフォトレジスト18及びゲート電極17の被覆す
るウエハ１の部分を除き、露出されたウエハ中に注入さ
れる。このプロセスにより、第６図に示された自己整合
構造が得られる。注入後、フォトレジスト18（第５図）
が除去される。ウエハ１中へのシリコン注入の効果は、
注入された層をｎ形に変え、それは層４ないし10中では
“n"を印されている。シリコンの注入によりバッファ層
４の注入領域中の２−DEG層が破壊され、ゲート17下の
非注入領域中にのみ２−DEGが残る。ここで、“トラン
ジスタ機能”はシリコン注入領域間でのみ可能で、ゲー
ト17に印加された電圧により制御される。エピタキシャ
ル層中の注入シリコンの濃度は、ソース及びドレイン領
域に対してできるだけ低い抵抗率を得るため、可能な限
り高くすべきである。シリコンイオンの注入は20ないし
150keVのエネルギーをもち、３×1012ないし３×1013シ
リコンイオンcm-2の線量をもつ。注入の一例ではドーズ
が２×1013イオンcm-2、30keVで、次に２×1013イオンc
m-2のドーズ、120keVにおいてである。アニーリング工
程前のウエハ１中のシリコンイオンの得られるピーク濃
度は、１×1018ないし３×1018イオンcm-3である。実際
には２×1018シリコンイオンcm-3の濃度が上限である。
Ｅ−HFET及びＤ−HFETのソース及びドレイン領域として
は、ドナ層と同じ伝導形、ここではＮ形であることが好
ましいが、上で述べたように、ベリリウムのような他の
ドーパントを注入することにより、ソース及びドレイン
領域をＰ形にすることができる。ドナ層６は注入に用い
られるのと同じドーパントをドープするのが好ましい。
第５図中のゲート電極17が残る。次に、シリコンである
ドーパントをウエハ中に選択的に注入し、Ｅ−HET及び
Ｄ−HETのＮ形ソース及びドレイン領域を形成する。最
初にフォトレジスト18の層を堆積させパターン形成し
て、Ｎ形領域を形成したいウエハの部分を露出させる。
ここで第５図に示されるように、パターン形成されたフ
ォトレジスト18が分離領域14を被覆するが、フォトレジ
スト18はウエハの任意の領域を被覆してよい。次に注入
源（図示されていない）から単価にイオン化したシリコ
ン原子19がフォトレジスト18及びゲート電極17の被覆す
るウエハ１の部分を除き、露出されたウエハ中に注入さ
れる。このプロセスにより、第６図に示された自己整合
構造が得られる。注入後、フォトレジスト18（第５図）
が除去される。ウエハ１中へのシリコン注入の効果は、
注入された層をｎ形に変え、それは層４ないし10中では
“n"を印されている。シリコンの注入によりバッファ層
４の注入領域中の２−DEG層が破壊され、ゲート17下の
非注入領域中にのみ２−DEGが残る。ここで、“トラン
ジスタ機能”はシリコン注入領域間でのみ可能で、ゲー
ト17に印加された電圧により制御される。エピタキシャ
ル層中の注入シリコンの濃度は、ソース及びドレイン領
域に対してできるだけ低い抵抗率を得るため、可能な限
り高くすべきである。シリコンイオンの注入は20ないし
150keVのエネルギーをもち、３×1012ないし３×1013シ
リコンイオンcm-2の線量をもつ。注入の一例ではドーズ
が２×1013イオンcm-2、30keVで、次に２×1013イオンc
m-2のドーズ、120keVにおいてである。アニーリング工
程前のウエハ１中のシリコンイオンの得られるピーク濃
度は、１×1018ないし３×1018イオンcm-3である。実際
には２×1018シリコンイオンcm-3の濃度が上限である。
Ｅ−HFET及びＤ−HFETのソース及びドレイン領域として
は、ドナ層と同じ伝導形、ここではＮ形であることが好
ましいが、上で述べたように、ベリリウムのような他の
ドーパントを注入することにより、ソース及びドレイン
領域をＰ形にすることができる。ドナ層６は注入に用い
られるのと同じドーパントをドープするのが好ましい。
第６図中の構造を高温アニールすると、層４−10中の
シリコン注入種が活性化される。アニーリング工程の例
は、100ミリTorrの圧力又はそれ以上でひ素の雰囲気中
で、好ましくは二酸化シリコン（SiO2）、シリコンオキ
シナイトライド（SiOxNy）又はシリコン窒化物（Si
xNy）のキャプ層（図示されていない）とともに、約10
分間、約800℃の温度でウエハ１を加熱することであ
る。あるいは、たとえば825℃で30秒間、急速熱アニー
ルを用いることもできる。先に述べたように、ドナ層６
中のシリコンドーパントは外方拡散し、先にアンドープ
AlGaAsスペーサ層５、７の部分をAlGaAsに変換し、ここ
での目的ではドナ層６から区別できないようになる。す
なわち、ドナ層６からのドーパントを吸収するスペーサ
層５、７の部分は実効的にドナ層６の部分となる。しか
し、上で述べたように、ドナ層６中のドーパントは第１
のキャップ層８又はバッファ層４に到達してはならな
い。より具体的には、スペーサ層５は十分な幅をもち、
２−DEGはウエハ１のアニーリング後バッファ層４中に
残る。第７図中に示されるように、層４、５及び６はそ
の伝導帯下端のエネルギーダイアグラムが、層４、５及
び６と対応して水平方向に示されている。EFは図示され
た構造のフェルミエネルギーレベルである。図示される
ように、スペーサ層５の幅は２−DEGを適切な位置、ス
ペーサ層５及びバッファ層４により形成されるポテンシ
ャル井戸中に保つために厳密さを要する。上で述べたよ
うに、スペーサ層５の幅はアニーリング後約2.5ナノメ
ータで、２−DEGの適切な閉じ込めのためには、約22％
のアルミニウム濃度をもつべきである。
シリコン注入種が活性化される。アニーリング工程の例
は、100ミリTorrの圧力又はそれ以上でひ素の雰囲気中
で、好ましくは二酸化シリコン（SiO2）、シリコンオキ
シナイトライド（SiOxNy）又はシリコン窒化物（Si
xNy）のキャプ層（図示されていない）とともに、約10
分間、約800℃の温度でウエハ１を加熱することであ
る。あるいは、たとえば825℃で30秒間、急速熱アニー
ルを用いることもできる。先に述べたように、ドナ層６
中のシリコンドーパントは外方拡散し、先にアンドープ
AlGaAsスペーサ層５、７の部分をAlGaAsに変換し、ここ
での目的ではドナ層６から区別できないようになる。す
なわち、ドナ層６からのドーパントを吸収するスペーサ
層５、７の部分は実効的にドナ層６の部分となる。しか
し、上で述べたように、ドナ層６中のドーパントは第１
のキャップ層８又はバッファ層４に到達してはならな
い。より具体的には、スペーサ層５は十分な幅をもち、
２−DEGはウエハ１のアニーリング後バッファ層４中に
残る。第７図中に示されるように、層４、５及び６はそ
の伝導帯下端のエネルギーダイアグラムが、層４、５及
び６と対応して水平方向に示されている。EFは図示され
た構造のフェルミエネルギーレベルである。図示される
ように、スペーサ層５の幅は２−DEGを適切な位置、ス
ペーサ層５及びバッファ層４により形成されるポテンシ
ャル井戸中に保つために厳密さを要する。上で述べたよ
うに、スペーサ層５の幅はアニーリング後約2.5ナノメ
ータで、２−DEGの適切な閉じ込めのためには、約22％
のアルミニウム濃度をもつべきである。
ウエハ１の高温アニールの後、ここで深い分離注入と
よぶ第２の分離注入が行われ、Ｅ−HFET及びＤ−HFETの
完全な分離が確実になる。フォトレジスト20（第６図）
を堆積し、パターン形成し第２図のフォトレジスト12と
本質的に同じパターンが得られる。この方式によりフォ
トレジスト20及びフォトレジスト12のパターン形成用マ
スクと同じマスクを用いることが可能になる。次に、ウ
エハ１は注入源（図示されていない）に露出され、それ
は浅い注入に用いられたのと同じもの、たとえば酸素が
望ましい分離用ドーパント21を供給する。注入の例は13
0keVにおいて２×1013の二価にイオン化した酸素イオン
cm-2で、５×1017ないし５×1018原子cm-3のピーク濃度
が得られる。しかし、ホウ素、アルゴン又は水素のよう
な他の注入種も用いることができることを理解すべきで
ある。深い分離注入の後、分離領域14はフォトレジスト
20の除去後、第８図に示されるように、少くとも超格子
構造３を貫いて延びる。この深い分離注入により、分離
領域14により分離されたHFET間のすべての可能性のある
低伝導路が、実質的に除去される。次に、ウエハ１はヘ
リウム又は窒素の雰囲気中で、たとえば500℃において1
0分間アニールされるか、たとえば550℃の温度において
30秒間急速熱アニールされる。
よぶ第２の分離注入が行われ、Ｅ−HFET及びＤ−HFETの
完全な分離が確実になる。フォトレジスト20（第６図）
を堆積し、パターン形成し第２図のフォトレジスト12と
本質的に同じパターンが得られる。この方式によりフォ
トレジスト20及びフォトレジスト12のパターン形成用マ
スクと同じマスクを用いることが可能になる。次に、ウ
エハ１は注入源（図示されていない）に露出され、それ
は浅い注入に用いられたのと同じもの、たとえば酸素が
望ましい分離用ドーパント21を供給する。注入の例は13
0keVにおいて２×1013の二価にイオン化した酸素イオン
cm-2で、５×1017ないし５×1018原子cm-3のピーク濃度
が得られる。しかし、ホウ素、アルゴン又は水素のよう
な他の注入種も用いることができることを理解すべきで
ある。深い分離注入の後、分離領域14はフォトレジスト
20の除去後、第８図に示されるように、少くとも超格子
構造３を貫いて延びる。この深い分離注入により、分離
領域14により分離されたHFET間のすべての可能性のある
低伝導路が、実質的に除去される。次に、ウエハ１はヘ
リウム又は窒素の雰囲気中で、たとえば500℃において1
0分間アニールされるか、たとえば550℃の温度において
30秒間急速熱アニールされる。
ドレイン及びソース接触領域はドープされた第１及第
２のキャップ層８、10の表面隣接部分へのオーム性触媒
を必要とする。第８図において、フォトレジスト22を堆
積しパターン形成して、接触を形成すべき第１及び第２
のキャップ層８、10の部分を露出させる。金及びゲルマ
ニウム合金の第１層の例を、薄い交互になった層と混合
するかその中に堆積させる。次に一例の層としてニッケ
ル及び最後に一例としての金の層を堆積させ、層全体を
一括して23、23′と印をつける。金：ゲルマニウム合金
の第１の層はドープされたGaAsの第１及び第２のキャッ
プ層８、10へのオーム性触媒を確実にする。金：ゲルマ
ニウム／銀／金又はニッケル／金：ゲルマニウム／金の
ような他の金属及び合金も、ドープGaAsへのオーム性触
媒として使用できる。不要な金属23′はフォトレジスト
22を除去するとき、フォトレジスト22上の金属23′を
“リフトオフ”することにより除去される。以下でより
詳細に述べるように、もしアルミニウムをウエハ１上の
デバイスの相互接続に用いるなら、オーム性触媒とアル
ミニウム間の障壁を、W1Si0.45、WN又はWSiNのようなオ
ーム性接触子23上の最上部層として堆積させる。
２のキャップ層８、10の表面隣接部分へのオーム性触媒
を必要とする。第８図において、フォトレジスト22を堆
積しパターン形成して、接触を形成すべき第１及び第２
のキャップ層８、10の部分を露出させる。金及びゲルマ
ニウム合金の第１層の例を、薄い交互になった層と混合
するかその中に堆積させる。次に一例の層としてニッケ
ル及び最後に一例としての金の層を堆積させ、層全体を
一括して23、23′と印をつける。金：ゲルマニウム合金
の第１の層はドープされたGaAsの第１及び第２のキャッ
プ層８、10へのオーム性触媒を確実にする。金：ゲルマ
ニウム／銀／金又はニッケル／金：ゲルマニウム／金の
ような他の金属及び合金も、ドープGaAsへのオーム性触
媒として使用できる。不要な金属23′はフォトレジスト
22を除去するとき、フォトレジスト22上の金属23′を
“リフトオフ”することにより除去される。以下でより
詳細に述べるように、もしアルミニウムをウエハ１上の
デバイスの相互接続に用いるなら、オーム性触媒とアル
ミニウム間の障壁を、W1Si0.45、WN又はWSiNのようなオ
ーム性接触子23上の最上部層として堆積させる。
フォトレジスト22及び不要な金属23′（第８図）の除
去後、残ったオーム性接触金属23は第９図に示されるよ
うに、Ｅ−HFET及びＤ−HFETのソース／ドレイン接触子
である。次にウエハ１は金属オーム性接触特性のソース
／ドレイン接触子23を合金化し、下のソース及びドレイ
ンとオーム性触媒を形成するため、アニールされる。こ
のオーム性アニールはヘリウム又は窒素雰囲気中で、35
0−450℃の低温で10ないし60秒行う。
去後、残ったオーム性接触金属23は第９図に示されるよ
うに、Ｅ−HFET及びＤ−HFETのソース／ドレイン接触子
である。次にウエハ１は金属オーム性接触特性のソース
／ドレイン接触子23を合金化し、下のソース及びドレイ
ンとオーム性触媒を形成するため、アニールされる。こ
のオーム性アニールはヘリウム又は窒素雰囲気中で、35
0−450℃の低温で10ないし60秒行う。
上で議論した深い分離用注入は、オーム性接触金属23
の堆積後行え、それによりオーム性接触金属23と深い分
離注入の両方のアニーリング工程を組合せることができ
る。オーム性アニールの後、典型的な場合二酸化シリコ
ン（SiO2）又はシリコンオキシナイトライド（SiOxNy）
のような第１の絶縁層を、好ましくはプラズマ補助化学
気相堆積（PCVD）により、第10図に示されるように堆積
させる。フォトレジスト（図示されていない）を堆積さ
せ、パターン形成して、ドレイン及びソース接触金属23
又はゲート17のような下の金属への窓又は開孔が必要な
部分で、第１の絶縁層24を露出させる。次に、たとえば
SF6、NF3又はCF4を用いたドライエッチングにより、通
常の非等方性エッチで第１の絶縁層をエッチングする。
次に、フォトレジスト（図示されていない）を除去し、
ウエハ１を洗浄し、第１の金属層25を堆積させる。第１
の金属相互接続層25はアルミニウムが好ましいが、（リ
フトオフ技術を用いて）金を金属22として用いることが
できる。上で論議したように、アルミニウム金属部を用
いるならば、アルミニウム／金相互作用を防止するた
め、W1Si0.45の障壁層をオーム性接触金属23を堆積させ
る。フォトレジスト（図示されていない）を次に堆積さ
せ、パターン形成して金属相互接続層25を残し、除去す
べき部分を露出させる。次に金属相互接続層25をエッチ
し、フォトレジスト（図示されていない）を除去する
と、本質的に第10図に示される構造が残る。第１の相互
接続層25は一例としての第10図中のＥ−HFET及びＤ−HF
ETのドレイン及びソース接触として示されている。
の堆積後行え、それによりオーム性接触金属23と深い分
離注入の両方のアニーリング工程を組合せることができ
る。オーム性アニールの後、典型的な場合二酸化シリコ
ン（SiO2）又はシリコンオキシナイトライド（SiOxNy）
のような第１の絶縁層を、好ましくはプラズマ補助化学
気相堆積（PCVD）により、第10図に示されるように堆積
させる。フォトレジスト（図示されていない）を堆積さ
せ、パターン形成して、ドレイン及びソース接触金属23
又はゲート17のような下の金属への窓又は開孔が必要な
部分で、第１の絶縁層24を露出させる。次に、たとえば
SF6、NF3又はCF4を用いたドライエッチングにより、通
常の非等方性エッチで第１の絶縁層をエッチングする。
次に、フォトレジスト（図示されていない）を除去し、
ウエハ１を洗浄し、第１の金属層25を堆積させる。第１
の金属相互接続層25はアルミニウムが好ましいが、（リ
フトオフ技術を用いて）金を金属22として用いることが
できる。上で論議したように、アルミニウム金属部を用
いるならば、アルミニウム／金相互作用を防止するた
め、W1Si0.45の障壁層をオーム性接触金属23を堆積させ
る。フォトレジスト（図示されていない）を次に堆積さ
せ、パターン形成して金属相互接続層25を残し、除去す
べき部分を露出させる。次に金属相互接続層25をエッチ
し、フォトレジスト（図示されていない）を除去する
と、本質的に第10図に示される構造が残る。第１の相互
接続層25は一例としての第10図中のＥ−HFET及びＤ−HF
ETのドレイン及びソース接触として示されている。
最終的な構造を平坦化するのを助けるため、第１の絶
縁層24を必要に応じて非常に厚く、たとえば800ナノメ
ータに堆積させ、本質的に平坦な表面を形成するまでエ
ッチバックしてもよい。
縁層24を必要に応じて非常に厚く、たとえば800ナノメ
ータに堆積させ、本質的に平坦な表面を形成するまでエ
ッチバックしてもよい。
第２の絶縁層26を第11図に示されるように、第１の金
属相互接続層25及び第１の絶縁層24上に堆積させる。絶
縁層26は第１の絶縁層24の組成と同様である。フォトレ
ジスト層（図示されていない）を堆積させ、パターン形
成して下の第１の金属相互接続層25への接触のために窓
又は開孔を形成すべき部分の第２の絶縁層26中の窓を露
出させる。次に、上で述べたように、通常の非等方性エ
ッチを用いて第２の絶縁層26をエッチする。次に、フォ
トレジスト（図示されていない）を除去し、第２の金属
相互接続層27を堆積させる。第２の金属相互接続層27上
にもう１つのフォトレジスト（図示されていない）を堆
積させ、不要な金属相互接続27の除去のためパターン形
成する。第２の金属相互接続層27は第11図において、第
１層の金属相互接続層25を通して一例としてのＥ−HFET
及びＤ−HFETの両方へのソース及びドレイン接触として
示されている。第２のレベルの金属相互接続層27（及び
それに続く任意の金属）は第１層の金属相互接続層25と
同じ組成であることが好ましい。
属相互接続層25及び第１の絶縁層24上に堆積させる。絶
縁層26は第１の絶縁層24の組成と同様である。フォトレ
ジスト層（図示されていない）を堆積させ、パターン形
成して下の第１の金属相互接続層25への接触のために窓
又は開孔を形成すべき部分の第２の絶縁層26中の窓を露
出させる。次に、上で述べたように、通常の非等方性エ
ッチを用いて第２の絶縁層26をエッチする。次に、フォ
トレジスト（図示されていない）を除去し、第２の金属
相互接続層27を堆積させる。第２の金属相互接続層27上
にもう１つのフォトレジスト（図示されていない）を堆
積させ、不要な金属相互接続27の除去のためパターン形
成する。第２の金属相互接続層27は第11図において、第
１層の金属相互接続層25を通して一例としてのＥ−HFET
及びＤ−HFETの両方へのソース及びドレイン接触として
示されている。第２のレベルの金属相互接続層27（及び
それに続く任意の金属）は第１層の金属相互接続層25と
同じ組成であることが好ましい。
２つだけの相互接続層25、27が示されているが、第11
図に示される構造に他の金属相互接続層を加えることが
できる。最後の金属層、ここでは層27上に、もう１つの
絶縁層28及び不活性化層29を、完成した回路を汚染から
保護するため堆積させる。不活性化層29はシリコン窒化
物（Si3O4）又はSiOxNyが好ましい。層28、29上にフォ
トレジストを堆積させ、回路への外部導電体（図示され
ていない）のボンディングを可能にするため窓30を形成
すべき部分の層28、29を露出する目的で、パターン形成
される。層28、29は通常の非等方性エッチによりエッチ
され、フォトレジスト（図示されていない）が除去さ
れ、ボンディングパッド及びウエハ１を完成させるた
め、下の金属相互接続層27への窓がその中に残る。
図に示される構造に他の金属相互接続層を加えることが
できる。最後の金属層、ここでは層27上に、もう１つの
絶縁層28及び不活性化層29を、完成した回路を汚染から
保護するため堆積させる。不活性化層29はシリコン窒化
物（Si3O4）又はSiOxNyが好ましい。層28、29上にフォ
トレジストを堆積させ、回路への外部導電体（図示され
ていない）のボンディングを可能にするため窓30を形成
すべき部分の層28、29を露出する目的で、パターン形成
される。層28、29は通常の非等方性エッチによりエッチ
され、フォトレジスト（図示されていない）が除去さ
れ、ボンディングパッド及びウエハ１を完成させるた
め、下の金属相互接続層27への窓がその中に残る。
層４−10及び24−29のすべての厚さは、すべての図に
おいて実際の比率とは異なることに注意すべきである。
特に、層９及び10の組合せた厚さは約50ナノメータで、
これは第１の金属層25の典型的な厚さ（500ないし1000
ナノメータ）に比べ非常に小さく、第９図の構造全体を
本質的に平坦にする。
おいて実際の比率とは異なることに注意すべきである。
特に、層９及び10の組合せた厚さは約50ナノメータで、
これは第１の金属層25の典型的な厚さ（500ないし1000
ナノメータ）に比べ非常に小さく、第９図の構造全体を
本質的に平坦にする。
本発明の好まし実施例について述べてきたが、その概
念を含んだ他の実施例を用いてもよいことは、当業者に
は明らかであろう。従って、本発明はここで述べた実施
例には限定されず、特許請求の範囲に述べられた精神及
び視野にのみ限定されるべきである。
念を含んだ他の実施例を用いてもよいことは、当業者に
は明らかであろう。従って、本発明はここで述べた実施
例には限定されず、特許請求の範囲に述べられた精神及
び視野にのみ限定されるべきである。
第１図はその上に成長させた複数の層を有する基板の断
面図； 第２図は浅い分離用注入を行った第１図の構造を示す
図； 第３図は選択エッチ後の第２図の構造を示す図； 第４図は堆積させたゲート金属とパターン形成されたフ
ォトレジストをその上に有する第３図の構造を示す図； 第５図はＥ−HETとＤ−HET用の適切な位置のゲートを有
し、ドーパント注入を行った第４図の構造を示す図； 第６図は自己整合HFETドレイン及びソース領域を形成す
るための注入を行った後、深い分離用注入を行った第５
図の構造を示す図； 第７図は伝導帯下端のエネルギーダイヤグラムとそれに
対応する半導体層を表わす図； 第８図はソース／ドレイン領域の電極用に上に堆積させ
たパターン形成されたフォトレジストと金属を有する第
６図の構造を示す図； 第９図はソース／ドレイン領域電極用に、金属を残して
除去されたフォトレジストとマスクされない金属を有す
る第８図の構造を示す図； 第10図は第１の誘電体層とその上の第１の金属層を有す
る第９図の構造を示す図； 第11図は第２の誘電体層、第２の金属層及びその上の保
護層を有する第10図の完成した構造を示す図である。 主要符号の説明 ４……バッファ層、５……第１のスペーサ層 ６……ドナ層、７……第２のスペーサ層、 ８……第１のキャップ層、９……エッチ停止層 10……第２のキャップ層、11……保護層 24、26……誘電体層 25、27……相互接続層
面図； 第２図は浅い分離用注入を行った第１図の構造を示す
図； 第３図は選択エッチ後の第２図の構造を示す図； 第４図は堆積させたゲート金属とパターン形成されたフ
ォトレジストをその上に有する第３図の構造を示す図； 第５図はＥ−HETとＤ−HET用の適切な位置のゲートを有
し、ドーパント注入を行った第４図の構造を示す図； 第６図は自己整合HFETドレイン及びソース領域を形成す
るための注入を行った後、深い分離用注入を行った第５
図の構造を示す図； 第７図は伝導帯下端のエネルギーダイヤグラムとそれに
対応する半導体層を表わす図； 第８図はソース／ドレイン領域の電極用に上に堆積させ
たパターン形成されたフォトレジストと金属を有する第
６図の構造を示す図； 第９図はソース／ドレイン領域電極用に、金属を残して
除去されたフォトレジストとマスクされない金属を有す
る第８図の構造を示す図； 第10図は第１の誘電体層とその上の第１の金属層を有す
る第９図の構造を示す図； 第11図は第２の誘電体層、第２の金属層及びその上の保
護層を有する第10図の完成した構造を示す図である。 主要符号の説明 ４……バッファ層、５……第１のスペーサ層 ６……ドナ層、７……第２のスペーサ層、 ８……第１のキャップ層、９……エッチ停止層 10……第２のキャップ層、11……保護層 24、26……誘電体層 25、27……相互接続層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート ジョージ バカ アメリカ合衆国 19604 ペンシルヴァ ニア，リーディング，スプリング スト リート 1122 (72)発明者 ランドルフ エッチ．バートン アメリカ合衆国 19518 ペンシルヴァ ニア，ダグラスヴィル．パイン レーン 69 (72)発明者 マイケル フィリップ アイアンナッズ ィ アメリカ合衆国 19508 ペンシルヴァ ニア，バーズボロー，ウェスト オーク ブルック ドライヴ 220 (72)発明者 アレックス ラハヴ アメリカ合衆国 18104 ペンシルヴァ ニア，アレンタウン，ドー トレイル ロード 1314 (72)発明者 シン―シェム ペイ アメリカ合衆国 07974 ニュージャー シイ，ニュープロヴィデンス，イーザン ドライヴ 15 (72)発明者 クラウド ルイス レイノルズ，ジュニ ヤ アメリカ合衆国 19608 ペンシルヴァ ニア，シンキング スプリング，オクタ ゴン アヴェニュー 2901 (72)発明者 シーホン―ハ ヴォン アメリカ合衆国 19610 ペンシルヴァ ニア，ワイオミッシング ヒルズ，オー ヴァーヒル ロード 13 (56)参考文献 特開 昭59−168677（ＪＰ，Ａ) 特開 昭59−191386（ＪＰ，Ａ) 特開 昭61−13630（ＪＰ，Ａ) 特開 昭53−146577（ＪＰ，Ａ) 特開 昭57−192083（ＪＰ，Ａ) 特開 昭60−116178（ＪＰ，Ａ) 特開 昭58−130559（ＪＰ，Ａ) 特開 昭59−18679（ＪＰ，Ａ) 特開 昭61−35567（ＪＰ，Ａ) 特開 昭62−111474（ＪＰ，Ａ) 特開 平２−10747（ＪＰ，Ａ)
Claims (12)
- 【請求項１】第１の禁制帯ギャップを有する化合物半導
体のバッファ層（４）を成長させ、それから第２の禁制
帯ギャップを有するドープされた化合物半導体のドナ層
（６）を成長させる工程とを含むHFETを含む化合物半導
体集積回路の製造方法において、 前記ドナ層（６）の上に前記第１の禁制帯ギャップを有
するアンドープ化合物半導体の第１のキャップ層（８）
を成長させる工程； 前記第１のキャップ層（８）の上に第３の禁制帯ギャッ
プを有するアンドープ化合物半導体のエッチ停止層
（９）を成長させる工程；および 前記エッチ停止層（９）の上に前記第１の禁制帯ギャッ
プを有するアンドープ化合物半導体の第２のキャップ層
（10）を成長させる工程とからなり、 前記第２および第３の禁制帯ギャップは前記第１の禁制
帯ギャップより大きく、前記第１のキャップ層（８）が
後に作られるＥ−FETの主平面となり、前記第２のキャ
ップ層（10）が後に作られるＤ−FETの主平面となり、
該主平面上にHFETのゲート電極（17）およびソース／ド
レイン接触子（23）が形成されることを特徴とする化合
物半導体集積回路の製造方法。 - 【請求項２】前記第２の禁制帯ギャップを有する化合物
半導体の第１のスペーサ層（５）を成長させる工程；お
よび 前記第２の禁制帯ギャップを有する化合物半導体の第２
のスペーサ層（７）を成長させる工程とからなり、 前記第１のスペーサ層（５）は前記バッファ層（４）と
ドナ層（６）との間に配置され、前記第２のスペーサ層
（７）は前記ドナ層（６）と前記第１のキャップ層
（８）との間に配置されることを特徴とする請求項１記
載の化合物半導体集積回路の製造方法。 - 【請求項３】前記第３の禁制帯ギャップを有する化合物
半導体の保護層（11）を成長させる工程を含み、 前記保護層（11）は前記第２のキャップ層（10）上に成
長させることを特徴とする請求項２記載の化合物半導体
集積回路の製造方法。 - 【請求項４】Ｅ−HFETを形成すべき部分で前記保護層
（11）を選択的にエッチングして前記第２のキャップ層
（10）を露出する工程； 該露出された前記第２のキャップ層（10）をエッチング
して前記エッチ停止層（９）を露出する工程； 該露出されたエッチ停止層（９）および残った保護層
（11）をエッチングして前記第１のキャップ層（８）お
よび第２のキャップ層（10）の主平面をそれぞれ露出す
る工程； 該露出された第１および第２のキャップ層（８、10）の
主平面上に、ゲート電極となる金属（15）を堆積させる
工程； およびそれぞれＥ−HFETおよびＤ−HFETのゲートを形成
するため、該堆積された金属（15）を選択的にエッチン
グしてゲート電極（17）を形成する工程を含むことを特
徴とする請求項３記載の化合物半導体集積回路の製造方
法。 - 【請求項５】A. 前記バッファ層（４）、前記ドナ層
（６）、前記第１のキャップ層（８）、前記エッチ停止
層（９）、および前記第２のキャップ層（10）を基板上
にエピタキシャル層として成長させる工程； B. 前記エピタキシャル層に分離領域（14）を形成して
前記エピタキシャル層の選択された領域を分離する工
程； C. Ｅ−FETの主平面となる第１のキャップ層（８）お
よびＤ−FETの主平面となる第２のキャップ層（10）を
露出するよう、前記エピタキシャル層の選択された領域
をエッチングする工程； D. 前記露出された主平面である第１と第２のキャップ
層（８、10）上にＥ−FETとＤ−FETのゲート電極（17）
を形成する工程； E. 前記選択されたエピタキシャル領域中にＥ−FETと
Ｄ−FETそれぞれのソース／ドレイン領域を形成する工
程； F. 前記形成されたソース／ドレイン領域の主平面にソ
ース／ドレイン接触子（23）を形成する工程； G. 前記工程Ａ〜Ｆで得られた構造上に誘電体層（24、
26）を堆積される工程； H. 堆積された前記誘電体層（24、26）を選択的にエッ
チングして開孔を形成する工程； I. 前記形成された開孔を通じた相互接続層（25、27）
を形成する工程； J. 前記工程Ａ〜Ｉで得られた構造上に不活性化層（2
8、29）を形成する工程を含み、 前記工程Ｇ、ＨおよびＩは相互接続の所望の各層に対し
て行われることを特徴とする請求項１記載の化合物半導
体集積回路の製造方法。 - 【請求項６】前記Ｅ−FETを形成すべきエピタキシャル
層の選択された領域のエッチングは、実質的にエッチ停
止層（９）と第１のキャップ層（８）間の界面において
停止することを特徴とする請求項５記載の化合物半導体
集積回路の製造方法。 - 【請求項７】前記ゲート電極（17）を形成する工程が、 前記主平面上に耐熱性金属層（15）を堆積させる工程； 前記堆積された耐熱性金属層（15）上にフォトレジスト
（16）を堆積させる工程； 前記堆積されたフォトレジスト（16）をパターン形成す
る工程；および フォトレジスト（16）および耐熱性金属層（15）をエッ
チングする工程を含むことを特徴とする請求項６記載の
化合物半導体集積回路の製造方法。 - 【請求項８】前記ソース／ドレイン領域を形成する工程
が、 前記エピタキシャル層の選択された領域中にドーパント
種（19）を注入する工程；および 前記ドーパント種（19）が注入されたエピタキシャル層
をアニーリングする工程を含むことを特徴とする請求項
６記載の化合物半導体集積回路の製造方法。 - 【請求項９】前記ソース／ドレイン接触子（23）を形成
する工程が、 フォトレジスト（20）を前記主平面上に堆積させる工
程； 前記堆積されたフォトレジスト（20）をパターン形成
し、オーム性接触領域を形成すべきソース／ドレイン領
域上に窓を開ける工程； 前記堆積されたフォトレジスト（20）上及び前記窓中に
金属を堆積させる工程； 前記堆積された金属をエッチングし、窓中に金属を残す
工程；および 前記窓中に残った金属をアニーリングする工程 を含むことを特徴とする請求項６記載の化合物半導体集
積回路の製造方法。 - 【請求項１０】前記分離領域（14）を更に深く形成する
工程を含み、該工程が、 前記主平面上にフォトレジスト（20）を堆積させる工
程； 前記分離領域（14）を露出するため、フォトレジスト
（20）をパターン形成する工程； 前記露出された分離領域中（14）に、分離用ドーパント
（21）を注入する工程；および 前記エピタキシャル層をアニーリングする工程 を含むことを特徴とする請求項５記載の化合物半導体集
積回路の製造方法。 - 【請求項１１】前記誘電体層（24、26）に開孔を形成す
る工程が、 前記堆積された誘電体層（24、26）上にフォトレジスト
を堆積させる工程； 前記堆積されたフォトレジストを前記開孔に対応する位
置の誘電体層（24、26）を露出するためパターン形成す
る工程；および 前記露出された誘電体層（24、26）をエッチングする工
程 を含むことを特徴とする請求項５記載の化合物半導体集
積回路の製造方法。 - 【請求項１２】前記不活性化層（29）を堆積させる工程
が、更に 前記堆積された不活性化層（29）上にフォトレジストを
堆積させる工程； 前記堆積されたフォトレジストをパターン形成し、ボン
ディングパッドに対応する位置に窓（30）を残す工程；
および 前記窓（30）中の前記不活性化層（29）をエッチングす
る工程 を含むことを特徴とする請求項５記載の化合物半導体集
積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/290,932 US5041393A (en) | 1988-12-28 | 1988-12-28 | Fabrication of GaAs integrated circuits |
| US290,932 | 1988-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205362A JPH02205362A (ja) | 1990-08-15 |
| JP2930982B2 true JP2930982B2 (ja) | 1999-08-09 |
Family
ID=23118113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218764A Expired - Lifetime JP2930982B2 (ja) | 1988-12-28 | 1989-08-28 | ＧａＡｓ集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5041393A (ja) |
| EP (1) | EP0378894A3 (ja) |
| JP (1) | JP2930982B2 (ja) |
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| Publication number | Publication date |
|---|---|
| JPH02205362A (ja) | 1990-08-15 |
| EP0378894A3 (en) | 1990-11-28 |
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