JPH0730095A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0730095A
JPH0730095A JP5154642A JP15464293A JPH0730095A JP H0730095 A JPH0730095 A JP H0730095A JP 5154642 A JP5154642 A JP 5154642A JP 15464293 A JP15464293 A JP 15464293A JP H0730095 A JPH0730095 A JP H0730095A
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electrode
film
semiconductor device
wiring
metal layer
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JP5154642A
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Toshihiko Shiga
俊彦 志賀
Akira Hattori
亮 服部
Yuuki Oku
友希 奥
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Priority to FR9314598A priority patent/FR2707042B1/fr
Priority to US08/312,960 priority patent/US5498572A/en
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Abstract

(57)【要約】 【目的】 加熱により両者の接続部において金属間化合
物を形成する，互いに異なる金属からなる電極と配線
が、加熱しても両者の接続部に金属間化合物が形成され
ないように接続された半導体装置及びその製造方法を提
供する。 【構成】 ＧａＡｓ基板１上にＡｕ電極４ａと、該Ａｕ
電極４ａを覆うように絶縁膜７を形成し、該絶縁膜２に
その底部に上記Ａｕ電極４ａの表面が露出するコンタク
トホール７ａを形成し、上記露出したＡｕ電極４ａの表
面，コンタクトホール７ａの内周面及び上記絶縁膜７上
に反応性スパッタによりＷＳｉＮ膜８を形成し、上記Ｗ
ＳｉＮ膜８上に配線用のＡｌ膜９を形成し、この後、Ｗ
ＳｉＮ膜８とＡｌ膜９を所定パターンにパターニングす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に、半導体装置における電極と配線との接合
技術及び電極とワイヤとの接合技術の改良に関するもの
である。
【０００２】
【従来の技術】図６は、従来の化合物半導体装置におけ
る電極と配線の接続工程を示した工程別断面図である。
以下、この図に基づいて従来の化合物半導体装置におけ
る電極と配線の接合方法について説明する。先ず、Ｇａ
Ａｓ基板１の上面を第１の絶縁膜２で被覆し、次いで、
絶縁膜２上に通常の写真製版技術によりレジストパター
ン３を形成した後、このレジストパターン３をマスクに
したドライエッチングにより、絶縁膜２の，ＧａＡｓ基
板１上の電極を形成すべき領域に対応する部分を除去す
ると図６(a) に示す状態となる。
【０００３】次に、図６(b) に示すように、ＧａＡｓ基
板１の全面に対してＡｕ−Ｇｅ合金，Ｎｉ，Ａｕをこの
順に蒸着して電極形成用のＡｕ−Ｇｅ／Ｎｉ／Ａｕから
なる金属被膜４を形成した後、リフトオフ法により、レ
ジストパターン３とともに電極となる部分以外の金属被
膜４を除去すると、図６(c) に示すように、電極４ａが
形成される。
【０００４】次に、上記工程により残された絶縁膜２，
電極４ａを絶縁膜７で被膜した後、通常の写真製版技術
とエッチング技術により、該絶縁膜７にコンタクトホー
ル７ａを形成し、次いで、蒸着により配線用のＡｕ膜６
を形成すると、図６(d) に示す状態となる。そして、こ
の後、図６(e) に示すように、Ａｕ膜６を所定のパター
ンにエッチング加工すると配線６ａが形成される。
【０００５】ここで、金属被膜４をＡｕ−Ｇｅ／Ｎｉ／
Ａｕとするのは、電極４ａをＧａＡｓ基板１に対してオ
ーミック接触させるためであり、配線用の金属被膜とし
てＡｕ膜６を用いるのは、電極４ａに対して熱的にも機
械的にも安定に配線６ａを接続でき、また、その電極４
ａとの間のコンタクト抵抗を小さくできるようにするた
めである。
【０００６】
【発明が解決しようとする課題】ところで、近年の半導
体装置の小型化，高集積化の要請により、配線もより微
細に加工される必要が生じてきている。しかるに、従来
の化合物半導体装置においては、上記のようにＡｕ配線
６ａが用いられており、該Ａｕ配線６ａはスパッタエッ
チングやイオンビームエッチングによって加工されるた
め、反応性イオンエッチング（以下、ＲＩＥと称す。）
で加工が可能なＡｌ配線のように微細加工することがで
きない。そこで、化合物半導体装置においてもＡｌ配線
を用いることが考えられるが、この場合、配線形成後の
他のプロセスにおいて装置に熱処理（３００℃程度）が
施されると、Ａｌ配線と化合物半導体基板上に形成され
たオーミック電極、即ち、上記Ａｕ−Ｇｅ／Ｎｉ／Ａｕ
からなる電極４ａとの接合部において、ＡｕとＡｌが固
相拡散して反応し、この部分にＡｕＡｌ2 等の金属間化
合物を生成し、その結果、コンタクト抵抗の増大や機械
的強度の低下を引き起こし、装置の性能及び信頼性を低
下させてしまうという問題点がある。
【０００７】一方、上記化合物半導体装置とは異なるＳ
ｉ基板を用いた半導体装置においては、ＡｕがＳｉ基板
と接触すると、Ｓｉ基板内にキャリアの捕獲中心が形成
されて、半導体特性を低下させてしまうことから、通
常、このような欠点を生ずることなく、Ｓｉ基板に対し
てオーミック接触できるように、ＡｌあるいはＡｌ合金
被膜を電極として用い、そして、この電極に通常Ａｕ線
がワイヤボンディングされる。ここで、Ａｕ線をワイヤ
ボンディングするのは、その方向性が一方向でないリー
ドを備えたパッケージにおいてもリードとワイヤを接続
できるように、ボンディングの方向性に制限がない，ネ
ールヘッドボンディング方式によってワイヤボンディン
グが行うようにするためである。
【０００８】しかるに、かかる半導体装置においても、
先に述べたように、ＡｌとＡｕの接触部に熱が加わる
と、これらが容易に反応することから、Ａｌ電極にＡｕ
線をワイヤボンディングすると、その接合部にＡｕＡｌ
2 等の金属間化合物が生成し、コンタクト抵抗の増大や
機械的強度の低下を生じてしまう。そこで、従来より、
接合部における金属間化合物の生成を抑制するために、
ボンディングの初期接合を可能な限り短時間で低温処理
するようにし、ＡｕとＡｌ間の固相拡散をできるだけ少
なくすることが行われているが、いくら低温，短時間で
処理したとはいえ、ＡｕとＡｌは極めて反応しやすく、
金属間化合物の生成を完全に無くすことはできない。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、加熱により両者の接続部で金属
間化合物を形成する，互いに異なる金属からなる配線と
電極とが、加熱しても両者の接続部に金属間化合物を形
成することなく、低コンタクト抵抗で、かつ、強固に接
続されてなる半導体装置及びその製造方法を得ることを
目的とする。
【００１０】更に、この発明の他の目的は、両者間で互
いの金属が固相拡散しやすい，互いに異なる金属からな
る電極とワイヤとが、両者間に金属間化合物を形成する
ことなく接続されてなる半導体装置及びその製造方法を
得るこをと目的とする。
【００１１】
【課題を解決するための手段】この発明にかかる半導体
装置及びその製造方法は、加熱により両者の接触部で金
属間化合物を形成する，互いに異なる金属からなる電極
と配線とを、これらの何れに接触して加熱されても固相
拡散が起こらないバリアメタルを介して接続するように
したものである。
【００１２】更に、この発明にかかる半導体装置及びそ
の製造方法は、電極表面を、該電極及び該電極とは異な
る金属からなるワイヤの何れに接触して加熱されても固
相拡散が起こらないバリアメタルで被覆し、該バリアメ
タル上に上記ワイヤと同じ金属からなる金属層を形成
し、この金属層上に上記ワイヤをボンディングするよう
にしたものである。
【００１３】
【作用】この発明においては、加熱により両者の接触部
で金属間化合物を形成する，配線と電極とが、これらの
何れに接触して加熱されても固相拡散が起こらないバリ
アメタルを介して接続するようにしたから、上記配線と
電極を、低コンタクト抵抗で、かつ、強固に接続するこ
とができる。
【００１４】更に、この発明においては、電極表面を、
該電極及び該電極とは異なる金属からなるワイヤの何れ
に接触して加熱されても固相拡散が起こらないバリアメ
タルで被覆し、更に、該バリアメタル上に上記ワイヤと
同じ金属からなる金属層を形成し、この金属層上に上記
ワイヤをボンディングするようにしたから、上記ワイヤ
と上記金属層とが低コンタクト抵抗で、かつ、強固に接
続することができる。
【００１５】
【実施例】
実施例１．図１は、この発明の実施例１による化合物半
導体装置の電極と配線の接続工程を示した工程別断面図
である。図において、図６と同一符号は同一または相当
する部分を示し、８はＷＳｉＮ膜、８ａはパターニング
されたＷＳｉＮ膜、９はＡｌ膜、９ａはＡｌからなる配
線である。
【００１６】以下、この図に基づいて電極と配線の接続
方法について説明する。先ず、図１(a) 〜(c) に示す工
程は、図６に示した従来の工程と同じであるので、ここ
では説明を省略する。次に、上記工程により残された絶
縁膜２，Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる電極４ａを絶
縁膜７で被膜した後、通常の写真製版技術とエッチング
技術により、該絶縁膜７にコンタクトホール７ａを形成
し、次いで、該絶縁膜７の表面，Ａｕ−Ｇｅ／Ｎｉ／Ａ
ｕからなる電極４ａの表面及びコンタクトホール７ａの
内周面に対して、反応性スパッタによりＷＳｉＮ膜８を
形成し、続いてこのＷＳｉＮ膜８上に配線形成用のＡｌ
膜９をスパッタにより形成すると、図１(d) に示す状態
となる。ここで、反応性スパッタにより形成されるＷＳ
ｉＮ膜８はカバレッジ性が良好で、コンタクトホール７
ａの底部に形成されている電極４ａの表面及びコンタク
トホール７ａの内周面を均一に被覆することができ、ま
た、Ａｌ膜９を該ＷＳｉＮ膜８上に安定に形成すること
ができる。
【００１７】次に、この上に、通常の写真製版技術によ
り図示しない所定パターンからなるレジストパターンを
形成し、該レジストパターンをマスクにして、Ａｌ膜９
の不要部分をＣｌ系ガスをエッチングガスとして用いた
ＲＩＥによってエッチング除去し、続いて、ＷＳｉＮ膜
８の不要部分をＣＦ4 をエッチングガスとして用いたＲ
ＩＥによってエッチング除去すると、図１(e) に示すよ
うに、所定のパターンにパターニングされた配線９
ａ（，８ａ）が得られる。
【００１８】そして、この後、装置全体を３００℃程度
で熱処理することにより、ＧａＡｓ基板１とＡｕ−Ｇｅ
／Ｎｉ／Ａｕからなる電極４ａ間にオーミック接合を形
成すると同時にパターニングされた上記Ａｌ配線９ａの
焼きしめを行う。
【００１９】ここで、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる
電極４ａとＡｌ膜９（配線９ａ）との間に形成したＷＳ
ｉＮ膜６（６ａ）の作用について述べる。上記従来技術
の説明において述べたように、ＡｕとＡｌは非常に反応
しやすく、つまり、互いの膜間で固相拡散しやすく、こ
れらの接合部に熱が加わると直ちにＡｕＡｌ2 等の金属
間化合物を形成し、該接合部におけるコンタクト抵抗の
増加や機械的強度の低下を生ずる。上記ＷＳｉＮ膜６
（６ａ）は、３００℃を越えるような高温処理が加わっ
ても、そのアモルファス性を保ち、結晶化が起こらない
ため、上記熱処理工程において、Ａｕ−Ｇｅ／Ｎｉ／Ａ
ｕからなる電極４ａとＡｌからなる配線９ａの何れとの
間においても固相拡散が起こらず、電極４ａ中のＡｕと
配線９ａ中のＡｌとの反応を防ぐことができる。
【００２０】このような本実施例の化合物半導体装置の
製造方法では、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる電極４
ａ上に、ＷＳｉＮ膜６（６ａ）を介してＡｌからなる配
線９ａを形成するようにしたので、これら電極と配線の
形成工程後に行われる装置の熱処理工程において、Ａｕ
−Ｇｅ／Ｎｉ／Ａｕからなる電極４ａとＡｌからなる配
線９ａ間にＡｕＡｌ2 等の金属間化合物を生ずることが
全く無くなり、電極，配線間のコンタクト抵抗の増大や
機械的強度の低下を防止することができる。従って、装
置の性能及び信頼性等を低下させることなく，Ａｌ配線
を使用することができるようになり、その結果、装置の
小型化が可能になる。
【００２１】実施例２．図２はこの発明の実施例２によ
る化合物半導体装置の電極と配線の接合工程を示した工
程別断面図である。図において、図１と同一符号は同一
または相当する部分を示し、２ａはコンタクトホールで
ある。
【００２２】以下、この図に基づいて電極と配線の接続
方法について説明する。先ず、図２(a) に示すように、
ＧａＡｓ基板１上に絶縁膜２を形成し、該絶縁膜２上に
通常の写真製版技術によりレジストパターン３を形成
し、該レジストパターン３をマスクにして絶縁膜２にド
ライエッチングを施して、コンタクトホール２ａを形成
する。
【００２３】次に、図２(b) に示すように、真空蒸着法
によりＧａＡｓ基板１の全面に対してＡｕ−Ｇｅ合金，
Ｎｉ，Ａｕを順次蒸着してＡｕ−Ｇｅ／Ｎｉ／Ａｕの金
属被膜４を形成し、この後、リフトオフによりレジスト
パターン３及び該レジストパターン３上に存在する金属
被膜４を除去すると、図２(c) に示すようにコンタクト
ホール２ａ内のＧａＡｓ基板１上に電極４ａが形成され
る。ここで、電極４ａの面積はコンタクトホール２ａの
底面積とほぼ等しくなる。
【００２４】次に、図２(d) に示すように、絶縁膜２の
表面，Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる電極４ａの表面
及びコンタクトホール２ａの内周面に対して、反応性ス
パッタによりＷＳｉＮ膜８を形成し、続いてこのＷＳｉ
Ｎ膜８上に配線用のＡｌ膜９をスパッタにより形成する
と、図２(d) に示す状態となる。ここで、反応性スパッ
タにより形成されるＷＳｉＮ膜８はカバレッジ性が良好
で、コンタクトホール２ａの底部に形成されている電極
４ａの表面及びコンタクトホール２ａの内周面を均一に
被覆することができ、また、Ａｌ膜９を該ＷＳｉＮ膜８
上に安定に形成することができる。
【００２５】次に、この上に、通常の写真製版技術によ
り図示しない所定パターンからなるレジストパターンを
形成し、該レジストパターンをマスクにして、Ａｌから
なる金属被膜９の不要部分をＣｌ系ガスをエッチングガ
スとして用いたＲＩＥによってエッチング除去し、ＷＳ
ｉＮ８の不要部分をＣＦ4 をエッチングガスとして用い
たＲＩＥによってエッチング除去すると、図１(e) に示
すように、所定のパターンにパターニングされた配線
（８ａ，９ａ）が得られる。そして、この後、装置全体
を３００℃程度で熱処理することにより、ＧａＡｓ基板
１とＡｕ−Ｇｅ／Ｎｉ／Ａｕからなる電極４ａ間にオー
ミック接合を形成すると同時にパターニングされて得ら
れたＡｌ配線９ａの焼きしめを行う。
【００２６】このような本実施例の化合物半導体装置の
製造方法では、上記実施例１と同様に、Ａｕ−Ｇｅ／Ｎ
ｉ／Ａｕからなる電極４ａ上に、ＷＳｉＮ膜６（６ａ）
を介してＡｌからなる配線９ａを形成するので、これら
電極と配線の形成工程後に行われる装置の熱処理工程に
おいて、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる電極４ａとＡ
ｌからなる配線９ａ間にＡｕＡｌ2 等の金属間化合物を
生ずることが全く無くなり、電極，配線間のコンタクト
抵抗の増大及び機械的強度の低下を防止することができ
る。従って、装置の性能及び信頼性等を低下させること
なく，Ａｌ配線を使用することができるようになり、装
置の小型化が可能になる。また、絶縁膜２にコンタクト
ホール２ａを形成した後、電極４ａを形成し、これに続
いて、ＷＳｉＮ膜８，Ａｌからなる配線９ａを形成する
ので、上記実施例１に比べて写真製版工程が一回少なく
なり、製造工程を短縮することができる。また、電極４
ａの面積をコンタクトホール２ａの底面積とほぼ等しく
できるので、装置をより小型化することができる。
【００２７】実施例３．図３はこの発明の実施例３によ
る化合物半導体装置における電極と配線の接合工程のコ
ンタクトホールの形成工程を示す工程別断面図である。
図において、図２と同一符号は同一または相当する部分
を示し、２ｂはコンタクトホールである。
【００２８】即ち、この実施例の電極と配線の接合工程
は、コンタクトホールの形成時、絶縁膜２上にレジスト
パターン３を形成した後（図３(a) ）、該レジストパタ
ーン３をマスクにして、先ず、等方性エッチングにより
絶縁膜２の上層部分をエッチング除去し（図３(b) ）、
次いで、ドライエッチング（異方性エッチング）により
絶縁膜２をＧａＡｓ基板１の表面が露出するまでエッチ
ング除去して、コンタクトホール２ｂを形成するように
したものである。尚、コンタクトホール２ｂの形成工程
以降の工程は、実施例２と同様になる。
【００２９】このような本実施例の化合物半導体装置の
製造方法では、上記実施例２と同様の効果が得られると
ともに、コンタクトホール２ｂの開口径を小さくした
り、また、絶縁膜２の厚みを大きくして、コンタクトホ
ール２ｂのアスペクト比が大きくなった場合も、コンタ
クトホール２ｂの上部に、その傾斜がコンタクトホール
の内部に向かう傾斜面２ｂ′が形成されているので、Ｗ
ＳｉＮ膜８，Ａｌ膜９をコンタクトホール２ｂの内部に
安定に形成することができ、得られる装置の信頼性をよ
り向上させることができる。
【００３０】実施例４．図４はこの発明の実施例４によ
る化合物半導体装置における電極と配線の接合工程の電
極形成後の主要工程を示す工程別断面図である。図にお
いて、図２と同一符号は同一または相当する部分を示
し、５は絶縁膜、５ａはサイドウォールである。
【００３１】即ち、この実施例の電極と配線の接合工程
は、実施例２と同様にして、コンタクトホール２ａ内の
ＧａＡｓ基板１上に電極４ａを形成した後（図４(a)
）、絶縁膜５をＧａＡｓ基板１の全面に対して形成す
ることにより、絶縁膜５でコンタクトホール２ａを埋込
み（図４(b) ）、次いで、図４(c) に示すように、電極
４ａが所定面積だけ露出するように、ドライエッチング
によって絶縁膜５を所定厚みだけエッチング除去した
後、実施例２と同様にして、ＷＳｉＮ膜８ａ及びＡｌ膜
９ａを形成するようにしたものである。
【００３２】このような本実施例の化合物半導体装置の
製造方法では、上記実施例２と同様の効果が得られると
ともに、コンタクトホール２ａの開口径を小さくした
り、また、絶縁膜２の厚みを大きくして、コンタクトホ
ール２ａのアスペクト比が大きくなった場合も、コンタ
クトホール２ａの側壁に、その傾斜がコンタクトホール
の内部に向かう傾斜面を有するサイドウォール５ａが形
成されているので、ＷＳｉＮ膜８，Ａｌ膜９をコンタク
トホール２ａの内部に安定に形成することができ、得ら
れる装置の信頼性をより向上させることができる。
【００３３】実施例５．図５はこの発明の実施例５によ
る半導体装置における電極とワイヤの接続工程を示す工
程別断面図であり、図において、１１はＳｉ基板、１２
はＳｉ基板上に形成されたＡｌ膜、１３はＡｌ膜１２上
に形成されたＷＳｉＮ膜、１４はレジストパターン、１
４ａは開口部、１５はＡｕ膜、１５ａはＡｕ膜パター
ン、１６はＡｕ線、１７は電極パターンである。
【００３４】以下、この図に基づいて電極とワイヤの接
続方法について説明する。先ず、図５(a) に示すよう
に、Ｓｉ基板１１上に、Ａｌ膜１２をスパッタにより形
成し、続いて、このＡｌ膜１２上にＷＳｉＮ膜１３を反
応性スパッタにより形成する。次に、通常の写真製版技
術により、図示しないレジストパターンを形成した後、
このレジストパターンをマスクにして、図５(b) に示す
ように、ＷＳｉＮ膜１３の不要部分をＣＦ4 をエッチン
グガスとして用いたＲＩＥによってエッチング除去し、
Ａｌ膜１２の不要部分をＣｌ系ガスをエッチングガスと
して用いたＲＩＥによってエッチング除去し、この後、
上記レジストパターンを除去すると、電極パターン１７
が形成される。次に、図５(c) に示すように、通常の写
真製版技術により、電極パターン１７上の所定部分に開
口部１４ａが形成されるように、レジストパターン１４
を形成した後、図５(d) に示すように、Ｓｉ基板１１の
全面に対してＡｕ膜１５を真空蒸着法によって形成し、
リフトオフにより、レジストパターン１４とともに該レ
ジストパターン１４上のＡｕ膜１５を除去すると、図５
(e) に示すように、電極パターン１７上の所定部分にＡ
ｕ膜のパターン１５ａが形成される。次に、図５(f) に
示すように、Ａｕ膜のパターン１５ａの表面にネールヘ
ッドボンディング方式によりＡｕ線１６をボンディング
する。ここで、Ａｕ線１６とＡｕ膜パターン１５ａと
は、何れもＡｕからなるため、熱的にも機械的にも非常
に安定に接続される。また、ＷＳｉＮ膜１３は、３００
℃以上の高温処理においてもそのアモルファス性を保
ち、再結晶化しないため、上記ワイヤボンディング時に
おいても、Ａｕ膜パターン１５ａとＡｌ膜１２の何れか
らも、金属（Ａｕ，Ａｌ）が固相拡散されず、Ａｕ膜パ
ターン１５ａ中のＡｕとＡｌ膜１２中のＡｌとの反応を
防ぐことができる。
【００３５】このような本実施例の半導体装置の製造方
法では、該電極パターン１７の最上層のＷＳｉＮ膜１３
上にＡｕ膜パターン１５ａを形成し、このＡｕ膜パター
ン１５ａ上にＡｕ線１６をワイヤボンディングするよう
にしたので、このワイヤボンディング時に加わる熱によ
っても、ＷＳｉＮ膜１３がそのアモルファス性を保つこ
とから、Ａｌ膜１２中のＡｌとＡｕ膜パターン１５ａ中
のＡｕとは全く反応せず、ＡｕＡｌ2 等の金属間化合物
を生ずることが全く無くなり、その結果、電極とワイヤ
間のコンタクト抵抗の増大や機械的強度の低下を防止す
ることができる。
【００３６】尚、上記実施例では、Ａｕ膜パターン１５
ａを電極パターン１７の形成後に形成するようにした
が、ＷＳｉＮ膜１３上にＡｕ膜１５を続けて形成した
後、パターニングを行って電極パターンを形成するよう
にしてもよい。
【００３７】また、上記何れの実施例においても、Ａｌ
膜とＡｕ膜（Ａｕ線）間に介在させる膜としてＷＳｉＮ
膜を用いたが、ＷＳｉＮ膜の代わりに、Ａｌ膜及びＡｕ
膜（Ａｕ線）と反応せず、３００℃以上の温度でそのア
モルファス性を保ち、再結晶化しないような他の材料か
らなる膜を用いても同様の効果を得ることができる。
【００３８】また、上記何れの実施例においても、半導
体基板上にオーミック電極を形成する場合について説明
したが、本発明が半導体基板上に他の接触状態にて接触
する電極を形成する場合についても適用できることは言
うまでもない。
【００３９】
【発明の効果】以上のように、この発明によれば、加熱
により両者の接触部で金属間化合物を形成する，互いに
異なる金属からなる電極と配線とを、これらの何れに接
触して加熱されても固相拡散が起こらないバリアメタル
を介して接続するようにしたので、上記電極と配線をコ
ンタクト抵抗の増大や機械的強度の低下を生ずることな
く接続することができ、その結果、電極と配線の材料選
択の自由度を拡大できる効果がある。
【００４０】更に、この発明によれば、電極を、該電極
及び該電極とは異なる金属からなるワイヤの何れに接触
して加熱されても固相拡散が起こらないバリアメタルで
被覆し、該バリアメタル上に上記ワイヤと同じ金属から
なる金属層を形成し、この金属層上に上記ワイヤをボン
ディングするようにしたので、上記電極とワイヤをコン
タクト抵抗の増大や機械的強度の低下を生ずることなく
接続することができ、その結果、電極とワイヤの材料選
択の自由度を拡大できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施例１による半導体装置の製造工
程における電極と配線の接続工程を示す工程別断面図で
ある。
【図２】この発明の実施例２による半導体装置の製造工
程における電極と配線の接続工程を示す工程別断面図で
ある。
【図３】この発明の実施例３による半導体装置の製造工
程における電極と配線の接続工程の主要工程を示す工程
断面図である。
【図４】この発明の実施例４による半導体装置の製造工
程における電極と配線の接続工程の主要工程を示す工程
断面図である。
【図５】この発明の実施例５による半導体装置の製造工
程における電極とワイヤの接続工程を示す工程断面図で
ある。
【図６】従来の半導体装置の製造工程における電極と配
線の接続工程を示す工程別断面図である。
【符号の説明】
１ ＧａＡｓ基板 ２ 絶縁膜 ２ａ，２ｂ コンタクトホール ２ｂ′ 傾斜面 ３ レジストパターン ４ 金属被膜 ４ａ Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる電極 ５ 絶縁膜 ５ａ サイドウォール ７ 絶縁膜 ７ａ コンタクトホール ８，８ａ ＷＳｉＮ膜 ９ Ａｌ膜 ９ａ 配線 １１ Ｓｉ基板 １２ Ａｌ膜 １３ ＷＳｉＮ膜 １４ レジストパターン １４ａ 開口部 １５ Ａｕ膜 １５ａ Ａｕ膜パターン １６ Ａｕ線 １７ 電極パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にて、電極と、該電極とは
    異なる金属からなる配線とを接続してなる半導体装置に
    おいて、 上記電極及び上記配線の何れに接触して加熱されてもこ
    れらとの間で固相拡散が起こらないバリアメタル層を介
    して、上記電極と配線とが接続されていることを特徴と
    する半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記バリアメタル層がＷＳｉＮ膜であり、 上記電極の上記ＷＳｉＮ膜に接触する最上層がＡｕ膜で
    あり、 上記配線がＡｌ配線であることを特徴とする半導体装
    置。
  3. 【請求項３】 半導体基板と、 上記半導体基板の主面上に形成された電極と、 上記電極を覆うように上記半導体基板の主面上に形成さ
    れた絶縁膜と、 上記電極の表面がその底部から露出するように上記絶縁
    膜に形成されたコンタクトホールと、 上記コンタクトホールの底部から上記コンタクトホール
    の内周面に沿って上記絶縁膜上に延びるように形成され
    た配線と、 上記コンタクトホールの底部において上記電極と配線と
    の間に介在して設けられ、上記電極及び配線の何れに接
    触して加熱されてもこれらとの間で固相拡散が起こらな
    いバリアメタル層とを備えたことを特徴とする半導体装
    置。
  4. 【請求項４】 請求項３に記載の半導体装置において、 上記コンタクトホールの底面積と上記電極の面積が同じ
    であることを特徴とする半導体装置。
  5. 【請求項５】 請求項３または４に記載の半導体装置に
    おいて、 上記半導体基板がＧａＡｓ基板であり、 上記電極がその最上層にＡｕ膜を有するＡｕ合金系のオ
    ーミック電極であり、 上記バリアメタル層がＷＳｉＮ膜であることを特徴とす
    る半導体装置。
  6. 【請求項６】 半導体基板上にて、電極と、該電極とは
    異なる金属からなる配線とを接続してなる半導体装置を
    製造する方法において、 半導体基板上の所定領域に電極を形成する工程と、 上記電極を覆うように上記半導体基板上に絶縁膜を形成
    し、該絶縁膜にその底部から上記電極を露出させるコン
    タクトホールを形成する工程と、 上記電極の表面上から上記コンタクトホールの内周面に
    沿って上記絶縁膜の上に延びるように、上記電極及び次
    の工程で形成する配線形成用の金属膜の何れに接触して
    加熱されてもこれらとの間で固相拡散が起こらないバリ
    アメタル層を形成する工程と、 上記コンタクトホールを埋め込むように上記バリアメタ
    ル層上に配線形成用の金属膜を形成し、該金属膜を上記
    バリアメタル層とともにパターニングして配線を形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法
    において、 上記半導体基板がＧａＡｓ基板であり、 上記電極形成用の金属膜がその最上層にＡｕ膜を有する
    Ａｕ合金系の金属膜であり、 上記バリアメタル層がＷＳｉＮ膜であることを特徴とす
    る半導体装置の製造方法。
  8. 【請求項８】 請求項７に記載の半導体装置の製造方法
    において、 上記ＷＳｉＮ膜を反応性スパッタにより形成することを
    特徴とする半導体装置の製造方法。
  9. 【請求項９】 半導体基板上にて、電極と、該電極とは
    異なる金属からなる配線とを接続してなる半導体装置を
    製造する方法において、 半導体基板上に絶縁膜を形成し、該絶縁膜上にレジスト
    パターンを形成し、該レジストパターンをマスクにした
    異方性エッチングにより該絶縁膜にその底部から該半導
    体基板を露出させる開口部を形成する工程と、 上記半導体基板の全面に対して電極形成用の金属膜を形
    成し、上記レジストパターンとともに上記レジストパタ
    ーン上に形成された金属膜を除去して、上記開口部内に
    電極を形成する工程と、 上記電極の表面上から上記開口部の内周面に沿って上記
    絶縁膜の上面に延びるように、上記電極及び次の工程で
    形成する配線形成用の金属膜の何れに接触して加熱され
    てもこれらとの間で固相拡散が起こらないバリアメタル
    層を形成する工程と、 上記開口部を埋め込むように、上記絶縁膜上に配線形成
    用の金属膜を形成し、該金属膜を上記バリアメタル層と
    ともにパターニングして配線を形成する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 上記半導体基板がＧａＡｓ基板であり、 上記電極形成用の金属膜がその最上層にＡｕ膜を有する
    Ａｕ合金系の金属膜であり、 上記バリアメタル層がＷＳｉＮ膜であることを特徴とす
    る半導体装置の製造方法。
  11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 上記ＷＳｉＮ膜を反応性スパッタにより形成することを
    特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項９に記載の半導体装置の製造方
    法において、 上記開口部の形成工程における異方性エッチングの前
    に、等方性エッチングを行うようにしたことを特徴とす
    る半導体装置の製造方法。
  13. 【請求項１３】 請求項９に記載の半導体装置の製造方
    法において、 上記電極の形成工程後、上記開口部の側壁にサイドウォ
    ールを形成し、この後、上記バリアメタル層を形成する
    ようにしたことを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 半導体基板と、 該半導体基板の主面上に形成された電極と、 該電極上に形成された，該電極及び該電極に接続すべき
    ワイヤの何れに接触して加熱されてもこれらとの間で固
    相拡散が起こらないバリアメタル層と、 該バリアメタル層上に形成された，上記ワイヤと同じ金
    属からなる金属層とを有し、 上記ワイヤが該金属層上にボンディングされていること
    特徴とする半導体装置。
  15. 【請求項１５】 請求項１４記載の半導体製造装置にお
    いて、 上記半導体基板がＳｉ基板であり、 上記電極がＡｌまたはＡｌ合金からなるオーミック電極
    であり、 上記バリアメタル層がＷＳｉＮ膜であり、 上記ワイヤがＡｕワイヤであることを特徴とする半導体
    装置。
  16. 【請求項１６】 半導体基板上にて、電極と、該電極と
    は異なる金属からなるワイヤとを接続してなる半導体装
    置を製造する方法において、 半導体基板の主面上に該主面に対して所定の接触状態に
    て接触する電極と、該電極と該電極に接続すべきワイヤ
    の何れに接触して加熱されてもこれらとの間で固相拡散
    が起こらないバリアメタル層と、上記ワイヤと同じ金属
    からなる金属層とをこの順に積層してなる電極パターン
    を形成する工程と、 上記電極パターンの上記第２の金属層上に上記ワイヤを
    ボンディングする工程を含むことを特徴とする半導体装
    置の製造方法。
  17. 【請求項１７】 請求項１６に記載の半導体装置の製造
    方法において、 上記半導体基板がＳｉ基板であり、 上記電極がＡｌまたはＡｌ合金からなるオーミック電極
    であり、 上記バリアメタル層がＷＳｉＮ膜であり、 上記ワイヤがＡｕワイヤであることを特徴とする半導体
    装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420998B2 (en) * 2004-04-06 2008-09-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor laser device
US8278667B2 (en) 2009-08-11 2012-10-02 Fuji Xerox Co., Ltd. Light-emitting element and light-emitting element fabrication method
CN107039382A (zh) * 2016-02-02 2017-08-11 英飞凌科技股份有限公司 功率半导体器件负载端子

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
US5892282A (en) * 1995-05-31 1999-04-06 Texas Instruments Incorporated Barrier-less plug structure
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1614668B2 (de) * 1967-12-01 1974-08-29 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Halbleiter-Anordnung mit Großflächigen, gut lötbaren Kontaktelektroden und Verfahren zu ihrer Herstellung
JPS59175763A (ja) * 1983-03-25 1984-10-04 Fujitsu Ltd 半導体装置
JPS6066465A (ja) * 1983-09-21 1985-04-16 Seiko Epson Corp 半導体装置
US4845543A (en) * 1983-09-28 1989-07-04 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
DE3650170T2 (de) * 1985-05-13 1995-05-18 Toshiba Kawasaki Kk Halbleiteranordnung mit Verbindungselektroden.
JPH065734B2 (ja) * 1985-09-28 1994-01-19 新日本無線株式会社 半導体装置
JPS6289355A (ja) * 1985-10-16 1987-04-23 Hitachi Ltd 半導体装置
JPS62128153A (ja) * 1985-11-28 1987-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JPS63258021A (ja) * 1987-04-16 1988-10-25 Toshiba Corp 接続孔の形成方法
US4987562A (en) * 1987-08-28 1991-01-22 Fujitsu Limited Semiconductor layer structure having an aluminum-silicon alloy layer
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
EP0339871A3 (en) * 1988-04-29 1990-12-27 Advanced Micro Devices, Inc. Corrosion tolerant bonding pad and method of fabricating same
JPH0666287B2 (ja) * 1988-07-25 1994-08-24 富士通株式会社 半導体装置の製造方法
DE68914080T2 (de) * 1988-10-03 1994-10-20 Ibm Kontaktständerstruktur für Halbleitervorrichtungen.
JPH02105529A (ja) * 1988-10-14 1990-04-18 Nec Corp 半導体装置の製造方法
JPH02125427A (ja) * 1988-11-04 1990-05-14 Yamaha Corp コンタクト孔形成法
US5041393A (en) * 1988-12-28 1991-08-20 At&T Bell Laboratories Fabrication of GaAs integrated circuits
JP2661333B2 (ja) * 1989-06-05 1997-10-08 モトローラ・インコーポレーテツド 金属被覆化プロセス処理方法
EP0412185A1 (de) * 1989-08-09 1991-02-13 Siemens Aktiengesellschaft Metallisierung mit Diffusionsbarriere für Halbleiterbauelemente
JPH0396276A (ja) * 1989-09-09 1991-04-22 Mitsubishi Electric Corp 半導体装置
EP0469768A1 (en) * 1990-07-31 1992-02-05 AT&T Corp. A substantially linear field effect transistor and method of making same
WO1993011558A1 (en) * 1991-11-26 1993-06-10 Materials Research Corporation Method of modifying contact resistance in semiconductor devices and articles produced thereby
JPH05175716A (ja) * 1991-12-19 1993-07-13 Furuno Electric Co Ltd 移動体用アンテナ指向装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420998B2 (en) * 2004-04-06 2008-09-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor laser device
US7664152B2 (en) 2004-04-06 2010-02-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor laser device
US8278667B2 (en) 2009-08-11 2012-10-02 Fuji Xerox Co., Ltd. Light-emitting element and light-emitting element fabrication method
CN107039382A (zh) * 2016-02-02 2017-08-11 英飞凌科技股份有限公司 功率半导体器件负载端子
JP2017175117A (ja) * 2016-02-02 2017-09-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 電力用半導体素子の負荷端子
US10079217B2 (en) 2016-02-02 2018-09-18 Infineon Technologies Ag Power semiconductor device load terminal
JP2019054249A (ja) * 2016-02-02 2019-04-04 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 電力用半導体素子の負荷端子
CN107039382B (zh) * 2016-02-02 2019-07-12 英飞凌科技股份有限公司 功率半导体器件负载端子
US11315892B2 (en) 2016-02-02 2022-04-26 Infineon Technologies Ag Power semiconductor device load terminal

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GB2279498A (en) 1995-01-04

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