JP2661333B2 - 金属被覆化プロセス処理方法 - Google Patents

金属被覆化プロセス処理方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的には、電子デバイスに対する金属被
覆化方法（metallization scheme）に関し、さらに具体
的には、半導体デバイスに対してコンタクトを形成する
ための金属被覆化（メタライゼーシヨン）を提供する改
善されたプロセス処理方法に関する。
〔従来の技術〕
電子技術において半導体デバイスを製造することはよ
く知られた技術である。シリコンは、他の材料もまた使
用されるが、最もよく使用される半導体材料である。半
導体デバイスを製造する上での重要な局面として、半導
体デバイスへコンタクト（接触,contact）を形成するた
めに使用されるメタライゼーシヨン（金属被覆化,metal
lization）プロセスがある。
数多くの異なった金属被覆化方法が技術的によく知ら
れている。アルミニウム、金、チタニウム、タングステ
ン、銅、及びそれらの合金がよく使用される金属被覆材
料の例である。これらの材料は、個々の材料では得られ
ない特性を達成するために層状の組み合わせによってし
ばしば使用されている。チタニウム−タングステン（Ti
W）はよく知られた障壁（バリヤ,barrier）接触（着）
（adhesion）層材料である。メイヤー（Meyer）らはア
センブリ（assembly）の目的でTiW/Au金属被覆を用いる
ことを以下の題名の論文中において議論している。即
ち、“Metallurgy of TiW/Au/Cu System for TAB Assem
bly,"と題するJ.Vac.Sci.Technol.,May/June,1985,pp.7
72−776に掲載された論文である。この文献において
は、チツプレベルの金属被覆層はアルミニウムであって
バンプ（bump）金属被覆層は金である。他の事柄の中で
は、メイヤーらはチタニウム−タングステン−ナイトラ
イド（TiWN）を形成するために窒素雰囲気中でTiWをス
パツタすることによって得られるTWのバリヤ（障壁）特
性における改善について議論しているが、TiWNを用いる
いかなる試みも行なわれていなかった。Nowickiらは“S
tudies of Ti−W/Au Metallization on Aluminum,"と題
するThin Solid Films,Vol.53,1978,pp.195−205におい
て掲載された論文中においてTiWNはTiWに比べて改善さ
れたバリヤ（障壁）特性を有することを開示した。TiW/
TiWN/TiW/Auからなる金属被覆層を用いることが議論さ
れている。バリヤ（barrier）及び接着（adhesion）金
属被覆化方法としてTiW/TiWN/TiWを有するアルミニウム
と金との間の相互拡散について議論されている。ここで
TiWの２つの層はアルミニウム層と金属との間への接着
層として動作している。TiWN層のみがバリヤ（barrier,
障壁）層として動作している。
TiWNに対する他の応用例は、デニング（Denning）ら
によってIEEE/IRPS Proc.,1984.International Reliabi
lity Physics Symposium,pp.30−36において開示された
“Reliability of High Temperture I2L Integrated Ci
rcuits"と題する論文において議論されており、ここで
はTiWNバリヤ層及びチツプ相互接続金属被覆層として用
いることが議論されている。ここではTiWN層はウエハー
上の酸化膜或いは金属に対してはあまりよく接着しない
ということも見出された。
これらの様々な論文において、半導体デバイス上にお
いて相互接続及び／或いはリード取付けの目的でAl/TiW
/TiWN/TiW/Auの構成からなる金属被覆化層サンドイツチ
構造を用いることの望ましい可能性について議論されて
いるが、理論的には所望の特性を達成するために実体的
な半導体製造（volume semiconductor manufacture）に
対する実用面においてこれらの薄膜を製造する上ではか
なりの問題点が残されている。従って、TiW接着層とTiW
Nバリヤ層を特に金、Alと組み合わせて用いてサンドイ
ツチ型金属被覆構造を形成するための改善された製造方
法に対する必要性（needs）が存在し続けている。
〔発明が解決しようとする課題〕
従って本発明の目的の１つは電子回路、特に半導体デ
バイス及び回路において用いられる改善された金属被覆
プロセス処理方法を提供することである。
本発明の別の目的の１つは接着材料としてTiWを用
い、バリヤ（障壁）材料としてTiWNを用いる金属被覆サ
ンドイツチを形成するための改善された金属被覆化プロ
セス処理方法を提供することである。
更に本発明の別の目的の１つは、例えば金のような電
気的に高い導電性を有する外部層（outer layer）を有
する接着材料としてTiW、バリヤ材料としてTiWNを使用
する金属被覆化層に対する改善された製造プロセス処理
方法を提供することである。
〔課題を解決するための手段〕
本発明に基いて、上記及び他の目的及び利点は電子デ
バイスに対して導電性コンタクトを形成するプロセスに
よって提供されている。即ち、このプロセスは、その領
域上にコンタクトが形成されるべき領域を有する基板を
準備する工程と、コンタクトされるべき領域に対して結
合された第１の導体を基板上に形成する工程と、スパツ
タリング装置内において窒素含有雰囲気中でTiWターゲ
ツトのスパツタリングによつて第１の導体上にTiWN層を
形成する工程と、スパツタリング装置外の外部雰囲気に
対してTiWN層を露出することなしにスパツタリング雰囲
気中から窒素を除去する工程と、及びその後、実質的に
窒素を含まない雰囲気中でTiWターゲツトのスパツタリ
ングによつてTiWN層上にTiW層を形成する工程とを含
む。第１の導体がまたTiW層であることも望ましい。上
部TiW層がまたさらに、例えばスパツタされた金層のよ
うな導体で被覆されることもさらに望ましい。
上記のプロセスの遂行において、窒素含有雰囲気中で
のTiW層のスパツタリングの完了の後に、上部TiW層をス
パツタし始める以前に、ガスマニホルド及びスパツタリ
ング装置を不活性ガスでパージすることが重要である。
ガスマニホルド及びスパツタリング装置を不活性ガスで
バージした後に、また、上部TiW層のスパツタリングを
開始する以前に、スパツタリング装置を真空にし、それ
から、TiW層をスパツタするために不活性ガスを再導入
することはさらに望ましいことである。アルゴンは適当
な不活性ガスである。初期TiW層、TiWN層、上部TiW層及
び被覆（例えば金）導体層を形成する全てのスパツタリ
ング工程は、基板を外部雰囲気に露出することなしに実
行されることが望ましい。以上のプロセスは、TiW層を
実質的に窒素を含有しない構成を生じ、結果として全体
的な金属被覆化構造に対してその接着特性（adhesion p
roperties）を著るしく改善する。
〔概 要〕
優れた接着特性（adhesion properies）、優秀なバリ
ヤ特性（barrier properties）を提供し、１ミクロンま
たはそれ以下のオーダーの金属線幅に対して使用するの
に適した、TiW/TiWN/TiW/Au金属被覆化層を堆積する改
善された方法が記載されている。これらの特性を達成す
るためには、金属のすぐ下地にある層が窒素を含まない
スパツタリング雰囲気中で堆積される実質的に純粋なTi
W層であるとを確実に保証することが重要である。この
目的のためには、TiW層の堆積に引き続いて、金属の下
地となるTiWN層の堆積の前に、ガス供給マニホルド及び
堆積チヤンバーはパージされ、また、そのチヤンバーは
真空にされる。最終的なTiW層がまた金属の上部上に都
合よく配置され、エツチングマスクとして働く。
〔実施例〕
第１図Ａ乃至第１図Ｅには、本発明を実施する方法が
図示されている。
第１図Ａは、例えばトランジスタまたは集積回路のよ
うな電子デバイスの微小部分10を図示している。誘電体
層14は基板12上に配置され、コンタクトを形成すること
が望ましい基板12の部分に延長する開口部16を有する。
基板12の内部構造の詳細は本発明に関係がないので、従
って簡単化するために省略されている。当業技術者に
は、基板12は、例えば半導体基板、または、半導体基板
と様々な他の導体及び誘電体層との組合せからなるよう
な電子的な基板であってもよいということが理解できる
であろう。本発明は、その種類はなんであれ下地構造に
コンタクトを形成するための改善されたプロセスに関係
している。説明上の便宜のために、基板12は半導体ウエ
ハーであると考えよう。
誘電体層14は電子的基板の不活性化膜及び絶縁層とし
て使用されるいかなる公知の誘電体であってもよい。シ
リコン酸化膜（SiO2）、シリコン窒化膜、ガラス、これ
らの組み合わせ、及びポリイミドのような有機物材料
が、適当なる誘電体材料の例である。シリコン酸化膜は
誘電体層14として好都合である。このような誘電体材料
内に開口部（窓）16を開口する方法は技術的に公知であ
る。
第１図Ｂにおいて、第１の導体層18が、開口部（窓）
16を含む基板12上に形成される。接着促進層（adhesion
promoting layer）として望ましい性質を有することか
ら、チタニウム−タングステン（TiW）が層18として望
ましい材料である。当業技術者であれば、第１の導体層
18は下地の半導体基板と直接コンタクトを形成すること
もでき、または、例えばアルミニウム、アルミニウム−
銅、ドープドポリシリコン、あるいは半導体デバイスの
結合によく用いられる他の導体のような、中間に介在す
る導体を介しコンタクトを形成することも可能である。
第１図Ｃに図示されるように、TiW導体層18はチタニ
ウム−タングステン−窒化物（TiWN層）20で覆われてい
る。第１図Ｄに図示されるように、TiWN層20は引き続い
てTiW層22によって被覆されている。例えば金層24がそ
こで、TiW層22の上に形成される。これによって、望ま
しい実施例において使用される金属被覆化サロドイツチ
構造が完成される。しかしながら、プロセス工程処理上
の都合のため、さらにサクリフアイス（sacrificial）T
iW層26が金属24上に形成される。TiW層26はマスキング
層として都合よく機能し、第１図Ｅに図示する最終構造
を製造するデバイスのエツチングを容易にする。
ホトレジスト領域28が技術的に公知の手段を用いて第
１図Ｄの構造に対して形成される。ホトレジスト領域28
をマスクとして用いることによって、下地のTiW層26は
そこで、第１図Ｄの点線によって図示されるようにエツ
チングされる。ホトレジスト領域28の下に残るTiW層26
の領域26Mはそれから、金（Au）層24のエツチング中に
マスクとして働く。ついで金（Au）層24は、TiW層22、T
iWN層20及びTiW導体層18のエツチング中にマスクとして
働き、第１図Ｅに図示された構造が最終的には達成され
る。TiW層22、TiWN層20、TiW導体層18のエツチングの進
行の期間中に、TiW層26の領域26Mは自動的に除去され
る。
第１図Ｅに図示される構造は、半導体デバイス及び集
積回路へのコンタクト形成用として非常に望ましいもの
である。TiW導体層18は、半導体であろうと他の金属で
あろうと下地基板12に対する優れた接着性を提供し、ま
た、誘電体層14に対しても同様である。TiWN層20はバリ
ヤ層として作用し、金（Au）層24からの材料が固体拡散
によって基板12にマイグレーシヨンし、また、そのコン
タクトの下地構造と干渉することを防止する。TiW層22
は接着層として作用し、TiWN層20からの金（Au）層24の
層間剥離を防止する。TiW層22は、金層24が金である時
に特に重要であるのは、金によって特別に不十分な接着
特性が示されるからである。
第２図Ａ乃至第２図Ｂはそれぞれ第１図Ｄ及び第１図
Ｅと同じであるが、しかしTiW層22が省略されたもので
ある。第２図Ａ乃至第２図Ｂに図示される状態で金層24
は、TiWN層20のTiWN窒化物材料と実効的に直接接触して
いる。この構造は、直接的にまたは偶発的にTiW層22が
省略された時に現われる。
極端に微細な幾何学的寸法（例えば１−1.25μｍの線
幅或いはそれ以下の線幅）を有する半導体デバイス及び
集積回路に対しては特に、第１図Ｅの構造が第２図Ｂの
構造より良好な結果を与えるということが認められてい
る。実質的に窒素を含まないTiW層22を含むために非常
な注意が払われる時には特に、金属被覆化層の層間剥離
の発生は実質的に低減化される。
一般に層間剥離の問題は、線幅の減少とともに激烈さ
を増す。これは部分的には、微細線幅の幾何学的寸法を
有する金属被覆化層の縦横比（アスペクト比）（高さ／
幅）がまた増加するからである。ｌ−1.25μｍまたはそ
れ以下のオーダーの金属被覆化層の線幅の場合には、１
を超える縦横（アスペクト）比を持つことは普通であ
る。これらの状況の下では、最大の層間接着力を得るた
めには金属スタツクの製造において非常なる注意を払う
ことが、プロセス工程処理の間を通じて必要である。対
比すれば、実質的に同じ金属被覆化層の構成が、100μ
ｍまたはそれ以上のオーダーの横方向寸法を典型的には
有するボンデングパツド（ワイヤボンドパツド、半田こ
ぶ（ソルダーバンプパツド）、及び類似物）に対して意
図されたコンタクトの構成に用いられる時には、良好な
層間接着特性が重要ではあるが、１μｍまたはそれ以下
のオーダーの横方向寸法を有する金属ラインと接続する
場合と比べてその接着特性は決定的に重要ではない。従
って、プロセスの簡略化のために、ボンデング層の金属
被覆化層と接続するTiW導体層18を省略することは可能
であり或いはまた望ましいが、微細線幅の幾何学的寸法
を有する金属被覆化層と接続してTiW層18を省略するこ
とはあまり望ましくない。
第３図は、TiW、TiWN及びAu層を製造するための装置
の典型的な構成を、非常に簡略化されまた模式化された
方法で図示している。第３図に図示されるスパツタリン
グ装置30は、TiW、TiWN及び導体層を堆積するために当
業技術において共通に使用される典型的な装置であり、
少なくともバツフル33で分離されたTiWターゲツト34と
導体ターゲツト（例えば金）36とを含むチヤンバー32か
ら構成されている。窓即ち開口部37を有する可動シール
ド35（矢印39を参照）は、動かせる基板12（矢印42を参
照）を分離し、その上において金属層はTiWターゲツト3
4、導体ターゲツト36から堆積されることが望ましい。
基板12及び可動シールド35の開口部（窓）37はチヤンバ
ー32の中で動けるので、TiWターゲツト34または導体タ
ーゲツト36と一直線に整合化（align）することが可能
である。可動シールド35及び基板12は、ある特定のター
ゲツトにおいてスパツタリング放電（sputtering disch
arge）を開始するのを可能にし、また、基板12上におい
てスパツタリングを開始するそのターゲツトと、開口部
（窓）37及び基板12を一直線に整合化する前に、放電を
安定化することを可能にする。スパツタリング装置30は
２種類の異なったターゲツト材料を含む２つのチヤンバ
ーを具備するように図示されているが、当業技術者に
は、スパツタリング装置30が多数のチヤンバーを含んで
いてもよく、他の材料もまたスパツタすることができる
ようになされていてもよいものと理解できるであろう。
当業技術者はまた、基板12を保護するために可動シヤツ
ターまたは他の手段が窓37を具備するシールド35の代わ
りに使用でき、本発明は第３図において図示される特別
な幾何学的配置構成は必要とせず、第３図は単に説明の
目的のために開示されたものであって、これに限定され
るものではないことを理解できるであろう。
ターゲツト34はTi及びＷの混合物であることが好都合
である。使用されるTi/W比は堆積層の望ましい組成に依
存し、使用されるスパツタリングガス中のTi及びＷの相
対的なスパツタリングレート（sputtering rate）に依
存する。例えば14％のTi及び86％のＷの混合比が好都合
であると認められているが、しかし他のTi/W混合比もま
た使用可能である。また当業技術者には理解できるよう
に、ターゲツトは実質的に一様な（homogeneous）混合
物であるよりむしろ適当な面積（領域）比を有するTi及
びＷの分離された領域から構成されていてもよい。
チヤンバー32の中のスパツタリング雰囲気は、ガスマ
ニホルド44によって制御され、そのマニホルドは例え
ば、制御バルブ47を具える第１のガスインレツト46、及
び制御バルブ49を具える第２のガスインレツト48を含
み、これらインレツトはガスをチヤンバー32に導入する
インレットチユーブ50に接続している。チヤンバー32の
中からガスを除去するための真空ポンプ（図示せず）
へ、チヤンバー32から伸びる真空ライン54が提供され
る。
TiW、TiWN及びAuをスパツタリングするためには、不
活性ガスと窒素とを組み合わせたガスの使用が便利であ
る。不活性ガスアルゴンが、金及びTiWのスパツタリン
グには適当である。アルゴン＋窒素（Ar＋N2）の混合ガ
スがTiWNのスパツタリングには適当である。TiWNまた
は、不活性ガス例えばアルゴン中でTiWNターゲツトをス
パツタリングすることによって形成できるが、この方法
はスパツタリング装置中に少なくとも３個のターゲツト
を必要とする。
このような典型的なスパツタリング装置の動作の詳細
事項は、チタニウム−タングステン（TiW）、チタニウ
ム−タングステン−窒化物（TiWN）及び他の導体、例え
ば金、銅、アルミニウムまたは合金を用いる、高品質の
微細線幅を有する幾何学的寸法の金属被覆化層を達成す
るためには、極めて重要であることが認められている。
特に、TiWN層の堆積の後でスパツタリング装置が実質的
に全ての窒素を除去するように注意深くパージされると
いうことは、必須のことである。この様にして、TiW層2
2をスパツタする後に引き続く工程は、実質的に窒素を
含まないスパツタリング雰囲気中で実行でき、従ってTi
W層もまた実質的に窒素を含まないことになる。この予
めの注意が払われない場合には、スパツタリング装置内
に残留した微少量の窒素でさえ、層22内に微少な量の痕
跡として組み込まれ、微細線幅を有する幾何学的寸法へ
の応用としての金属スタツク（metal stack）の接着特
性に有害な影響を与える。様々なTiW/TiWN/TiW及びAu、
Cu、Alまたは合金層のスパツタリングは、スパツタリン
グ装置30を開かずに、または、基板12を外部周囲雰囲気
に露出せずに実行されることがまた重要である。これは
なかんづく、電気的導電性及び様々の層間の接着力に有
害な影響を与える、介在酸化膜層（intervening oxid
e）または湿気層（moisture layer）の形成を防止する
ためである。
具体例 以下は、好ましい実施例に基いて本発明の方法を実施
する具体例である。
基板12はシリコン半導体ウエハーから形成されてい
る。パツシベーシヨン用誘電体層14は、シリコン酸化物
またはシリコン窒化物またはそれらの組み合わせにより
形成されるが、シリコン酸化物であることが望ましい。
スパツタリングはニユーヨーク州オレンジバーグ（New
york、Orangeburg）のマテリアルリサーチコーポレーシ
ヨン（Materials Research Corporation）によって製作
されたMRC−603型スパツタリング装置において実行され
る。２個のターゲツトがスパツタリングチヤンバー内に
供給されている。即ち、１つはTiWターゲツトであり、1
4％のTiと86％のＷを含み、他は実質的に純金のターゲ
ツトである。シリコン基板12をスパッタリング装置内に
配置した後に、該スパッタリング装置は約５×10-7Torr
またはそれ以下の真空状態にされる。
バルブ47はスパッタリング装置内にアルゴンを導入す
るために開放され、放電は可動シールド35が適当なる場
所に配置される間にTiWターゲツト34を含むチヤンバー3
2の一部分内において開始される。この放電が安定化し
た後に、開口部（窓）37及び基板12はTiWターゲツト34
に対面するように移動される。典型的には、0.05μｍの
TiW層が基板12上に堆積される。約0.05μｍの厚さがTiW
層18の厚さとして好ましいが、0.02−0.08μｍも有用で
ありさらにより狭い0.04−0.06μｍの範囲も好都合であ
る。デポジシヨン（堆積）は典型的には４−22×10-3To
rrの範囲内のガス圧で実行されるが、９−15×10-3Torr
が典型的である。堆積には約１分間を要する。
TiW層18の堆積（デポジシヨン）の完了に引き続い
て、プラズマは消され、アルゴンガス用の制御バルブ47
は閉鎖される。制御バルブ49はその後開放されて堆積チ
ヤンバー内にアルゴン−窒素の混合ガスが導入される。
アルゴン−窒素混合ガスのガスインレツト48は重量で約
13−15％の窒素の組成を有することが好都合であるが、
10−30％程度の範囲内の窒素を含むアルゴン−窒素混合
ガスも適当であると考えられる。
堆積チヤンバー32内の窒素の分圧が、残留ガスを分析
するガス分析器60によって示されるように、平衡状態に
達するまで、十分な時間の経過が与えられる。このこと
は一般には、２分から３分の間に発生する。プラズマは
可動シールド35を適当なる場所に配置し点火され、放電
が安定化するやいなや、開口部（窓）37、基板12及びタ
ーゲツト34は、TiWNの堆積を開始するために正しい関係
位置に整合化配置される。TiWN層20の厚さ21は望ましく
は0.2−0.5μｍの範囲が妥当で、0.25−0.35μｍの範囲
が好都合であり、また約0.28μｍが典型的である。TiWN
のこの厚さは約５分間で堆積される。
TiWN堆積（デポジシヨン）の完了に続いて、プラズマ
は消されアルゴン−窒素混合ガスは制御バルブ49を閉じ
ることによって遮断される。この時点において制御バル
ブ47を開放し、ラインのインレツトチユーブ50及びチヤ
ンバー32を純アルゴンで数分の間、通常は２分から10分
の間、３−７分がより好都合であるが、典型的には５分
間パージし、ラインのインレツトチユーブからあらゆる
残留窒素を追い出し、チヤンバー32内に残留する窒素を
薄めることが望ましい。残留ガスのガス分析器60を用い
て窒素分圧をモニタすることによって、堆積（デポジシ
ヨン）チヤンバー32内に残留する窒素量が決定される。
約５分の後に窒素分圧は、堆積中の値の約1/1000にまで
減少することが見出されている。これは、ラインのイン
レツトチユーブ50及びチヤンバー32から実質的に殆んど
全部の残留窒素を除去するのに十分と信じられるが、制
御バルブ47を閉鎖し、また、チヤンバー32を約１×10-6
から５×10-7Torrまたはそれ以下の真空にパンプで引き
下げることが望ましいと見出されている。これは、チヤ
ンバー32の中の残留窒素が無視できる量までに減少され
ることを確実にする。
制御バルブ47はそこで再び開放され、チヤンバーは前
の堆積に使用されたのと同じ圧力範囲まで再びアルゴン
で充満され、プラズマは放電開始され安定化され、ま
た、窓37、基板12及びターゲツト34は再び基板12上にTi
Wを堆積してTiW層22を形成するために正しい関係位置に
整合化配置されている。TiW層22の厚さ23は、典型的に
は（TiW）導体層18の厚さ17と実質的に同じである。実
質的には同じ堆積時間が必要とされる。TiW層22の堆積
の間、チヤンバー32内の雰囲気は実質的に窒素を含まな
い。TiW層22の形成に続いて、ターゲツト34の周囲のプ
ラズマは消される。次の工程は導体（例えば金）層24を
スパツタすることである。
前の堆積（テポジシヨン）に用いられたものと略同圧
力のアルゴンが、基板12上は金層24をスパツタリングす
るのに対して便利である。（金）層24の厚さ25は0.5−
2.0μｍの範囲が有効であり、0.8−1.6μｍが好都合で
あり、典型的には1.0−1.4μｍである。スパッタリング
の動作時間（run time）は約５−８分である。同様な一
般的な手順が使用され、即ち、可動シールド35を適当な
場所に置きながら導体ターゲツト36のまわりでプラズマ
が放電開始され、放電が安定化した後に、開口部（窓）
37、基板12及び導体ターゲツト36は正しい位置関係に整
合化配置され、そこでターゲツト36からの材料は開口部
（窓）37を通り基板12の上に堆積する。金層24の形成に
続いて、プラズマは再び消孤される。
次の工程は、（TiW）導体層18に対して続くものと実
質的に同じ手順を用いて、金層24上にTiW層26を堆積す
ることである。基板12はTiWターゲツト34の下にもどさ
れる。TiW層26は、通常0.1−0.4μｍの範囲の、より好
都合には0.2−0.3μｍの範囲の、そして典型的には0.22
−0.23μｍの範囲の厚さ27を有する。TiW層26の目的
は、（金）層24をエツチするためのエツチングマスクと
しての働きである。
（TiW）導体層18、TiWN層20、TiW層22、（金）層24、
TiW層26の堆積の期間中、基板12をデポジシヨンのチヤ
ンバー32の中に保持し、外部雰囲気ガスには露出せず、
制御アルゴン、アルゴン＋窒素またはチヤンバー32の中
の真空にのみ露出することが重要である。
TiW層26の厚さ27は、（TiW）導体層18またはTiW層22
の厚さの３倍から６倍が有効で、４倍から５倍がより好
都合で、また、（金）層24の厚さの約1/10である。TiW
層26は（金）層24のエツチングの期間中に侵食されるた
め、この点は重要である。従って、TiW層26及び（金）
層24の厚さの比は、TiW層26を（金）層24の所望の部分
を除去するために必要なエツチング工程に耐えるのに十
分でなければならない。
TiW層は、過酸化水素水中で好都合にもエツチング可
能であることが見出されている。このエツチングを実施
するプロセスは、例えば、ライト（Lytle）に対して発
行された米国特許第4,787,958号明細書に記載され、そ
れは参考のためにここに合体されている。TiW及びTiWN
（例えばTiW層26、TiW層22、TiWN層20、及び／または
（TiW）導体層18）はまた、SF6＋HeまたはSF6＋SiCl4を
含むガス雰囲気中で都合よくプラズマエツチングされ
る。金層24は、アルゴン−酸素混合ガス中で都合よくス
パツタ−エツチされる。金層24のエツチングの後で、ま
た、TiW層22のエツチングの前に、金のスパツタ−エツ
チング工程の間に再堆積する残留の金を除去するため
に、硝酸煮沸をほどこすことが望ましい。TiW層26の領
域26Mを犠牲（サクリフアイス）（sacrificial）マスク
として使用する（金）層24のエツチングの後に、TiW層2
2、TiWN層20及び（TiW）導体層18はエツチングされ、第
１図Ｅの構成を与える。TiW層18は、プラズマエツチン
グが残留物（residue）を残しているのが認められる場
合には、過酸化水素水で最終的にエツチされることが好
都合である。
優れた接着特性及びバリヤ特性を組み込まれ、非常に
微細線幅を有する幾何学的寸法の構造の使用に適合する
TiW/TiWN/TiW/Au（または他の頂上部（top）導体材料）
からなる金属被覆化層を堆積するための改善された金属
被覆化プロセス処理方法が提供されたということが今や
認められるにちがいない。層24の下地層に対する接着特
性は、層が金である時には特に、金層24の下地直下にあ
る層の堆積の間のデポジシヨンのチヤンバー32の中の残
留窒素含有量に敏感に依存するということが見出されて
いる。従って、例えばここで具体例に対して説明された
ような実質的な努力が払われ堆積用のチヤンバー32内の
残留窒素含有量を低減化し、TiW層22が実質的に窒素を
含まない雰囲気中で堆積されるということは重要であ
る。
当業技術者には、第３図に図示された堆積ジオメトリ
ー（deposition geometry）は単に説明の目的のために
すぎず、数多くの異なる型式のスパツタ堆積リアクタが
本発明に関連して使用できるということは理解できるで
あろう。さらに当業技術者はまたここに与えられた情報
に基いて、アルゴン−窒素混合ガスは、本発明の精神と
展望の範囲から逸脱することなく、様々な異なった方法
で堆積用チヤンバー内に導入できることを認めるであろ
う。さらに当業技術者は、基板12は様々の材料で作られ
うるということを認めるであろう。当業技術者はまた、
アルゴンがTiW及び金のスパツタ堆積のための好ましい
ガスとして説明されているが、他の実質的に不活性なガ
スもまた使用できるということを理解できるであろう。
さらに、金が金属被覆化層サンドイツチ（TiW層26は犠
牲（サクリフアイス）層である）の最外殻導体層（fina
l outer conductor layer）として使用されると説明さ
れているが、他の極めて電気的導電性の高い導体材料も
また、金のかわりに或いはまた金とともに使用できるで
あろう。従って、本発明の開示内容に基いて当業技術者
にとって容易なこれらの及び他の様々な変更は、前記特
許請求の範囲内に含まれるものと意図されている。
以下に本発明の実施態様を列挙する。
1. 最終的な形成工程はTiWN層の形成用に用いられたTi
Wターゲツトと同じTiWターゲツトをスパツタすることに
よってTiWN層上にTiW層を形成する工程を含む前記特許
請求の範囲第１項記載の金属被覆化プロセス処理方法。
2. 最終的な形成工程は、外部周囲雰囲気に対してTiWN
層を介在して露出することなしにTiWN層を形成するのに
用いたTiWターゲツトと同じTiWターゲツトをスパツタす
ることによってTiWN層上にTiW層を形成する工程を含む
前記実施態様項１記載の金属被覆化プロセス処理方法。
3. 外部周囲雰囲気に対してTiW層を介在して露出する
ことなしに、TiW層上に別の導体層を形成する工程を含
む特許請求の範囲第１項記載の金属被覆化プロセス処理
方法。
4. TiW層上に別の導体層を形成する工程はTiW層上に金
層を形成する工程を含む前記実施態様項３記載の金属被
覆化プロセス処理方法。
5. その上にコンタクトされるべき領域を有する基板を
準備する工程は、基板を提供する工程と、基板上に誘電
体を形成する工程と、及びコンタクトされるべき領域ま
で延長して誘電体層を通して開口部を形成する工程とを
含む前記特許請求の範囲第１項記載の金属被覆化プロセ
ス処理方法。
6. TiWN層を形成する工程はアルゴン中に10−30重量％
の窒素を含むスパツタ雰囲気中においてTiWターゲツト
をスパツタする工程を含む前記特許請求の範囲第１項記
載の金属被覆化プロセス処理方法。
7. 第１の導体を形成する工程は第１の導体としてTiW
を含む層を形成する工程を含む前記特許請求の範囲第１
項記載の金属被覆化プロセス処理方法。
8. TiWN層上にTiW層を形成する工程の後に、外部周囲
雰囲気に対してTiWN層上のTiW層を介在して露出するこ
となしに、TiWN層上のTiW層上の更なる導体層をスパツ
タする工程を更に含む前記実施態様項７記載の金属被覆
化プロセス処理方法。
9. 第４の導体層で第３のTiW層を被覆する工程を更に
含む前記特許請求の範囲第２項記載の金属被覆化プロセ
ス処理方法。
10.第４の層で第３の層を被覆する工程は同じスパツタ
装置内において実質的に窒素ガスを含まない雰囲気中で
Auターゲツトをスパツタする工程を含む前記実施態様項
９記載の金属被覆化プロセス処理方法。
11.第１の金属層を形成する工程は第２及び第３の層に
対して用いられたスパツタ装置と同じスパツタ装置内に
おいて実質的に励起ガス雰囲気中においてTiWターゲツ
トをスパツタする工程を含む前記特許請求の範囲第２項
記載の金属被覆化プロセス処理方法。
12.窒素ガスを含む雰囲気に対して第１の金属層を露出
する工程はアルゴン中において10−30重量％の窒素を含
む雰囲気に対して第１の金属層を露出する工程を含む前
記特許請求の範囲第２項記載の金属被覆化プロセス処理
方法。
13.スパツタ装置中の雰囲気から窒素を除去する工程は
スパツタ装置を真空引きする工程を含む前記特許請求の
範囲第２項記載の金属被覆化プロセス処理方法。
14.第１の導体層は第１の厚さを有し、第２のTiWN層は
第２の厚さを有しかつ第３のTiW層は第３の厚さを有
し、しかも第１及び第３の厚さは第２の厚さよりも薄く
形成することを特徴とする前記実施態様項13記載の金属
被覆化プロセス処理方法。
15.第４の厚さは第２の厚さの３倍から５倍であり、第
３の層上に第４の厚さを有する第４の導体層を形成する
工程を含む前記実施態様項14記載の金属被覆化プロセス
処理方法。
16.フラツシユ清浄化工程の後に、スパツタ装置を真空
引きする工程及びその後窒素ガスを含まないスパツタガ
スを導入する工程を更に含む前記特許請求の範囲第３項
記載の金属被覆化プロセス処理方法。
17.第２のTiW層上に更に導体を形成しかつ更なる導体層
に対して更にまたTiW層を形成する工程を更に含む前記
実施態様項16記載の金属被覆化プロセス処理方法。
【図面の簡単な説明】
第１図Ａ乃至第１図Ｅは本発明に従うプロセスフロー
（Process flow）の実施例を図示しており、 第２図Ａ乃至第２図Ｂは第１図Ａ乃至第１図Ｅと類似し
ているが本発明のプロセスから多少変更されたさらに別
の実施例を図示しており、 第３図は本発明のプロセスにおいて用いられる金属層を
堆積する上で適用できる装置の最も簡単化された模式図
を図示している。 10……電子デバイス（の微小部分）、12……基板、14…
…誘電体層、15……誘電体層14の厚さ、16,37……開口
部（窓）、17……（TiW）導体層18の厚さ、18……（Ti
W）導体層、20……TiWN層、21……TiWN層20の厚さ、22,
26……TiW層、23……TiW層22の厚さ、24……金（Au）
層、25……金層24の厚さ、26M……TiW層26の領域、27…
…TiW層26の厚さ、28……ホトレジスト領域、30……ス
パツタリング装置、32……チヤンバー、33……バツフ
ル、34……TiWターゲツト、35……可動シールド、36…
…導体ターゲツト、39,42……矢印、44……ガスマニホ
ルド、46,48……ガスインレツト、47,49……制御バル
ブ、50……インレツトチユーブ、54……真空ライン、60
……ガス分析器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・アラン・シユーメイト アメリカ合衆国アリゾナ州85018，フエ ニツクス，イー・オズボーン・ロード, 4938番

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】電子デバイスに対して導電性コンタクトを
    形成するプロセス処理方法であって、 その領域上にコンタクトが形成される基板を準備する工
    程と、 該基板上にコンタクトされる領域に結合された第１の導
    体を形成する工程と、 スパツタ装置においてスパツタガス雰囲気として窒素中
    においてTiWターゲツトをスパツタして第１の導体上にT
    iWN層を形成する工程と、 スパツタ装置の外部周囲雰囲気に対してTiWN層を露出す
    ることなしにスパツタ雰囲気中から窒素を除去する工程
    と、及び その後で実質的に窒素ガスを含まない雰囲気中において
    TiWターゲツトをスパツタして前記TiWN層上にTiW層を形
    成する工程とを含む金属被覆化プロセス処理方法。
  2. 【請求項２】半導体デバイスに対して導電性コンタクト
    を形成するプロセス処理方法であって、 その上にコンタクト領域を有する半導体基板を準備する
    工程と、 コンタクト領域に対して結合された第１の金属層を形成
    する工程と、 スパツタ装置において含まれる窒素ガス雰囲気に対して
    第１の金属層を露出する工程と、 同じスパツタ装置中において含まれる窒素ガス雰囲気中
    においてTi及びＷをスパツタして第２のTiWN層で第１の
    金属層を被覆する工程と、 スパツタ装置において雰囲気中から窒素ガスを除去する
    工程と、 同じスパツタ装置中において実質的に窒素ガスを含まな
    い雰囲気中でTi及びＷをスパツタして第３のTiW層でTiW
    N層を被覆する工程とを含む金属被覆化プロセス処理方
    法。
  3. 【請求項３】半導体基板上において障壁層コンタクトを
    形成するプロセス処理方法であって、 その上にコンタクト領域を有する半導体基板を準備する
    工程と、 スパツタ装置において励起ガス雰囲気中のスパツタによ
    って基板に対して結合されたTiW含有層を形成する工程
    と、 スパツタ装置を通して窒素ガスと励起ガスの混合ガスを
    流しスパツタ装置内において安定な混合ガスを得る工程
    と、 窒素ガスと励起ガスの混合ガス中においてTi及びＷをス
    パツタしてTiWN層を形成する工程と、及び 実質的に窒素ガスを含まないガスでスパツタ装置をフラ
    ツシユ清浄化してスパツタ装置から残留窒素を除去する
    工程と、 その後で実質的に窒素ガスを含まないガス中でTi及びＷ
    をスパツタしてTiWN層上にTiW層を形成する工程とを含
    む金属被覆化プロセス処理方法。
JP2141212A 1989-06-05 1990-05-30 金属被覆化プロセス処理方法 Expired - Lifetime JP2661333B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4129647B4 (de) * 1990-09-28 2009-02-12 Siemens Ag Vorderseiten-Metallisierung zum Drahtbonden für ein III-V Halbleiterbauelement und Verfahren
EP0570069A3 (en) * 1992-05-12 1993-12-01 Koninklijke Philips Electronics N.V. Semiconductor device with a semiconductor body of which a surface is provided with a conductor pattern formed in a layer package comprising a tiw layer and an al layer
US5421974A (en) * 1993-04-01 1995-06-06 Advanced Micro Devices, Inc. Integrated circuit having silicide-nitride based multi-layer metallization
JPH0730095A (ja) * 1993-06-25 1995-01-31 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5412250A (en) * 1993-09-24 1995-05-02 Vlsi Technology, Inc. Barrier enhancement at the salicide layer
US5541135A (en) * 1995-05-30 1996-07-30 Motorola, Inc. Method of fabricating a flip chip semiconductor device having an inductor
DE10064479A1 (de) * 2000-12-22 2002-07-04 United Monolithic Semiconduct Verfahren zur Herstellung eines mikroelektronischen Bauelements
EP1840916A1 (en) 2006-03-27 2007-10-03 IVF Industriforskning och Utveckling AB A sealed monolithic photo-electrochemical system and a method for manufacturing a sealed monolithic photo-electrochemical system
EP2793265B1 (en) 2013-04-15 2017-06-07 Nexperia B.V. Semiconductor device and manufacturing method
EP2942805B1 (en) * 2014-05-08 2017-11-01 Nexperia B.V. Semiconductor device and manufacturing method
DE102016104788B4 (de) * 2016-03-15 2019-06-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Metalladhäsions- und Barrierestruktur und Verfahren zum Herstellen einer Halbleitervorrichtung

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN

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