DE4129647B4 - Vorderseiten-Metallisierung zum Drahtbonden für ein III-V Halbleiterbauelement und Verfahren - Google Patents

Vorderseiten-Metallisierung zum Drahtbonden für ein III-V Halbleiterbauelement und Verfahren Download PDF

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Abstract

Vorderseiten-Metallisierung zum Drahtboden für ein optoelektronisches III-V-Halbleiterbauelement, bei der auf einer Halbleiteroberfläche eine Schichtfolge mit einem ersten Metall (2), bestehend aus AuZn, und einem zweiten Metall (4), bestehend aus Au, aufgebracht ist, wobei zwischen dem ersten Metall (2) und dem zweiten Metall (4) eine Sperre (5) aus TiWN und zwischen der Sperre (5) und dem zweiten Metall (4) ein aus Titan bestehender Haftvermittler (6) angeordnet ist.

Description

  • Die Erfindung betrifft eine Metallisierung zum Drahtboden für einen Halbleiter.
  • In der Halbleitertechnik, Speziell bei den III-V-Halbleitern, sind neben Einfachmetallisierungen häufig Metallisierungsfolgen notwendig, um Anschlüsse für den elektrischen Kontakt zu bekommen.
  • 2 zeigt einen typischen Aufbau für eine Metallisierungsfolge. Auf einem Halbleiter 1 befindet sich ein erstes Metall 2. Auf dem ersten Metall 2 ist eine Sperre 3 vorgesehen. Auf der Sperre 3 ist ein zweites Metall 4 angeordnet. Aufgabe der Sperre 3 ist es, das erste Metall 2 und das zweite Metall 4 sicher auseinander zu halten. Anderenfalls ergeben sich aus dem direkten Verbund von erstem Metall 2 und zweitem Metall 4 negative Eigenschaften für die ursprünglich gedachte Wirkung der beiden Einzelmetalle 2, 4.
  • Wenn die Metallisierungsfolge zum Drahtboden (wire bond) vorgesehen ist, ist typischerweise das erste Metall 2 eine AuZn-Verbindung zur p-Dotierung des Halbleiters 1 oder eine AuGe-Verbindung zur n-Dotierung des Halbleiters 1 und das zweite Metall 4 ist Al bzw. eine Al-Legierung oder Reinst-Au zum Wire-Bonden.
  • Eine typische nicht gewünschte negative Eigenschaft des direkten Verbunds dieser Metalle beim Drahtbonden ist eine bestimmte AlAu-Verbindung, die so genannte "Purpurpest", die bei höheren Temperaturen entsteht und die die Kontakteigenschaften der Metallisierungsfolge drastisch verschlechtert.
  • Bekannte Metallisierungen ohne Sperre weisen einen typischen Aufbau nach 3 auf. Auf einem Halbleiter 1 befindet sich dabei ein erstes Metall 2. Auf dem ersten Metall 2 ist ein zweites Metall 4 aufgebracht. Die Metallisierungen 2, 4 werden dabei in zwei Schritten aufgebracht: Beim ersten Schritt wird das erste Metall 2 aufgebracht, mittels Fotolithographie und Ätzen des ersten Metalls 2 strukturiertet. Anschließend wird zur Erzielung einer besseren Haftung des ersten Metalls 2 auf dem Halbleiter 1 und zum Erreichen der gewünschten elektrischen Eigenschaft des Kontakts, z. B. des ohmschen Verhalten des Kontakts, getempert. Beim zweiten Schritt wird das zweite Metall 4 aufgebracht und strukturiert. Dieser bekannte Metallisierungsaufbau nach 3 muß mit hohem Aufwand, hergestellt werden. Auch stellt diese Metallisierung nach 3 ohne Sperre sowohl ein Risiko bei der Weiterverarbeitung (Interdiffusion bei höheren Temperaturren, als Folge davon Bondprobleme) als auch ein Zuverlässigkeitsrisiko während des Betriebs dar ("Purpurpest" im Falle von AuAl-Verbindungen, mit der Folge von mechanischen Instabilitäten und eines Anstiegs des elektrischen Widerstands des Kontakts).
  • Ein anderer bekannter Metallisierungsaufbau mit Opfersperre oder passiver Sperre kann anhand von 2 beschrieben werden. Wie bei einem Metallisierungsaufbau nach 3 werden auch dabei die Metallisierungen in zwei Schritten aufgebracht: Beim ersten Schritt wird wie bei einem Metallisierungsaufbau nach 3 vorgegangen. Beim zweiten Schritt wird eine Sperre 3 aufgebracht, beispielsweise Titan als Opfersperre oder Nickel bzw. Platin als passive Sperre, sodann wird noch beim zweiten Schritt das zweite Metall 4 auf die Sperre 3 aufgebracht und werden die Sperre 3 gemeinsam mit dem zweiten Metall 4 strukturiert.
  • Dieser Metallisierungsaufbau mit Opfersperre oder passiver Sperre erfordert einen noch höheren Aufwand als ein Metallisierungsaufbau nach 3. Sehr schwierig ist bei einem solchen Metallisierungsaufbau mit Opfersperre oder passiver Sperre vor allem beim Strukturieren das Ätzen des Nickel bzw. des Platin. Das naßchemische Ätzen des Titan und des Nickel ist aufwendig und beeinträchtigt die Maßhaltigkeit. Platin kann ausschließlich sputtergeätzt werden.
  • Im Falle der Opfersperre gibt es zwar eine gewisse Resistenz gegenüber einer Interdiffusion des ersten Metalls 2 und des zweiten Metalls 4, jedoch besteht immer noch ein Risiko bei der Weiterverarbeitung des Halbleiterbauelements und während des Betriebs des Halbleiterbauelements, wenn sich die Sperre 3 aufgrund höherer Temperatureinwirkung auf das Halbleiterbauelement über längere Zeit zu schnell verbraucht.
  • In der Patentschrift US 4,787,958 A ist im Zusammenhang mit 1 ein Halbleitersubstrat beschrieben, auf welchem, eine Metallisierung aufgebracht ist. Die Metallisierung umfasst mehrere Schichten bestehend aus Al, TiWN, TiW und Au.
  • In der Veröffentlichung „Use of Diffusion Barriers for Improved Reliability GaAs FET's" (J. Electrochem. Soc., 1987. Vol. 134, Nr. 12, pp. 3205–3206) ist ein MESFET beschrieben, der als Gate-Kontakt eine Metallisierung bestehend aus einer Al-Schicht, einer Ti-Schicht, einer TiWN-Barriereschicht und einer Au-, Pt-, und Ti-Schicht aufweist.
  • Aus der Patentschrift US 4,553,154 A ist eine mehrschichtige Elektrode bekannt, die auf einem Halbleiter-Bauelement angeordnet ist. Ausgehend von der Halbleiteroberfläche kann die Elektrode eine AuZn-Schicht, eine Ti-Schicht, eine TiN-Schicht und eine Au-Be-Schicht aufweisen.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Metallisierung der eingangs genannten Art anzugeben, die insbesondere in Hinblick auf die Sperre ein wirtschaftliches Herstellverfahren, einen kleinen elektrischen Widerstand, ein einfaches Strukturierverfahren und Stabilität während der Weiterverarbeitung und während des Betriebs des Halbleiterbauelements vor allem bei höheren Temperaturen und elektrischen Strömen, je nach Anwendungsfall unterschiedlich gewichtet, jeweils in optimaler Weise ermöglicht.
  • Erfindungsgemäß wird die zugrunde liegende Aufgabe durch eine Metallisierung nach dem Patentanspruch 1 und ein Verfahren nach dem Patentanspruch 2 gelöst.
  • Ausgestaltungen und Vorteile der Erfindung sind in den Unteransprüchen und der Beschreibung angegeben.
  • Die erfindungsgemäße Metallisierung ist eine Vorderseiten-Metallisierung zum Drahtboden für ein optoelektronisches III-V-Halbleiterbauelement, bei der auf einer Halbleiteroberfläche eine Schichtfolge mit einem ersten Metall, bestehend aus AuZn, und einem zweiten Metall, bestehend aus Au, aufgebracht ist, wobei zwischen dem ersten Metall und dem zweiten Metall eine Sperre aus TiWN und zwischen der Sperre und dem zweiten Metall ein aus Titan bestehender Haftvermittler angeordnet ist.
  • Das erfindungsgemäße Verfahren ist zum Herstellen einer Vorderseiten-Metallisierung zum Drahtboden für ein optoelektronisches III-V-Halbleiterbauelement vorgesehen, bei der auf einer Halbleiteroberfläche eine Schichtfolge mit einem ersten Metall, bestehend aus AuZn, und einem zweiten Metall, bestehend aus Au, aufgebracht ist, wobei zwischen dem ersten Metall und dem zweiten Metall eine Sperre aus TiWN und zwischen der Sperre und dem zweiten Metall ein aus Titan bestehender Haftvermittler angeordnet ist, wobei das Verfahren die Schritte aufweist, dass das erste Metall, die Sperre, der Haftvermittler und das zweite Metall übereinander auf die Halbleiteroberfläche in einem oder drei Schritten aufgebracht werden, und dass die Schichtfolge, bestehend aus erstem Metall, Sperre, Haftvermittler und zweitem Metall strukturiert wird oder die Metallisierungsschichten nach dem Aufbringen jeder einzelnen Metallisierungsschicht strukturiert werden, und dass die Schichtfolge getempert wird.
  • Ein wirtschaftliches Herstellverfahren kann durch Aufdampfen, Sputtern, Galvanik erzielt werden.
  • Ein kleiner elektrischer Widerstand kann durch Verwendung von Metallen, Metallverbindungen, Legierungen, Nitride, Carbide erreicht werden.
  • Ein einfaches Strukturierverfahren kann durch Fotolithographie und anschließendes Entfernen der nicht benötigten Teile der Schicht durch Naßchemie, durch Plasmaätzen, durch Sputterätzen oder durch Abhebetechnik erreicht werden.
  • Stabilität während der Weiterverarbeitung und während des Betriebs des Halbleiterbauelements vor allem bei höheren Temperaturen und elektrischen Strömen kann durch passive Sperren (passive barrier), Opfersperren (sacrificial barrier), Verfüllungssperren (stuffed barrier) erzielt werden.
  • Erfindungsgemäß wird eine Verfüllungssperre Titan-Wolfram-Nitrid (TiWN) verwendet.
  • Die Erfindung wird anhand der Zeichnung näher erläutert.
  • 1 zeigt schematisch eine erfindungsgemäße Metallisierung.
  • 2 und 3 erläutern den typischen Aufbau von bekannten Metallisierungsfolgen.
  • Bei 1 ist auf einem Halbleiterkörper 1 ein erstes Metall 2 aufgebracht. Auf dem ersten Metall 2 ist eine Sperre 5 aus Titan-Wolfram-Nitrid vorgesehen. Auf die Sperre 5 ist ein Haftvermittler 6 und ein zweites Metall 4 aufgebracht. Da der Halbleiter 1 ein optisches Halbleiterbauelement repräsentiert, werden durch das erste Metall 2 auch optische Eigenschaften dieses optischen Halbleiterbauelements beeinflusst. Die Sperre 5 bildet eine Festkörper-Diffusionssperre zwischen dem ersten Metall 2 und dem zweiten Metall 4. Das zweite Metall 4 ist ausgewählt in Hinblick auf das Drahtbonden des Halbleiterbauelements. Die Sperre 5 verhindert die Beeinflussung der optischen Eigenschaften des Systems, welches aus dem Halbleiter 1 und dem ersten Metall 2 besteht, durch das zweite Metall 4.
  • Besonders vorteilhaft ist es, wenn auf den Halbleiter 1 sämtliche Schichten der Metallisierung im wesentlichen in nur einem einzigen Schritt aufgebracht werden. Dabei werden zuerst das erste Metall 2, die Sperre 5, der Haftvermittler 6 und das zweite Metall 4 übereinander auf den Halbleiter 1 vorzugsweise durch Sputtern aufgebracht. Sodann wird die gesamte Schichtfolge der Metallisierung, bestehend aus dem ersten Metall 2, der Sperre 5, dem Haftvermittler 6 und dem zweiten Metall 4 strukturiert. Die Strukturierung kann durch Fotolithographie und anschließendes Entfernen der nicht benötigten Teile der Schichtfolge mit üblichen naßchemischen Ätzmitteln erfolgen. Sodann wird der Halbleiter 1 zusammen mit der gesamten Schichtfolge bestehend aus erstem Metall 2, Sperre 5, Haftvermittler 6 und zweitem Metall 4 getempert durch Temperaturbehandlung. Die Temperaturbehandlung kann bei Temperaturen zwischen 400–550°C erfolgen. Die Temperaturbehandlung kann sich je nach Anforderung über einen Zeitbereich zwischen einer Minute und 30 Minuten erstrecken.
  • Die Metallisierungsfolge kann auf den Halbleiter 1 auch in drei Schritten aufgebracht werden. Beim Aufbringen der Metallisierungsfolge auf den Halbleiter 1 in drei Schritten ist, zwischen der Sperre 5 und das zweite Metall 4 einen Haftvermittler 6 angeordnet. Der Haftvermittler ist Titan. Eine Strukturierung der Metallisierungsschichten 2, 4,5, 6 ist nach dem Aufbringen jeder einzelnen Metallisierungsschicht möglich und kann vorteilhaft sein, z. B. zur Erzielung selektiver Ätzschritte.
  • Beim Aufbringen von zwei Schichten übereinander im wesentlichen in einem Schritt ist die Grenzfläche (Interface) zwischen diesen beiden Schichten sauber und wohl definiert. Beim Aufbringen von zwei Schichten in einem Schritt gibt es auch keine Haftungsprobleme zwischen diesen beiden Schichten. Besonders vorteilhaft ist daher das Aufbringen der Schichten 2, 5, 6, 4 auf den Halbleiter 1 im wesentlichen in nur einem Schritt.
  • Die Sperre 5 aus Titan-Wolfram-Nitrid dient als Festkörper-Diffussionssperre zwischen einem ersten Metall 2 und einem zweiten Metall 4. Eine Metallisierungsfolge nach 1 ist temperaturstabil und ermöglicht damit ein vereinfachtes Weiterverarbeiten des Halbleiterbauelements. Insbesondere muss daher beim Kontaktieren des Halbleiterbauelements, beispielsweise beim Drahtbonden, nicht besonders auf die verwendete Temperatur geachtet werden.
  • Eine Metallisierung nach 1 ermöglicht einen geringen Aufwand beim Aufbringen der gesamten Metallisierung auf den Halbleiter 1. Bei entsprechender Auslegung der verwendeten Vorrichtung zur Herstellung einer Metallisierung nach 1 können alle Metallisierungsschichten in einer einzigen Anlage, vorzugsweise in einer einzigen Sputteranlage, aufgebracht werden.
  • Eine Metallisierung nach 1 ist von hoher Qualität. Da die Halbleiterscheiben während des Herstellungsprozesses der Metallisierung nicht aus dem Vakuum der verwendeten Anlage zur Herstellung der Metallisierung herauskommen, können keine Kontaminationen aus der Luft auftreten, was die Bildung schädlicher Interface-Schichten zwischen den einzelnen Metallschichten verhindert. Weiterhin lassen sich die Eigenschaften der Sperre 5 durch Änderung der Zusammensetzung und Dicke des Titan-Wolfram-Nitrids einstellen. Z. B. läßt sich der elektrische Widerstand durch den Stickstoffgehalt des Titan-Wolfram-Nitrids einstellen. Z. B. läßt sich die sichere Absperrung einer etwas rauheren Oberfläche eines Metalls durch Erhöhung der Dicke der Sperre 5 einstellen. Bewährt haben sich Prozesse zur Herstellung der Metallisierung mit Sputtertargets mit Zusammensetzungen von 10% Titan und 90% Wolfram bei einer Stickstoffzugabe von 5–20% im Ar gon-Sputtergas bei niedergeschlagenen Schichtdicken von 0,1–1 μm.
  • Die Sperre 5 aus Titan-Wolfram-Nitrid kann mit hoher Maßhaltigkeit einfach strukturiert werden durch naßchemisches Ätzen mit H2O2/NH4OH-Lösungen oder durch Plasmaätzen im CF4/O2-Gas.
  • Bei der Weiterverarbeitung des Halbleiterbauelements, zu dem der Halbleiter 1 gehört, besteht kein Risiko durch höhere Temperaturen, da die Titan-Wolfram-Nitrid-Schicht sich bei Temperaturen von selbst 550°C über eine Stunde hinweg nicht verändert und da solche Temperaturbelastungen bei den nachfolgenden Schritten der Bauelementeherstellung wie alle Arten von Die-Ronden (Kleben, Löten, Legieren) oder Wire-Bonden und Umhüllungsprozessen nicht auftreten.
  • Die hohe Temperaturbeständigkeit einer Metallisierung nach 1 erlaubt auch einen risikolosen Betrieb bei Temperaturen über dem üblicherweise limitierten Temperaturwert von 100°C und bewahrt die zu trennenden Metalle 2, 4 auch über längere, Zeit hinweg vor der Interdiffusion mit ihren unerwünschten Auswirkungen.
  • In 1 ist zwischen der Sperre 5 und dem zweiten Metall 4 ein Haftvermittler 6 vorgesehen Dieser Haftvermittler 6 ist Titan. Der Haftvermittler 6 kann zusammen mit den übrigen Schichten der Metallisierung nach 1 im wesentlichen in nur einem Schritt aufgebracht werden. Für Bauelemente mit einem Substrat aus Galliumphosphid und einer Epitaxieschicht aus Galliumarsenidphosphid können für die Vorderseiten-Metallisierungen folgende Beispiele verwendet werden: Als erstes Metall 2 kann Gold-Zink mit einer Dicke von 600 nm aufgebracht werden. Als Sperre 5 kann Titan-Wolfram-Nitrid mit einer Dicke von 200 nm verwendet werden. Als zweites Metall 4 kann Aluminium mit einer Dicke von 1,5 μm aufgebracht werden.
  • Bei Bauelementen mit einem Substrat aus Galliumphosphid und einer Epitaxieschicht aus Galliumphosphid kann als erstes Metall 2 eine Schicht aus Gold-Zink mit einer Dicke von 600 nm verwendet werden. Als Sperre 5 kann eine Schicht aus Titan-Wolfram-Nitrid mit einer Dicke von 400 nm vorgesehen werden.
  • Als zweites Metall 4 kann eine Schicht aus Aluminium mit einer Dicke von 1,5 μm aufgebracht werden.
  • Die Erfindung eignet sich für III-V Halbleiterchips der Optoelektronik, beispielsweise für LED's.

Claims (5)

  1. Vorderseiten-Metallisierung zum Drahtboden für ein optoelektronisches III-V-Halbleiterbauelement, bei der auf einer Halbleiteroberfläche eine Schichtfolge mit einem ersten Metall (2), bestehend aus AuZn, und einem zweiten Metall (4), bestehend aus Au, aufgebracht ist, wobei zwischen dem ersten Metall (2) und dem zweiten Metall (4) eine Sperre (5) aus TiWN und zwischen der Sperre (5) und dem zweiten Metall (4) ein aus Titan bestehender Haftvermittler (6) angeordnet ist.
  2. Verfahren zum Herstellen einer Vorderseiten-Metallisierung zum Drahtboden für ein optoelektronisches III-V-Halbleiterbauelement, bei der auf einer Halbleiteroberfläche eine Schichtfolge, mit einem ersten Metall (2), bestehend aus AuZn, und einem zweiten Metall (4), bestehend aus Au, aufgebracht ist, wobei zwischen dem ersten Metall (2) und dem zweiten Metall (4) eine Sperre (5) aus TiWN und zwischen der Sperre (5) und dem zweiten Metall (4) ein aus Titan bestehender Haftvermittler (6) angeordnet ist, gekennzeichnet durch die Verfahrensschritte: a) Aufbringen des ersten Metalls (2), der Sperre (5), des Haftvermittlers (6) und des zweiten Metalls (4) übereinander auf die Halbleiteroberfläche in einem oder drei Schritten; b) Strukturieren der Schichtfolge, bestehend aus erstem Metall (2), Sperre (5), Haftvermittler (6) und zweitem Metall (4), oder Strukturieren der Metallisierungsschichten (2, 4, 5, 6) nach dem Aufbringen jeder einzelnen Metallisierungsschicht, c) Tempern der Schichtfolge.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Schichtfolge nach dem Strukturieren bei Temperaturen zwischen 400°C und 550°C getempert wird.
  4. Verfahren nach einem der Ansprüche 2 oder 3 dadurch gekennzeichent, dass in Schritt b) die Sperre (5) nasschemisch strukturiert wird.
  5. Verfahren nach einem der Ansprüche 2 bis 4 dadurch gekennzeichent, dass in Schritt b) die Sperre (5) nasschemisch mittels einer H2O2/NH4OH-Lösung geätzt wird.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115148B2 (ja) * 1993-03-31 2000-12-04 株式会社東芝 半導体装置の製造方法
MY115336A (en) * 1994-02-18 2003-05-31 Ericsson Telefon Ab L M Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5843582A (ja) * 1981-09-08 1983-03-14 Toshiba Corp 化合物半導体装置
US4447825A (en) * 1980-02-28 1984-05-08 Tokyo Shibaura Denki Kabushiki Kaisha III-V Group compound semiconductor light-emitting element having a doped tantalum barrier layer
US4553154A (en) * 1981-01-13 1985-11-12 Sharp Kabushiki Kaisha Light emitting diode electrode
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
EP0386775A1 (de) * 1989-03-10 1990-09-12 Sumitomo Electric Industries, Ltd. Elektrodenaufbau für AIII BV-Verbindungshalbleiterelemente und Verfahren zu dessen Herstellung
EP0402061A2 (de) * 1989-06-05 1990-12-12 Motorola, Inc. Metallisierungsprozess

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4447825A (en) * 1980-02-28 1984-05-08 Tokyo Shibaura Denki Kabushiki Kaisha III-V Group compound semiconductor light-emitting element having a doped tantalum barrier layer
US4553154A (en) * 1981-01-13 1985-11-12 Sharp Kabushiki Kaisha Light emitting diode electrode
JPS5843582A (ja) * 1981-09-08 1983-03-14 Toshiba Corp 化合物半導体装置
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
EP0386775A1 (de) * 1989-03-10 1990-09-12 Sumitomo Electric Industries, Ltd. Elektrodenaufbau für AIII BV-Verbindungshalbleiterelemente und Verfahren zu dessen Herstellung
EP0402061A2 (de) * 1989-06-05 1990-12-12 Motorola, Inc. Metallisierungsprozess

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
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J.Electrochem.Soc., 1987, Vol. 134, Nr. 12, S. 320 5-3206; JP 58-043582 A. In: Pat.Abstr. of JP
J.Electrochem.Soc., 1987, Vol. 134, Nr. 12, S. 3205-3206; *
JP 58043582 A. In: Pat.Abstr. of JP; *

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