DE4129647A1 - Metallisierung zum drahtbonden fuer einen halbleiter - Google Patents

Metallisierung zum drahtbonden fuer einen halbleiter

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Description

Die Erfindung betrifft eine Metallisierung zum Drahtbonden für einen Halbleiter nach dem Oberbegriff des Patentanspruchs 1.
In der Halbleitertechnik, insbesondere bei den III-V-Halbleitern, die hier als Beispiele herangezogen werden, sind neben Einfach­ metallisierungen häufig Metallisierungsfolgen notwendig, um Anschlüsse für den elektrischen Kontakt zu bekommen.
Fig. 2 zeigt einen typischen Aufbau für eine Metallisierungsfolge. Auf einem Halbleiter 1 befindet sich ein erstes Metall 2. Auf dem ersten Metall 2 ist eine Sperre 3 vorgesehen. Auf der Sperre 3 ist ein zweites Metall 4 angeordnet. Aufgabe der Sperre 3 ist es, das erste Metall 2 und das zweite Metall 4 sicher auseinander zu halten. Anderenfalls ergeben sich aus dem direkten Verbund von erstem Metall 2 und zweitem Metall 4 negative Eigenschaften für die ursprünglich gedachte Wirkung der beiden Einzelmetalle 2, 4.
Wenn die Metallisierungsfolge zum Drahtbonden (wire bond) vorge­ sehen ist, ist typischerweise das erste Metall 2 eine AuZn-Ver­ bindung zur p-Dotierung des Halbleiters 1 oder eine AuGe-Ver­ bindung zur n-Dotierung des Halbleiters 1 und das zweite Metall 4 ist Al bzw. eine Al-Legierung oder Reinst-Au zum Wire-Bonden.
Eine typische nicht gewünschte negative Eigenschaft des direkten Verbunds dieser Metalle beim Drahtbonden ist eine bestimmte AlAu-Verbindung, die sogenannte "Purpurpest", die bei höheren Temperaturen entsteht und die die Kontakteigenschaften der Me­ tallisierungsfolge drastisch verschlechtert.
Bekannte Metallisierungen ohne Sperre weisen einen typischen Aufbau nach Fig. 3 auf. Auf einem Halbleiter 1 befindet sich dabei ein erstes Metall 2. Auf dem ersten Metall 2 ist ein zwei­ tes Metall 4 aufgebracht. Die Metallisierungen 2, 4 werden da­ bei in zwei Schritten aufgebracht: Beim ersten Schritt wird das erste Metall 2 aufgebracht, wird das erste Metall 2 mittels Fotolithographie und Ätzen des ersten Metalls 2 strukturiert, wird anschließend zur Erzielung einer besseren Haftung des ersten Metalls 2 auf dem Halbleiter 1 und zum Erreichen der ge­ wünschten elektrischen Eigenschaft des Kontakts, z. B. des ohm­ schen Verhalten des Kontakts getempert. Beim zweiten Schritt wird das zweite Metall 4 aufgebracht und strukturiert. Dieser bekannte Metallisierungsaufbau nach Fig. 3 muß mit hohem Aufwand hergestellt werden. Auch stellt diese Metallisierung nach Fig. 3 ohne Sperre sowohl ein Risiko bei der Weiterverarbeitung (Inter­ diffusion bei höheren Temperaturen, als Folge davon Bondprobleme) als auch ein Zuverlässigkeitsrisiko während des Betriebs dar ("Purpurpest" im Falle von AuAl-Verbindungen, mit der Folge von mechanischen Instabilitäten und eines Anstiegs des elektrischen Widerstands des Kontakts).
Ein anderer bekannter Metallisierungsaufbau mit Opfersperre oder passiver Sperre kann anhand von Fig. 2 beschrieben werden. Wie bei einem Metallisierungsaufbau nach Fig. 3 werden auch dabei die Metallisierungen in zwei Schritten aufgebracht: Beim ersten Schritt wird wie bei einem Metallisierungsaufbau nach Fig. 3 vor­ gegangen. Beim zweiten Schritt wird eine Sperre 3 aufgebracht, beispielsweise Titan als Opfersperre oder Nickel bzw. Platin als passive Sperre, sodann wird noch beim zweiten Schritt das zweite Metall 4 auf die Sperre 3 aufgebracht und werden die Sperre 3 gemeinsam mit dem zweiten Metall 4 strukturiert.
Dieser Metallisierungsaufbau mit Opfersperre oder passiver Sperre erfordert einen noch höheren Aufwand als ein Metallisierungsauf­ bau nach Fig. 3. Sehr schwierig ist bei einem solchen Metallisie­ rungsaufbau mit Opfersperre oder passiver Sperre vor allem beim Strukturieren das Ätzen des Nickel bzw. des Platin. Das naßche­ mische Ätzen des Titan und des Nickel ist aufwendig und beein­ trächtigt die Maßhaltigkeit. Platin kann ausschließlich sputter­ geätzt werden.
Im Falle der Opfersperre gibt es zwar eine gewisse Resistenz ge­ genüber einer Interdiffusion des ersten Metalls 2 und des zweiten Metalls 4, jedoch besteht immer noch ein Risiko bei der Weiter­ verarbeitung des Halbleiterbauelements und während des Betriebs des Halbleiterbauelements, wenn sich die Sperre 3 aufgrund höhe­ rer Temperatureinwirkung auf das Halbleiterbauelement über län­ gere Zeit zu schnell verbraucht.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Me­ tallisierung der eingangs genannten Art anzugeben, die insbe­ sondere in Hinblick auf die Sperre ein wirtschaftliches Herstell­ verfahren, einen kleinen elektrischen Widerstand, ein einfaches Strukturierverfahren und Stabilität während der Weiterverarbei­ tung und während des Betriebs des Halbleiterbauelements vor al­ lem bei höheren Temperaturen und elektrischen Strömen, je nach Anwendungsfall unterschiedlich gewichtet, jeweils in optimaler Weise ermöglicht.
Die unterschiedlichen Teilaufgaben können technisch in verschie­ dener Art und Weise erfüllt werden:
Ein wirtschaftliches Herstellverfahren kann durch Aufdampfen, Sputtern, Galvanik erzielt werden.
Ein kleiner elektrischer Widerstand kann durch Verwendung von Metallen, Metallverbindungen, Legierungen, Nitride, Carbide erreicht werden.
Ein einfaches Strukturierverfahren kann durch Fotolithographie und anschließendes Entfernen der nicht benötigten Teile der Schicht durch Naßchemie, durch Plasmaätzen, durch Sputterätzen oder durch Abhebetechnik erreicht werden.
Stabilität während der Weiterverarbeitung und während des Be­ triebs des Halbleiterbauelements vor allem bei höheren Tempera­ turen und elektrischen Strömen kann durch passive Sperren (passi­ ve barrier), Opfersperren (sacrificial barrier), Verfüllungssper­ ren (stuffed barrier) erzielt werden.
Erfindungsgemäß wird die zugrundeliegende Aufgabe durch eine Me­ tallisierung nach dem Patentanspruch 1 gelöst.
Ausgestaltungen und Vorteile der Erfindung sind in den Unteran­ sprüchen und in der Beschreibung angegeben.
Erfindungsgemäß wird eine Verfüllungssperre Titan-Wolfram-Nitrid (TiWN) eingeführt.
Die Erfindung wird anhand der Zeichnung näher erläutert.
Fig. 1 zeigt schematisch eine erfindungsgemäße Metallisierung.
Fig. 2 und 3 erläutern den typischen Aufbau von bekannten Metalli­ sierungsfolgen.
Bei Fig. 1 ist auf einem Halbleiterkörper 1 ein erstes Metall 2 aufgebracht. Auf dem ersten Metall 2 ist eine Sperre 5 aus Titan- Wolfram-Nitrid vorgesehen. Auf die Sperre 5 ist ein zweites Me­ tall 4 aufgebracht. Wenn der Halbleiter 1 ein optisches Halblei­ terbauelement repräsentiert, werden durch das erste Metall 2 auch optische Eigenschaften dieses optischen Halbleiterbauele­ ments beeinflußt. Die Sperre 5 bildet eine Festkörper-Diffusions­ sperre zwischen dem ersten Metall 2 und dem zweiten Metall 4. Das zweite Metall 4 ist ausgewählt in Hinblick auf die Kontaktie­ rung des Halbleiterbauelements, z. B. in Hinblick auf das Draht­ bonden. Die Sperre 5 verhindert die Beeinflussung der optischen Eigenschaften des Systems, welches aus dem Halbleiter 1 und dem ersten Metall 2 besteht, durch das zweite Metall 4.
Besonders vorteilhaft ist es, wenn auf den Halbleiter 1 sämtliche Schichten der Metallisierung im wesentlichen in nur einem einzi­ gen Schritt aufgebracht werden. Dabei werden zuerst das erste Me­ tall 2, die Sperre 5 und das zweite Metall 4 übereinander auf den Halbleiter 1 vorzugsweise durch Sputtern aufgebracht. Sodann wird die gesamte Schichtfolge der Metallisierung, bestehend aus dem ersten Metall 2, der Sperre 5 und dem zweiten Metall 4 struktu­ riert. Die Strukturierung kann durch Fotolithographie und an­ schließendes Entfernen der nicht benötigten Teile der Schichtfol­ ge mit üblichen naßchemischen Ätzmitteln erfolgen. Sodann wird der Halbleiter 1 zusammen mit der gesamten Schichtfolge bestehend aus erstem Metall 2, Sperre 5 und zweitem Metall 4 getempert durch Temperaturbehandlung. Die Temperaturbehandlung kann bei Temperaturen zwischen 400-550°C erfolgen. Die Temperaturbehand­ lung kann sich je nach Anforderung über einen Zeitbereich zwi­ schen einer Minute und 30 Minuten erstrecken.
Die Metallisierungsfolge kann auf den Halbleiter 1 auch in zwei oder in drei Schritten aufgebracht werden. Beim Aufbringen der Metallisierungsfolge auf den Halbleiter 1 in zwei Schritten wird vorteilhaft das erste Metall 2 auf den Halbleiter 1 aufgebracht. Sodann werden die Sperre 5 und das zweite Metall 4 in einem Schritt aufgebracht, strukturiert und getempert. Beim Aufbringen der Metallisierungsfolge auf den Halbleiter 1 in drei Schritten ist es vorteilhaft, zwischen der Sperre 5 und das zweite Metall 4 einen Haftvermittler 6 anzuordnen. Als Haftvermittler kann Ti­ tan dienen. Eine Strukturierung der Metallisierungsschichten 2, 4, 5, 6 ist nach dem Aufbringen jeder einzelnen Metallisierungs­ schicht möglich und kann vorteilhaft sein, z. B. zur Erziehung selektiver Ätzschritte.
Beim Aufbringen von zwei Schichten übereinander im wesentlichen in einem Schritt ist die Grenzfläche (Interface) zwischen diesen beiden Schichten sauber und wohl definiert. Beim Aufbringen von zwei Schichten in einem Schritt gibt es auch keine Haftungsprob­ leme zwischen diesen beiden Schichten. Besonders vorteilhaft ist daher das Aufbringen der Schichten 2, 3, 4 auf den Halbleiter 1 im wesentlichen in nur einem Schritt.
Die Sperre 5 aus Titan-Wolfram-Nitrid dient als Festkörper-Diffu­ sionssperre zwischen einem ersten Metall 2 und einem zweiten Me­ tall 4. Eine Metallisierungsfolge nach Fig. 1 ist temperaturstabil und ermöglicht damit ein vereinfachtes Weiterverarbeiten des Halbleiterbauelements. Insbesondere muß daher beim Kontaktieren des Halbleiterbauelements, beispielsweise beim Drahtbonden, nicht besonders auf die verwendete Temperatur geachtet werden.
Eine Metallisierung nach Fig. 1 ermöglicht einen geringen Aufwand beim Aufbringen der gesamten Metallisierung auf den Halbleiter 1. Bei entsprechender Auslegung der verwendeten Vorrichtung zur Her­ stellung einer Metallisierung nach Fig. 1 können alle Metallisie­ rungsschichten in einer einzigen Anlage, vorzugsweise in einer einzigen Sputteranlage, aufgebracht werden.
Eine Metallisierung nach Fig. 1 ist von hoher Qualität. Da die Halbleiterscheiben während des Herstellungsprozesses der Metalli­ sierung nicht aus dem Vakuum der verwendeten Anlage zur Herstel­ lung der Metallisierung herauskommen, können keine Kontaminatio­ nen aus der Luft auftreten, was die Bildung schädlicher Inter­ face-Schichten zwischen den einzelnen Metallschichten verhindert. Weiterhin lassen sich die Eigenschaften der Sperre 5 durch Ände­ rung der Zusammensetzung und Dicke des Titan-Wolfram-Nitrids ein­ stellen. Z. B. läßt sich der elektrische Widerstand durch den Stickstoffgehalt des Titan-Wolfram-Nitrids einstellen. Z.B. läßt sich die sichere Absperrung einer etwas rauheren Oberfläche eines Metalls durch Erhöhung der Dicke der Sperre 5 einstellen.
Bewährt haben sich Prozesse zur Herstellung der Metallisierung mit Sputtertargets mit Zusammensetzungen von 10% Titan und 90% Wolfram bei einer Stickstoffzugabe von 5-20% im Argon-Sputtergas bei niedergeschlagenen Schichtdicken von 0,1-1 µm.
Die Sperre 5 aus Titan-Wolfram-Nitrid kann mit hoher Maßhaltig­ keit einfach strukturiert werden durch naßchemisches Ätzen mit H2O2/NH4OH-Lösungen oder durch Plasmaätzen im CF4/O2-Gas.
Bei der Weiterverarbeitung des Halbleiterbauelements, zu dem der Halbleiter 1 gehört, besteht kein Risiko durch höhere Temperatu­ ren, da die Titan-Wolfram-Nitrid-Schicht sich bei Temperaturen von selbst 550oC über eine Stunde hinweg nicht verändert und da solche Temperaturbelastungen bei den nachfolgenden Schritten der Bauelementenherstellung wie alle Arten von Die-Bonden (Kleben, Lö­ ten, Legieren) oder Wire-Bonden und Umhüllungsprozessen nicht auftreten.
Die hohe Temperaturbeständigkeit einer Metallisierung nach Fig. 1 erlaubt auch einen risikolosen Betrieb bei Temperaturen über dem üblicherweise limitierten Temperaturwert von 100oC und bewahrt die zu trennenden Metalle 2, 4 auch über längere Zeit hinweg vor der Interdiffusion mit ihren unerwünschten Auswirkungen, wie der oben erwähnten "Purpurpest" bei der Al-Au-Verbindung.
In Fig. 1 kann zwischen der Sperre 5 und dem zweiten Metall 4 ein Haftvermittler 6 vorgesehen sein. Dieser Haftvermittler 6 kann aus Titan bestehen. Der Haftvermittler 6 kann zusammen mit den übrigen Schichten der Metallisierung nach Fig. 1 im wesentlichen in nur einem Schritt aufgebracht werden.
Für Bauelemente mit einem Substrat aus Galliumphosphid und einer Epitaxieschicht aus Galliumarsenidphosphid können für die Vorder­ seiten-Metallisierungen folgende Ausführungsbeispiele verwendet werden: Als erstes Metall 2 kann Gold-Zink mit einer Dicke von 600 nm aufgebracht werden. Als Sperre 5 kann Titan Wolfram-Nitrid mit einer Dicke von 200 nm verwendet werden. Als zweites Metall 4 kann Aluminium mit einer Dicke von 1,5 µm aufgebracht werden.
Bei Bauelementen mit einem Substrat aus Galliumphosphid und einer Epitaxieschicht aus Galliumphosphid kann als erstes Metall 2 eine Schicht aus Gold-Zink mit einer Dicke von 600 nm verwendet werden. Als Sperre 5 kann eine Schicht aus Titan-Wolfram-Nitrid mit einer Dicke von 400 nm vorgesehen werden. Als zweites Metall 4 kann eine Schicht aus Aluminium mit einer Dicke von 1,5 µm aufgebracht werden.
Die Erfindung eignet sich für Halbleiterchips, vor allem für III-V-Halbleiter, insbesondere für Halbleiterchips der Optoelek­ tronik, beispielsweise für LED′s. Die Erfindung eignet sich besonders für Vorderseitenkontakte.

Claims (5)

1. Metallisierung zum Drahtbonden für einen Halbleiter (1), bei der auf eine Halbleiteroberfläche ein erstes Metall (2), eine Sperre und ein zweites Metall (4) aufgebracht sind, dadurch gekennzeichnet, daß die Sperre (5) zwischen dem ersten Metall (2) und dem zweiten Metall (4) aus Titan-Wolfram-Nitrid (TiWN) besteht.
2. Metallisierung nach Anspruch 1, gekennzeichnet durch Aluminium oder eine Aluminium-Legierung oder Reinst-Gold als zweites Metall (4).
3. Verfahren zur Herstellung einer Metallisierung nach Anspruch 1 oder 2, gekennzeichnet durch Aufbringen der Sperre (5) und des zweiten Metalls (4) im wesentlichen in einem Schritt.
4. Verfahren nach Anspruch 3, gekennzeichnet durch Aufbringen des ersten Metalls (2), der Sperre (5) und des zweiten Metalls (4) im wesentlichen in einem Schritt.
5. Verfahren zur Herstellung einer Metallisierung nach Anspruch 1 oder 2, gekennzeichnet durch Aufbringen eines Haft­ vermittlers (6) zwischen Sperre (5) und zweitem Metall (4).
DE4129647A 1990-09-28 1991-09-06 Vorderseiten-Metallisierung zum Drahtbonden für ein III-V Halbleiterbauelement und Verfahren Expired - Lifetime DE4129647B4 (de)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412249A (en) * 1993-03-31 1995-05-02 Kabushiki Kaisha Toshiba Semiconductor device having layered electrode
US5821620A (en) * 1994-02-18 1998-10-13 Telefonaktiebolaget Lm Ericsson Electromigration resistant metallization structures for microcircuit interconnections with RF-reactively sputtered titanium tungsten and gold

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
EP0402061A2 (de) * 1989-06-05 1990-12-12 Motorola, Inc. Metallisierungsprozess

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0035118B1 (de) * 1980-02-28 1985-11-21 Kabushiki Kaisha Toshiba Lichtemittierendes Halbleiterelement der III-V-Verbindung und Verfahren zu seiner Herstellung
NL186354C (nl) * 1981-01-13 1990-11-01 Sharp Kk Halfgeleiderinrichting die uit iii-v verbindingen bestaat, met een samengestelde elektrode.
JPS5843582A (ja) * 1981-09-08 1983-03-14 Toshiba Corp 化合物半導体装置
US5047832A (en) * 1989-03-10 1991-09-10 Sumitomo Electric Industries, Ltd. Electrode structure for III-V compound semiconductor element and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
EP0402061A2 (de) * 1989-06-05 1990-12-12 Motorola, Inc. Metallisierungsprozess

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J.Electrochem.Soc., 1987, Vol. 134, Nr. 12, S. 3205-3206 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412249A (en) * 1993-03-31 1995-05-02 Kabushiki Kaisha Toshiba Semiconductor device having layered electrode
US5821620A (en) * 1994-02-18 1998-10-13 Telefonaktiebolaget Lm Ericsson Electromigration resistant metallization structures for microcircuit interconnections with RF-reactively sputtered titanium tungsten and gold
US5920794A (en) * 1994-02-18 1999-07-06 Telefonaktiebolaget Lm Ericsson Electromigration resistant metallization process microcircuit interconnections with RF-reactively sputtered titanium tungsten and gold
US6211568B1 (en) 1994-02-18 2001-04-03 Telefonaktiebolaget Lm Ericsson(Publ) Electromigration resistant metallization structures and process for microcircuit interconnections with RF-reactively sputtered titanium tungsten and gold

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