DE2332822B2 - Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium - Google Patents

Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium

Info

Publication number
DE2332822B2
DE2332822B2 DE2332822A DE2332822A DE2332822B2 DE 2332822 B2 DE2332822 B2 DE 2332822B2 DE 2332822 A DE2332822 A DE 2332822A DE 2332822 A DE2332822 A DE 2332822A DE 2332822 B2 DE2332822 B2 DE 2332822B2
Authority
DE
Germany
Prior art keywords
semiconductor
individual elements
electrodes
etching
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2332822A
Other languages
English (en)
Other versions
DE2332822A1 (de
Inventor
Wolfgang 5760 Neheim- Huesten Beerwerth
Albrecht 4788 Warstein Geppert
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Licentia Patent Verwaltungs GmbH
Original Assignee
Licentia Patent Verwaltungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Licentia Patent Verwaltungs GmbH filed Critical Licentia Patent Verwaltungs GmbH
Priority to DE2332822A priority Critical patent/DE2332822B2/de
Priority to US05/484,629 priority patent/US3965567A/en
Publication of DE2332822A1 publication Critical patent/DE2332822A1/de
Priority to US05/627,781 priority patent/US4018373A/en
Publication of DE2332822B2 publication Critical patent/DE2332822B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3046—Mechanical treatment, e.g. grinding, polishing, cutting using blasting, e.g. sand-blasting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13033—TRIAC - Triode for Alternating Current - A bidirectional switching device containing two thyristor structures with common gate contact
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Weting (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium, bei denen nach einer vorausgegangenen Maskierung durch eine Dotierung mit Störstellen bildenden Elementen eine Vielzahl von Anordnungen von übereinanderliegenden Schichten und in einzelnen Schichten liegenden Bereichen verschiedener Leitfähigkeit und verschiedenen Leitungstyps erzeugt wird, sodann beide Oberflächen der Halbleiterscheibe mit einer Metallschicht versehen werden, auf die entsprechend der vorhandenen Anordnung von Schichten und Bereichen verschiedener Leitfähigkeit und verschiedenen Leitungstyps Abnahmeelektroden aufgebracht werden, danach die Halbleiterscheibe in die Vielzahl von Einzelelementen zerteilt wird und die Einzelelemente gegebenenfalls mit einer Randkontur zur Verminderung der Feldstärke versehen werden.
Ein derartiges Verfahren ist beispielsweise aus der US-PS 32 88 662 bekannt. Die relativ dicken Abnahmeelektroden werden dadurch erzeugt, daß der Halbleiterkörper, der an seiner Oberfläche teilweise mit einer Metallschicht versehen ist, in ein flüssiges Lot getaucht wird, daß sich auf den Metallschichten absetzt. Über die Meßbarkeit und Lagerfähigkeit der nach
diesem Verfahren erzeugten Einzelelemente wird in dieser Patentschrift jedoch nichts ausgesagt.
Ein ähnliches Verfahren ist aus der US-PS 34 10 527 bekannt. Die Ätzbestäridigkeit der Abnahmeelektroden wird dort durch die Wahl der chemischen Zusammensetzung erreicht, indem eine ternäre Gold-Blei-Legierung mit Zusätzen von Zinn, Indium oder Gallium verwendet wird. Auch in dieser Patentschrift wird über die Meßbarkeit und Lagerfähigkeit nichts ausgesagt.
Auch bei dem Verfahren nach der DT-OS 19 10 916 wird die Ätzbeständigkeit der Abnahmeelektroden durch die Wahi des Elektrodenmaterials erreicht, das aus Gold besteht.
Bei dem aus der US-PS 34 32 919 bekannten Verfahren ist zwar die Möglichkeit vorgesehen, die noch auf einer gemeinsamen Trägerplatte angebrachten Einzelelemente zu messen und erforderlichenfalls mit einer Schutzschicht zu versehen, jedoch ist die Dicke der Abnahmeelektroden so gering, daß ein Messen unter hohen Strömen vor einem Einbau in ein Gehäuse nicht möglich ist.
Schließlich ist auch noch durch die DT-OS 19 15 530 bekanntgeworden, bei Nickel- und Goldkontakten durch zeitweiliges Aufbringen von Wachsschichten und ätzbeständigen Keramikplatten einen Schutz vor unerwünschtem Ätzangriff zu erzielen.
Es sind zwar teilfertige Bauelemente bekannt, wie z. B. glaspassivierte und mit Lot versehene Thyristoren und Triacs oder Bauelemente, die in Planartechnik hergestellt sind. Bei diesen Bauarten ist aber einmal die Ausbeute an Elementen, die um 1000 V sperren und die daher von einer auf hochsperrende Bauelemente ausgerichteten Fertigung besonders angestrebt werden, nur gering. Außerdem sind diese Elemente auch noch nichi voll meß- und prüfbar — z. B. nicht unter hohen Strömen —, da ja noch keine geeigneten Kontakte aufgebracht sind. Unter solchen Prüfbedingungen lassen sich aber noch keine endgültigen Aussagen über alle zu erwartenden Eigenschaften, die sich nach einem Einbau in ein Gehäuse ergeben, insbesondere beispielsweise über die Strombelastbarkeit, ableiten. Es zeigt sich bei den heute üblichen Verfahren, daß die nach einem Einbau in ein Gehäuse festgestellten Kennwerte von den angestrebten und von den vorher am Einzelelement gemessenen Werten verschieden sind.
Abgesehen davon, daß die bekannten Ausführungsformen vor dem Einbau in ein Gehäuse nicht voll meß- und prüfbar sind, um überhaupt an ihnen einen Mangel an ausreichenden Kennwerten festzustellen, besteht bei ihnen nach einem Einbau in ein Gehäuse kaum eine Möglichkeit, einen dann festgestellten Mangel an ausreichenden Kennwerten durch eine nachträgliche Verbesserung — etwa durch ein erneutes Ätzen der Halbleiterscheiben — wieder zu beheben. Dies gilt auch für die bekannten teilfertigen Bauelemente, da nach der Glaspassivierung keine Nacharbeit mehr möglich ist. Ein Ätzen zusammen mit dem Gehäuse wird erheblich erschwert, weil das Gehäusematerial entweder nicht ätzbeständig ist oder erst durch galvanische Prozesse ätzbeständig gemacht werden müßte und weil außerdem die Ätzflüssigkeit nach dem Ätzvorgang sich nur schlecht und unter großen Schwierigkeiten wieder vollständig entfernen läßt. Häufig verschlechtert die für eine gute Lot- und Ätzfähigkeit zweckmäßige Goldschicht die Eigenschaften der zur Verbindung verwendeten Weichlote erheblich. Da somit praktisch keine günstige Möglichkeit der nachträglichen Verbesserung der Kennwerte besteht, ist bei den bekannten Verfahren der Anteil der minderwertigen Bauelemente und der Anteil des Ausschusses an der Gesamtiertigung dementsprechend verhältnismäßig hoch.
Ein weiterer Nachteil der bekannten Verfahren ist darin zu sehen, daß die Lagerhaltung, die ja aus den genannten Gründen meist nur auf die fertigen Bauelemente beschränkt sein kann, recht teuer ist. Darüber hinaus ist die Lagerhaltung gegenüber einem wechselnden Bedarf an Bauelementtypen unterschiedli-
lu eher Größe wenig anpassungsfähig, sofern man diese Anpassung nicht ausschließlich durch eine reine Vergrößerung des Lagerumfangs erreichen wollte, was aber ebenfalls wieder unwirtschaftlich wäre.
Aufgabe der Erfindung ist es, ein Verfahren der obengenannten Art anzugeben, bei dem die Einzelelemente bereits vor ihrem Einbau in ein Gehäuse bezüglich der Kennwerte ihrer elektrischen Eigenschaften auch unter hohen Strömen voll meßbar sind. Diese Bauelemente sollen außerdem unter geeigneten Bedingungen auch ohne Gehäuse praktisch für Dauer lagerfähig sein. Sie sollen überdies mechanisch so unempfindlich sein, daß sie ohne nachteilige Beeinträchtigung ihrer Eigenschaften schüttbar und transportierbar und insbesondere in einer mechanisierten oder
2-5 automatisierten Fertigung herstellbar und weiterverarbeitbar sind. Sie sollen gleichzeitig bei auftretendem Bedarf in verschiedene Gehäuse einsetzbar sein und sich dadurch dem jeweiligen Bedarf an verschiedenen Typen leicht anpassen lassen und damit auch die Lagerhaltung
in vereinfachen. Weiter sollen sie für eine automatisierbare Zwischenmessung und eine gegebenenfalls notwendige nachträgliche Ätzung zur Verbesserung der elektrischen Kennwerte vor Aufbringen der Passivierung geeignet sein und dadurch den Anteil an hochwertigen
r> Bauelementen gegenüber bekannten Herstellungsverfahren insgesamt verbessern. Für besonders hohe Sperrspannungen sollen sie einer mechanischen Oberflächenformgebung zugänglich sein, dabei sollen keine grundsätzlich anderen, sondern nur zusätzliche Arbeits-
•i(i schritte erforderlich sein.
Diese Aufgabe wird bei einem Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium, bei denen nach einer vorausgegangenen Maskierung durch eine Dotierung mit Störstellen bildenden Elementen eine Vielzahl von Anordnungen von übereinanderliegenden Schichten und in einzelnen Schichten liegenden Bereichen verschiedener Leitfähigkeit und verschiedenen Lei-
5Ii tungstyps erzeugt wird, sodann beide Oberflächen der Halbleiterscheibe mit einer Metallschicht versehen werden, auf die entsprechend der vorhandenen Anordnung von Schichten und Bereichen verschiedener Leitfähigkeit und verschiedenen Leitungstyps abnahmeelektroden aufgebracht werden, danach die Halbleiterscheibe in die Vielzahl von Einzelelementen zerteilt wird und die Einzelelemente gegebenenfalls mit einer Randkontur zur Verminderung der Feldstärke versehen werden, erfindungsgemäß dadurch gelöst, daß
fifi die Abnahmeelektroden mit einer Dicke, die größer ist als die Dicke der Halbleiterscheibe, durch Löten und Legieren aufgebracht werden, daß die Einzelelemente geätzt, gemessen, erforderlichenfalls wiederholt geätzt und gemessen und auf den freien Halbleiteroberflächen
" j mit einer Schutzschicht versehen werden.
Die nach dem Verfahren gemäß der Erfindung hergestellten Bauelemente der genannten Fertigungsstufe sind durch ihre eroßflächieen und verhältnismäßig
dicken Abnahmeelektroden sogleich nach ihrer Trennung in Einzelelemente auch unter — im Verhältnis zur Kontaktfläche — hohen Strömen voll meßbar, ohne daß ein Einbau in ein Gehäuse und eine weitere Kontaktierung nötig wäre. Sie lassen sich daher leicht in Güteklassen einteilen. Nicht geeignete Elemente können ohne zusätzlichen Aufwand an Arbeit und Kosten für das Gehäuse ausgesondert werden. Andererseits besteht aber auch die Möglichkeit, die Kennwerte solcher Elemente, die zunächst noch nicht den an sie gestellten Anforderungen genügen, durch eine wiederholte Ätzung zu verbessern und dadurch den Anteil des Ausschusses zu verringern.
Nach der Trennung in Einzelelemente schützt die Dicke der Elektroden den Halbleiterkörper in erhöhtem Maße vor mechanischer Beschädigung. Die Einzelelemente sind daher schon in dieser Fertigungsstufe schüttfähig und ohne besondere Vorsichtsmaßnahmen transportfähig und somit auch für eine mechanisierte oder automatisierte Weiterverarbeitung geeignet.
Es ist bei der Herstellung von Halbleitergleichrichtern, wie aus der US-PS 3140 527 bekannt ist, zweckmäßig, die Metallschicht, mit der beide Oberflächen der Halbleiterscheibe vor der Trennung in Einzelelemente versehen werden, ganzflächig aufzubringen. Bei der Herstellung steuerbarer Halbleitergleichrichter wird diese Metallschicht zwischen dem Kathoden- und Steuerelektrodenkontakt an den Einzelelementen entfernt. Als Metall für diese Schicht hat sich — wie bekannt — Nickel bewährt, das durch Aufdampfen oder stromloses Abscheiden aufgebracht wird.
Im Hinblick auf die nachfolgenden Verfahrensschritte des Lötens, Trennens und Ätzens ist es vorteilhaft, für die Abnahmeelektroden ein Material zu wählen, das ohne zusätzliche Beschichtung weichlötfähig und gleichzeitig gegenüber Ätzchemikalien hinreichend beständig ist. Silber oder Nickel oder eine Silber-Nickel-Legierung, die bekanntlich diesen Anforderungen genügen, haben sich daher für die Verwendung als Kontaktmaterial als besonders günstig erwiesen; doch sind auch andere bekannte Metalle, insbesondere Wolfram, Molybdän, Aluminium oder einige Eisen-Nikkei- oder Eisen-Nickel-Kobalt-Legierungen mit einem dem Silizium ähnlichen Ausdehnungskoeffizienten mit entsprechender weichlötfähiger und ätzbeständiger Beschichtung geeignet.
Es ist weiterhin zweckmäßig, das zur Lötung der Kontakte auf der Halbleiterscheibe verwendete Weichlot — z. B. ein hinreichend ätzbeständiges Weichlot mit hohem Bleianteil, wie Pb 90, Ag 5, In 5 — bereits vor der Lötung großflächig und einseitig auf das Elektrodenmaterial — beispielsweise durch Aufwalzen oder Aufschmelzen — aufzubringen und aus dem derart beschichteten Material die benötigten Elektrodenformen, etwa Kreisscheiben oder Kreisringe, z. B. durch Ausstanzen, herzustellen. Bei einer mechanisierten Messung werden durch Formkörper, die zusätzlich im Lot als Abstandshalter enthalten sind und einen höheren Schmelzpunkt als das Lot aufweisen, ein Ausfließen des geschmolzenen Lotes während des Auflötens verhindert und die Benetzung auf die Fläche unter den Elektroden beschränkt. Da beim Ausstanzen der Elektroden auf ihrer einen Oberfläche ein Stanzeinzug und auf der andern Oberfläche ein Grat entsteht, wird beim Stanzen des einseitig mit Lot beschichteten Elektrodenmaterials die Stanzrichtung in der Weise gewählt, daß der Stanzeinzug an der mit Lot beschichteten Seite auftritt. Durch diese Maßnahme wird ein unerwünschtes Ausfließen des Lotes während des Schmelzvorganges verhindert.
Wird für die Halbleiterscheibe aus Silizium eine
-, Schichtdicke von 0,3 mm gewählt, so ist es zweckmäßig, Abnahmeelektroden mit einer Dicke von 0,5 bis 0,6 mm zu verwenden.
In an sich bekannter Weise, etwa nach der US-PS 34 32 919, ist es zweckmäßig, einander auf der
ίο Halbleiterscheibe gegenüberliegende Kontakte, z.B. Anoden- und Kathodenkontakte, mit unterschiedlichen Durchmessern zu versehen, wobei derjenige Kontakt den kleineren Durchmesser aufweisen soll, von dessen Seite her das Trennmedium, z. B. ein Sandstrahl oder ein
ι r> Ätzflüssigkeitsstrahl, auf die Halbleiterscheibe gerichtet wird. Durch diese Maßnahme wird während der Aufteilung der Halbleiterscheibe in Einzelelemente erreicht, daß nach dem Trennen das Halbleitermaterial nicht über den Rand der Abnahmeelektroden hinausragt.
Die Trennung der Halbleiterscheibe in Einzelelemente kann, wie aus der US-PS 32 88 662 bekannt ist, durch ein Sandstrahl- oder ein Ätzverfahren oder auch durch eine Kombination beider Verfahren erfolgen.
21J Für unsymmetrisch sperrende Bauelemente kann durch richtige Wahl der Elektrodenscheibengröße bereits mit Hilfe von Ätzen oder Sanden ein bevorzugter Randwinkel hergestellt werden. Bei symmetrisch sperrenden Thyristoren werden die Trennbe-
jo dingungen in günstiger Weise so gewählt, daß der Randbereich des Halbleiterkörpers in einem weiteren, etwa 30 bis 180 min dauernden Arbeitsschritt durch Naßsandstrahlen in der Weise abgetragen wird, daß der Halbleiterrand senkrecht zu der dem Halbleiterkörper
i) zugewandten Fläche der Kathodenelektrode (9) verläuft. Dadurch wird ein günstiger Randwinkel für symmetrische Sperreigenschaften gewonnen.
Sind Anforderungen an besonders hohe Sperrspannungen gestellt oder sind die Anforderungen an die Zuverlässigkeit bei niedrigen Spannungen übermäßig hoch, so ist eine Oberflächenbearbeitung erforderlich, die es ermöglicht, die Feldstärke auf der Oberfläche herabzusetzen. Zu diesem Zwecke werden die Einzelelemente nach dem Naßsandstrahlen, während sie noch
4ri auf der Trägerplatte aufgeklebt sind, mit einer Ätzlösung aus 7 Volumenteilen rauchender Salpetersäure (Dichte über 1,51 g/cm3), 4 Volumenteilen 38- bis 4O°/oiger Flußsäure und 8 Volumenteilen Eisessig während einer Dauer von 2 bis 10 min, vorzugsweise
V) 5 min, bei einer Temperatur von 26 bis 30° C behandelt.
Es ist auch eine mechanische Oberflächenbearbeitung möglich, wobei die Einzelelemente erforderlichenfalls von der Trägerplatte abgelöst werden und durch Schleifen mit einer Randkontur am Halbleiterkörper (1)
v> versehen werden, wobei die Randkontur durch Andrükken gegen einen gespannten Draht (26) aus Stahl oder Wolfram unter Drehen des Halbleiterkörpers (1) um die Mittelachse unter gleichzeitiger Zugabe eines Schleifmittels eingeschliffen wird.
i'ii Um die Metallschicht zwischen dem Steuerelektroden- und dem Kathodenkontakt bei steuerbaren Halbleitergleichrichtern zu entfernen, wird das Einzelelement in einer weiteren Ätzung mit einer Ätzlösung aus 2 Volumenteilen rauchender Salpetersäure (Dichte
ι ■ über 1,51 g/cm3), 1 Volumenteil 38- bis 40%igcr Flußsäure und 1 Volumenteil Eisessig während einer Dauer von 30 bis 90 see, vorzugsweise 60 see, bei einer Temperatur von IB bis 2O0C behandelt.
Eine Schlußätzung der Einzelelemente erfolgt mit rauchender Salpetersäure (Dichte über 1,51 g/cm3) während einer Dauer von 30 bis 90 see, vorzugsweise 60 see.
An Ausführungsbeispielen und an Hand der teilweise schematischen Zeichnungen sei das Verfahren gemäß der Erfindung noch einmal näher beschrieben. Als Beispiel sei die Herstellung eines Thyristors mit runder Außenform und in der Mitte angeordnetem Steuerkontakt ausgewählt, doch lassen sich die einzelnen Verfahrensschritte ohne weiteres auch auf die Herstellung anderer Halbleiterbauelemente übertragen. Ein Schema der zeitlichen Abfolge der einzelnen Verfahrensschritte ist in F i g. 1 dargestellt.
Wie Fig.2 zeigt, geht man bei dem gewählten Beispiel, das vorzugsweise für mittlere Sperrspannungen ausgelegt ist, von einer größeren Halbleiterscheibe 1, etwa einer Siliziumscheibe vom n-Leitungstyp, aus, in der zunächst nach den bekannten Verfahren der Halbleitertechnologie Schichten und Bereiche verschiedener Leitfähigkeit und verschiedenen Leitungstyps erzeugt werden. Man erhält dann etwa eine Schichtenfolge 2,3,4 von p-, n- und p-leitenden Schichten, wobei sich in der p-leitenden Schicht 4 noch η+-leitende Bereiche 5 befinden. Entsprechend der vorgesehenen Anordnung und Größe der Einzelelemente wiederholen sich in der Ausgangsscheibe 1 Anordnung und Struktur der obengenannten Bereiche 5 in jeweils gleichem Abstand. Auf diese so vorbereitete Scheibe 1 werden nun Metallbeschichtungen 6 und 7 — z. B. aus Nickel — aufgebracht, und zwar entweder in ring- oder kreisförmigen Teilbereichen, die der vorhandenen Struktur angepaßt sind, oder auch in besonders vorteilhafter Weise ganzflächig, weil dadurch ein Maskierschritt eingespart werden kann.
Auf die derart metallisierte Scheibe 1 werden nun, wie Fig.3 zeigt, Abnahmeelektroden 8, 9, 10 für den Anoden-, Kathoden- und Steuerelektrodenkontakt aus Silber oder Nickel oder einer Silber-Nickel-Legierung mit Hilfe von ätzbeständigen Weichlotschichten 11,12,
13 aufgelötet, wobei der Abstand zwischen den größten Elektroden etwa 0,3 mm beträgt.
Eine zweckmäßige Maßnahme zum Auflöten der Elektrodenkontakte wird in einer Lötvorrichtung gesehen, mit deren Hilfe eine Vielzahl von Elektroden gleichzeitig auf beide Seiten der Halbleiterscheibe aufgelötet wird. Diese Lötvorrichtung, deren Prinzip in F i g. 4 dargestellt ist, besteht aus einem System von Platten 15, 16, die Bohrungen zur Aufnahme der Abnahmeelektroden 8, 9, 10 aufweisen, wodurch die Lage und der Abstand der einzelnen Abnahmeelektroden auf der Halbleiterscheibe 1 festgelegt wird. Der Durchmesser der Bohrungen ist dem Durchmesser des Anoden-, Kathoden- und Steuerelektrodenkcmtaktes jeweils angepaßt, der Abstand der Bohrungen voneinander entspricht dem Abstand der in der Halbleiterscheibe vorgesehenen und durch die vorangegangenen Dotierschritte festgelegten Anordnung der Einzelelemente, die in späteren Verfahrensschritten aus der größeren Halbleiterscheibe abgetrennt werden.
In die Bohrungen werden Abnahmeelektroden in der Weise eingelegt, daß die mit Loten 11, 12, 13 beschichteten Seiten der Elektroden 8, 9, 10 auf den Metallschichten 6, 7 zu liegen kommen. Während des Lötvorganges werden die Elektroden 8,9,10 mit Federn
14 über Bolzen 17, 18 auf die Halbleiterscheibe gedrückt, wodurch ein gleichzeitiges Auflöten der Elektroden 8,9,10 auf beide Seiten der Siliziumscheibe ermöglicht wird. Der Bolzen 18 ist dabei so ausgebildet, daß er in einer Ausnehmung den Steuerelektrodenkontakt 10 aufnimmt und zentriert.
Als Material für die Federn 14 eignen sich warmfeste Stähle sowie Wolfram oder Molybdän. Die Zentrierplatten 15 und 16 werden bevorzugt aus einem Material hergestellt, das weder vom Lot benetzt wird noch einen vom Halbleitermaterial stark abweichenden Wärmeausdehnungskoeffizienten besitzt, da sonst eine notwendige genaue Übereinstimmung von Diffusionsmuster und Abnahmeetektrode nicht gewährleistet ist und außerdem die Entnahme der mit den Abnahmeelektroden versehenen Halbleiterscheibe aus der Lötvorrichtung erschwert wird und die Halbleiterscheibe unter
is Umständen beschädigt werden könnte. Besonders Molybdän hat sich als Material für die Zentrierplatten als günstig erwiesen und gewährleistet eine sichere Entnahme der Halbleiterscheiben.
Für Bauelemente mit hohen Anforderungen an die
2» Temperaturwechsellastbeständigkeit können zur Verbindung der Abnahmeelektroden mit der Halbleiterscheibe an Stelle der oben beschriebenen Lötverfahren mit Vorteil auch Legier-Verfahren verwendet werden. Hierbei wird ein Elektrodenmaterial benutzt, das einen ähnlichen Ausdehnungskoeffizienten wie das Halbleitermaterial besitzt und über eine Zwischenschicht'mit dem Halbleitermaterial legierungsfähig ist. Für eine Halbleiterscheibe aus Silizium hat es sich bewährt, Zwischenschichten aus Aluminium — etwa durch Aufdampfen — auf die Oberflächen aufzubringen und auf diese Aluminiumschichten Elektroden, vorzugsweise aus Wolfram, aufzulegieren. Der Anpreßdruck beim Legieren wird entweder bei gleichzeitiger Kontaktierung beider Seiten — wie oben beschrieben — durch Federdruck oder bei getrennter Kontaktierung beider Seiten auch durch entsprechende Gewichte erzeugt.
Nach dem Auflöten oder Legieren der Abnahmeelektroden wird die Halbleiterscheibe durch Sandstrahlen und/oder mit Hilfe von Ätzlösungen in Einzelelemente zerlegt. Zu diesem Zweck %vird die Halbleiterscheibe — wie in F i g. 5 dargestellt — mit einem ätzbeständigen Klebelack 19 auf eine Trägerplatte 20, beispielsweise eine Edelstahlplatte, aufgeklebt. Dabei ist es zweckmäßig, die Scheibenseite, die den Steuerelektrodenkontakt 10 trägt, aufzukleben, da sonst ein zusätzlicher Schutz des nicht kontaktierten Siliziums im Bereich zwischen Steuerelektroden- und Kathodenkontakt gegenüber dem Trennmedium erforderlich ist. Wird die Trennung durch Sandstrahlen vorgenommen, kann sowohl das
so Trocken- als auch das Naßverfahren angewendet werden. Doch bietet das Naßsandstrahlverfahren den Vorteil, daß die Halbleiteroberfläche weniger angegriffen und zerstört wird und daß sich die anschließende Ätzbehandlung verkürzen läßt. Günstig ist es, zunächst durch das Sandstrahlverfahren die Metallschicht zwischen den Elektroden und gegebenenfalls überstehendes Lot von der Halbleiteroberfläche zu entfernen und den Halbleiterkörper danach durch das Sandstrahlverfahren und/oder Ätzverfahren zu zerteilen.
Die Abnahmeelektroden dienen beim Trennverfahren in bekannter Weise als Masken, die die Oberflächen des Halbleitermaterials 1 schützen und den Angriff auf die zu trennenden Stellen 21 beschränken. Da jedoch während des Trennverfahrens auch ein Teil der
<>5 Oberfläche der Abnahmeelektroden abgetragen wird, wird die Dicke der Abnahmeelektroden, die dem Trennmedium — etwa dem Sandslrahl — ausgesetzt wird, von vornherein etwas größer gewählt. In F i g. 5 ist
dementsprechend die Abnahmeelektrode 8 um eine Schicht 22 stärker als die Abnahmeelektrode 9. Beim Naßsandstrahlen und bei Verwendung von Nickel oder Silber als Abnahmeelektroden beträgt der Abtrag etwa 0,1 bis 0,2 mm. In diesem Fall wird also für die Elektrode 8, die dem Sandstrahl ausgesetzt ist, eine Schichtdicke von 0,6 bis 0,7 mm gewählt, wenn für die andere Elektrode 9 eine Schichtdicke von 0,5 mm angenommen wird. Sofern das Elektrodenmaterial nicht selbst ätzbeständig ist und zum Schutz vor einem Ätzangriff mit einer ätzbeständigen Beschichtung versehen wurde, ist zur Erhaltung dieser ätzbeständigen Beschichtung bis zur Ätzung eine zusätzliche Abdeckung während des Sandstrahlens erforderlich.
Nachdem die Halbleiterscheibe 1 in die vorgesehene Anzahl von Einzelelementen aufgeteilt wurde, werden die Einzelelemente, soweit keine zusätzliche Formgebung vorgesehen ist, noch im aufgeklebten Zustand geätzt, um die Oberfläche des Halbleiterkörpers von Verunreinigungen zu befreien und Kristallstörungen an der Oberfläche zu beseitigen. Im Anschluß an die Ätzung werden die Bauelemente von der Unterlage 20 abgelöst und die Metallschicht 7 zwischen dem Kathodenkontakt 9 und dem Steuerelektrodenkontakt 10 durch erneutes Ätzen entfernt, soweit dies noch niclit durch das Sandstrahlverfahren bewirkt wurde. Die dadurch entstandene Form der Metallschicht 7 ist in der F i g. 6 dargestellt.
Die Bauelemente sind nach dieser Fertigungsstufe hinsichtlich ihrer elektrischen Eigenschaften sogleich voll meß- und prüfbar und lassen sich in Güteklassen einteilen oder gegebenenfalls einer erneuten Ätzung zuführen, wenn die gemessenen Kennwerte noch nicht den an sie gestellten Anforderungen entsprechen. Durch diese Nachätzung gelingt es in vielen Fällen, die Kennwerte der Bauelemente noch hinreichend zu verbessern und dadurch den Anteil des Ausschusses erheblich zu verringern. Die Bauelemente sind überdies mechanisch so widerstandsfähig, daß die Messungen und Prüfungen sowie die weiteren Arbeitsschritte auch in mechanisierten oder automatisierten Verfahren durchgeführt werden können, ohne daß Beschädigun gen der Bauelemente auftreten.
Sowohl beim Messen als auch bei den weiteren Fertigungsschritten der Einzelelemente ist es zur Vermeidung von Beschädigungen der Halbleiteroberfläche günstig, daß die Halbleiterkörper nach dem Trennen nicht über den Rand der Abnahmeelektroden 8 und/oder 9 hinausragen. Dies wird dadurch erreicht, daß der Durchmesser der Abnahmeelektrode 8, die der Einwirkung des Sandstrahls ausgesetzt ist, kleiner als der Durchmesser der Abnahmeelektrode 9 gewählt wird. Der seitliche Rand der Halbleiterscheibe 1 wird bei diesem Größenverhältnis der Durchmesser ebenfalls der Einwirkung des Sandstrahls ausgesetzt. Daher wird ein über den Rand der Abnahmeelektrode hinausragender Teil der Halbleiterscheibe 1 während des Trennens ebenfalls abgetragen, oder es wird sogar eine Abschrägung 23 des seitlichen Randes der Halbleiterscheibe 1 erzielt, wie sie in der Fig.6 dargestellt ist. Durch diese Abschrägung erreicht man einen Randwinkel, der bereits die Sperrfähigkeit des Halbleiterbauelementes in einer gewünschten Richtung günstig beeinflußt, wie es beispielsweise bei Transistoren und Dioden erforderlich und ausreichend ist.
Bei Bauelementen, die in beiden Richtungen eine Sperrfähigkeit aufweisen sollen, wie z. B. Thyristoren, muß in einem weiteren Arbeitsschritt — wie im Ausführungsbeispiel für mittlere Sperrspannungen beschrieben — durch eine Kombination von Trenn- und Ätzverfahren eine Auskehlung hergestellt werden, oder diese Auskehlung wird durch einen zusätzlichen mechanischen Bearbeitungsprozeß vor dem Ätzen erzeugt, was insbesondere bei Bauelementen mit sehr hoher Sperrfähigkeit zweckmäßig ist.
Die Bauelemente der genannten Fertigungsstufe mit ausreichenden Kennwerten werden dann im Randbereich, in dem die pn-Übergänge an die Oberfläche treten, sowie im Bereich zwischen dem Kathoden- und Steuerelektrodenkontakt mit Schutzschichten 24 und 25 versehen, wofür die in der Halbleitertechnologie bekannten Lacke und Kautschukarten sowie Schichten aus Glas oder anderen anorganischen Verbindungen, wie Siliziumoxid, Siliziumnitrid oder Mullit (3 Al2O3 · 2 SiO2), geeignet sind.
Eine weitere Möglichkeit dieser Passivierung mit Glas oder anderen anorganischen Verbindungen besteht darin, vor dem Aufbringen der Abnahmeelektroden Gräben vor oder nach dem Aufbringen der Metallkontaktschichten in die Halbleiterscheibe einzubringen und die Gräben dann mit den Passivierungsstoffen zu versehen. Auch bei derartigen mit Gräben versehenen Bauelementen, die wegen ihrer Formgebung mechanisch empfindlich sind, erreicht man durch eine Anwendung des Verfahrens gemäß der Erfindung in einfacher Weise eine mechanische Stabilisierung und zugleich eine elektrische Meßbarkeit unter hohen Strömen.
In welcher Weise das Verfahren gemäß der Erfindung auch bei den zuvor beschriebenen Bauelementen angewendet wird, sei an Hand der Fig.9 noch einmal näher erläutert. Nach dem Stand der Technik werden bei einer diffundierten Halbleiterscheibe aus Silizium 27 zunächst Gräben 28 hergestellt und diese mit einer anorganischen Schutzschicht 29, beispielsweise einem Glas, beschichtet. Danach wird die Halbleiteroberfläche mit einer Kontaktschicht 30 metallisiert und mit einer
•40 Weichlotschicht 31 versehen. Die nach solchem Stand der Technik hergestellten Bauelemente weisen in dieser Fertigungsstufe mehrere Nachteile auf. Insbesondere sind die durch die Glasschicht 29 passivierten Bereiche 28 äußerst empfindlich gegenüber den mechanischen
*5 Handhabungen bei den nachfolgenden Arbeitsschritten, und außerdem sind die Bauelemente dieser Fertigungsstufe noch nicht unter hohen Strömen voll meß- und prüfbar.
Das Verfahren gemäß der Erfindung bietet nun auch bei diesen Bauelementen, die bis zu der angegebenen Fertigungsstufe nach dem bekannten Stand der Technik hergestellt wurden, die Möglichkeit, die genannten Nachteile zu vermeiden. Wie der Fig. 1 zu entnehmen ist, kann der Verfahrensablauf der Fertigungsstufe I auch über den rechts aufgeführten Nebenweg geführt werden, wobei zunächst die in diesem Nebenweg beschriebene Grabenätzung und Passivierung vorgenommen werden. Dann wird gemäß Arbeitsschritt I die Metallisierung und gemäß Arbeitsschritt II die Abnahmeelektroden aufgebracht. Die empfindlichen Bereiche 28, 29 in der F i g. 9 sind durch die verhältnismäßig dicken Abnahmeelektroden 32, 33 nunmehr vor mechanischen Beschädigungen und sonstigen Einwirkungen während des Zerlegens in Einzelelemente geschützt. Außerdem gestattet die Ausgestaltung der Abnahmeelektroden, 32, 33 und 34 ein Messen und Prüfen unter hohen Strömen, schon bevor die Bauelemente in einem Gehäuse eingekapselt sind. Die
Anwendung des Verfahrens nach der Erfindung bringt daher eine merkliche Verbesserung des Arbeitsablaufes und der Ausbeute an hochwertigen Elementen, ebenso wie bei den weiter oben beschriebenen Bauelementen, auch bei solchen teilfertigen Bauelementen, deren erste Fertigungsschritte nach dem bekannten Stand der Technik vorgenommen wurden.
In einem weiteren Ausführungsbeispiel, das die Herstellung eines symmetrisch sperrenden Thyristors beschreibt, sollen der Trennprqzeß und der sich an den Treii.iprozeß anschließende Ätzprozeß noch näher beschrieben werden.
Die mit Abnahmeelektroden versehenen Halbleiterscheiben, wie sie beispielsweise in F i g. 3 dargestellt sind, werden gemäß Fig.5 mit einem Klebemittel 19, auf Edelstahlplatten 20 in der Weise aufgeklebt, daß die die Steuerelektrode tragende Halbleiterscheibenseite, d. h. also die Seite mit den größeren Elektroden, nach unten kommt. In dem anschließenden Trennverfahren, beispielsweise einem Naßsandstrahlverfahren, werden die Scheiben in etwa 15 bis 45 min in Einzelelemente aufgeteilt, wobei der Halbleiterkörper 1 im Randbereich zunächst eine Abschrägung aufweist, wie sie in F i g. 5 dargestellt ist.
Der Randbereich des Halbleiterkörpers der Einzelelemente wird darauf in einem weiteren, etwa 30 bis 180 min dauernden Arbeitsschritt durch Naßsandstrahlverfahren in der Weise abgetragen, daß der Halbleiterrand schließlich senkrecht zu der dem Halbleiterkörper zugewandten Fläche der Kathodenelektrode verläuft, wie es in F i g. 7 dargestellt ist. Dadurch wird ein Randwinkel gewonnen, der für symmetrische Sperreigenschaften notwendig ist und der sich außerdem für den anschließenden Ätzprozeß als günstig herausgestellt hat. Zum Naßsandstrahlen wird in vorteilhafter Weise Aluminiumoxid mit einer Korngröße von 20 bis 30 μ verwendet, das mit etwa der gleichen Menge Wasser vermischt ist.
Sofern zur Verbesserung der Sperrfähigkeit noch eine Ätzung der Einzelelemente vorgesehen ist, werden diese nach der Aufteilung durch das Sandstrahlverfahren noch im aufgeklebten Zustand in eine Ätzlösung eingebracht, die aus 7 Volumenteilen rauchender Salpetersäure (Dichte über 1,51 g/cm3), 4 Volumenteilen 38- bis 40%iger Flußsäure und 8 Volumenteilen Eisessig besteht, und während einer Dauer von 2 bis 10 min, vorzugsweise 5 min, bei einer Temperatur von etwa 26 bis 30°C unter Bewegung geätzt. Man erhält dadurch einen für hohe Sperrspannungen besonders günstigen Randwinkel, wie er in F i g. 6 dargestellt ist.
Je nach der vorgesehenen Oberflächenbearbeitung werden im Anschluß an das Sandstrahlverfahren oder im Anschluß an diese Ätzung die Einzelelemente mit einem Lösungsmittel, beispielsweise Trichloräthylen, von der Edeistahlplatte abgelöst und einem erneuten Ätzprozeß unterworfen, wobei die Seite, die die Kathode und die Steuerelektrode trägt, freigelegt sowie der pn-Übergang geätzt werden. Zweckmäßigerweise wird diese zweite Ätzung mit einer Ätzlösung aus 2 Volumenteilen rauchender Salpetersäure (Dichte 1,51 g/cm3), 1 Volumenteil 38- bis 4O°/oiger Flußsäure und 1 Volumenteil Eisessig während einer Dauer von 30 bis 90 see, vorzugsweise 60 see, bei einer Temperatur
to von 18 bis 20°C vorgenommen und mit einer Schlußätzung in rauchender Salpetersäure (Dichte über 1,51 g/cmJ) während einer Dauer von 30 bis 90 see, vorzugsweise 60 see, abgeschlossen. Durch diesen kombinierten Schlußätzprozeß werden günstige Zündbedingungen und außerdem für hohe Sperrspannungen günstige und stabile Ausgangsbedingungen für den anschließenden Lackierprozeß geschaffen.
Gegebenenfalls ist es auch möglich, statt mittels des Ätzverfahrens auf mechanischem Wege, beispielsweise durch Schleifen, eine für hohe Sperrspannungen besonders günstige Randkontur im Halbleiterkörper herzustellen. Dies wird dadurch erleichtert, daß durch Abstandshalter im Lot U, 12 eine gleichmäßige und gleichbleibende Lotschichtstärke eingehalten und damit eine genaue Lage der Halbleiterscheibe 1 festgelegt wird.
Zum Schleifen der Randkontur wird das Bauelement, wie Fig.8 zeigt, um seine Mittelachse gedreht und unter gleichzeitiger Zugabe eines Schleifmittels gegen einen senkrecht zur Mittelachse gespannten Draht 26 geführt. Als Schleifmittel eignet sich eine wäßrige Aufschlämmung von Siliziumkarbid, die etwa auf 2 Liter Wasser 1 Liter Glyzerin und 600 g Siliziumkarbid enthält. Als Drahtmaterial wird vorzugsweise Wolfram oder Stahl verwendet. Durch Veränderung der Lage des Drahtes 26 oder eine Relativbewegung zur Drehbewegung des Bauelementes oder durch Änderung des Drahtdurchmessers läßt sich der Schleifprozeß den jeweils vorgesehenen Randkonturen anpassen.
Die nach der Formgebung der Oberfläche durch Ätzen oder Schleifen abschließend noch erneut geätzten Einzelelemente werden darauf in Wasser und Aceton gespült und während einer Dauer von 15 min bei etwa 200°C im Trockenschrank getrocknet. Zum Abschluß werden sie, wie oben beschrieben, an den freien Halbleiteroberflächen mit einer Passivierungsschicht aus Lack oder Kautschuk oder Glas versehen.
Die Bauelemente dieser Fertigungsstufe sind nunmehr für Dauer lagerfähig, sie lassen sich ohne
so besondere Schutzmaßnahmen transportieren und auch in mechanisierten oder automatisierten Fertigungsschritten weiterverarbeiten. Je nach Bedarf werden sie schließlich in Gehäuse geeigneter Größe oder gedruckte Schaltungen eingebaut.
Hierzu 3 Blatt Zeichnungen

Claims (12)

Patentansprüche:
1. Vei fahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus SiIizium, bei denen nach einer vorausgegangenen Maskierung durch eine Dotierung mit Störstellen bildenden Elementen eine Vielzahl von Anordnungen von übereinanderliegenden Schichten und in einzelnen Schichten liegenden Bereichen verschiedener Leitfähigkeit und verschiedenen Leitungstyps erzeugt wird, sodann beide Oberflächen der Halbleiterscheibe mit einer Metallschicht versehen werden, auf die entsprechend der vorhandenen Anordnung von Schichten und Bereichen verschie- ' dener Leitfähigkeit und verschiedenen Leitungstyps Abnahmeelektroden aufgebracht werden, danach die Halbleiterscheibe in die Vielzahl νοτι Einzeleiementen zerteilt wird und die Einzelelemente gegebenenfalls mit einer Randkontur zur Verminderung der Feldstärke versehen werden, dadurch gekennzeichnet, daß die Abnahmeelektroden (8,9,10) mit einer Dicke, die größer ist als die Dicke der Halbleiterscheibe (1) durch Löten oder Legieren aufgebracht werden, daß die Einzelelemente geät7t, ir> gemessen, erforderlichenfalls wiederholt geätzt und gemessen und auf den freien Halbleiteroberflächen mit einer Schutzschicht (24,25) versehen werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Herstellung von Halbleitergleich- «' richtern die Oberflächen der Halbleiterscheibe (1) ganzflächig mit einer Metallschicht (6, 7) versehen werden, die bei steuerbaren Halbleitergleichrichtern zwischen dem Kathoden- und Steuerelektrodenkontakt an den Einzelelementen entfernt wird. ir>
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Abnahmeelektroden (8, 9, 10) aus Silber oder Nickel oder einer Silber-Nickel-Legierung verwendet werden.
4. Verfahren nach Anspruch 1 oder 2, dadurch ·»<> gekennzeichnet, daß Abnahmeelektroden (C, 9, 10) aus Wolfram oder Molybdän oder Legierungen mit einem dem Silizium ähnlichen Ausdehnungskoeffizienten aus Eisen-Nickel oder Eisen-Nickel-Kobalt mit weichlotfähiger und ätzbeständiger Beschich- 4r> tung verwendet werden.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Abnahmeelektroden (8, 9, 10) vor dem Löten mit einem Lot (11, 12) durch Aufschmelzen oder Aufwalzen beschichtet werden, ^o
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für eine Halbleiterscheibe (1) mit einer Dicke von 0,3 mm Abnahmeelektrode (8,9,10) mit einer Dicke von 0,5 bis 0,6 mm verwendet werden. κ
7. Verfahren nach einem einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterscheibe (1) durch ein Sandstrahlverfahren oder ein Ätzverfahren oder ein Sandstrahlverfahren mit nachfolgendem Ätzverfahren in Einzelelemente getrennt wird, wobei bei der Trennung durch Ätzung die Oberfläche, auf der mehr als eine Abnahmeelektrode je Einzelelement vorhanden ist, zuvor auf eine Trägerplatte mit einem ätzbeständigen Klebelack aufgeklebt werden muß. hr>
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß nach dem Aufteilen der Halbleiterscheibe (1) in Einzelelemente bei Herstellung symmetrisch sperrender Thyristoren der Randbereich des Halbleiterkörpers in einem weiteren, etwa 30 bis 180 min dauernden Arbeitsschritt durch Naßsandstrahlen in der Weise abgetragen wird, daß der Halbleiterrand senkrecht zu der dem Halbleiterkörper zugewandten Fläche der Kathodenelektrode (9) verläuft
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Einzelelemente nach dem Naßsandstrahlen, während sie noch auf der Tragplatte aufgeklebt sind, mit einer Ätzlösung aus 7 Volumenteilen rauchender Salpetersäure (Dichte über 1,51 g/cnn3), 4 Volumenteilen 38- bis 4Ö%iger Flußsäure und 8 Volumenteilen Eisessig während einer Dauer von 2 bis 10 min, vorzugsweise 5 min, bei einer Temperatur von 26 bis 300C behandelt werden.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die EinzeleJemente erforderlichenfalls von der Trägerplatte abgelöst werden und durch Schleifen mit einer Randkontur am Halbleiterkörper (1) versehen werden, wobei die Randkontur durch Andrücken gegen einen gespannten Draht (26) aus Stahl oder Wolfram unter Drehen des Halbleiterkörpers (1) um die Mittelachse unter gleichzeitiger Zugabe eines Schleifmittels eingeschliffen wird.
U. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Einzelelemente nach dem Ablösen von der Trägerplatte (20) in einer weiteren Ätzung mit einer Ätzlösung aus 2 Volumenteilen rauchender Salpetersäure (Dichte über 1,51 g/cm3), 1 Volumenteil 38- bis 40%iger Flußsäure und 1 Volumenteil Eisessig während einer Dauer von 30 bis 90 see, vorzugsweise 60 see, bei einer Temperatur von 18 bis 20° C behandelt werden.
12. Verfahren nach Anspruch 1 bis 10, dadurch gekennzeichnet, daß die Einzelelemente einer Schlußätzung mit rauchender Salpetersäure (Dichte über 1,51 g/cm3) während einer Dauer von 30 bis 90 see, vorzugsweise 60 see, unterzogen werden.
DE2332822A 1973-06-28 1973-06-28 Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium Withdrawn DE2332822B2 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE2332822A DE2332822B2 (de) 1973-06-28 1973-06-28 Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium
US05/484,629 US3965567A (en) 1973-06-28 1974-06-28 Method for producing diffused contacted and surface passivated semiconductor chips for semiconductor devices
US05/627,781 US4018373A (en) 1973-06-28 1975-10-31 Device for bonding electrodes to semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2332822A DE2332822B2 (de) 1973-06-28 1973-06-28 Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium

Publications (2)

Publication Number Publication Date
DE2332822A1 DE2332822A1 (de) 1975-01-16
DE2332822B2 true DE2332822B2 (de) 1978-04-27

Family

ID=5885285

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2332822A Withdrawn DE2332822B2 (de) 1973-06-28 1973-06-28 Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium

Country Status (2)

Country Link
US (1) US3965567A (de)
DE (1) DE2332822B2 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2522346C3 (de) * 1975-05-20 1978-10-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von Halbleiterbauelementen
DE2930460C2 (de) * 1979-07-27 1986-07-17 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum Herstellen hochspannungsfester Mesadioden
SE8306663L (sv) * 1982-12-08 1984-06-09 Int Rectifier Corp Forfarande for framstellning av halvledaranordning
US4878099A (en) * 1982-12-08 1989-10-31 International Rectifier Corporation Metallizing system for semiconductor wafers
JPS6014494A (ja) * 1983-07-04 1985-01-25 株式会社日立製作所 セラミツク多層配線基板およびその製造方法
JPH067594B2 (ja) * 1987-11-20 1994-01-26 富士通株式会社 半導体基板の製造方法
US5027189A (en) * 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
US5128282A (en) * 1991-11-04 1992-07-07 Xerox Corporation Process for separating image sensor dies and the like from a wafer that minimizes silicon waste
US6860419B2 (en) * 2002-08-30 2005-03-01 Agilent Technologies, Inc. Apparatus and method for controlling movement of a device after packaging
US8390131B2 (en) * 2004-06-03 2013-03-05 International Rectifier Corporation Semiconductor device with reduced contact resistance
EP1772901B1 (de) * 2005-10-07 2012-07-25 Rohm and Haas Electronic Materials, L.L.C. Waferhalter und Verfahren zur Halbleiterverarbeitung
JP4846392B2 (ja) * 2006-02-28 2011-12-28 株式会社東芝 水中補修溶接方法
TWI512807B (zh) * 2011-06-09 2015-12-11 Epistar Corp 半導體元件結構與其分離方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL209275A (de) * 1955-09-02
FR1217793A (fr) * 1958-12-09 1960-05-05 Perfectionnements à la fabrication des éléments semi-conducteurs
GB914832A (en) * 1959-12-11 1963-01-09 Gen Electric Improvements in semiconductor devices and method of fabricating the same
US3288662A (en) * 1963-07-18 1966-11-29 Rca Corp Method of etching to dice a semiconductor slice
US3512051A (en) * 1965-12-29 1970-05-12 Burroughs Corp Contacts for a semiconductor device
US3523223A (en) * 1967-11-01 1970-08-04 Texas Instruments Inc Metal-semiconductor diodes having high breakdown voltage and low leakage and method of manufacturing

Also Published As

Publication number Publication date
DE2332822A1 (de) 1975-01-16
US3965567A (en) 1976-06-29

Similar Documents

Publication Publication Date Title
DE2142146C3 (de) Verfahren zum gleichzeitigen Herstellen mehrerer Halbleiterbauelemente
DE2523307C2 (de) Halbleiterbauelement
DE2332822B2 (de) Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium
DE2730566C3 (de) Halbleitervorrichtung mit einem pn-übergang und Verfahren zu ihrer Herstellung
DE102014114517A1 (de) Verfahren zum Bearbeiten eines Wafers und Waferstruktur
DE2340142C3 (de) Verfahren zur Massenproduktion von Halbleiteranordnungen mit hoher Durchbruchspannung
DE2101028C2 (de) Verfahren zum Herstellen einer Mehrzahl von Halbleiterbauelementen
EP0045446A1 (de) Verfahren zum Zerteilen eines Halbleiterkristalls in Scheiben
DE102017113515B4 (de) Verfahren zum Bilden eines elektrisch leitfähigen Kontakts und elektronische Vorrichtung
DE2327878C3 (de) Verfahren zum Ätzen von mit Elektroden versehenen Halbleiterscheiben für Halbleiterbauelemente
DE2039027C3 (de) Halbleiteranordnung mit einem Träger aus Isoliermaterial, einem Halbleiterbauelement und einem Anschlußfleck
DE2136201C3 (de) Verfahren zum Anbringen metallischer Zuleitungen an einem elektrischen Festkörper-Bauelement
DE2608813C3 (de) Niedrigsperrende Zenerdiode
DE102020206233B3 (de) Verfahren zum herstellen eines substrats und system zum herstellen eines substrats
DE102018204376B4 (de) Siliziumcarbidvorrichtungen und Verfahren zur Herstellung derselben
DE2550512A1 (de) Verfahren zur herstellung einer metallisierung auf einem substrat
DE1282195B (de) Halbleiterbauelement mit gesinterter Traeger-Zwischenplatte
DE3344462C2 (de)
DE1564444C3 (de) Halbleiteranordnung mit einem isolierenden Träger
DE4104938C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2751485A1 (de) Verfahren zum herstellen von halbleiterkoerpern mit definiertem, durch aetzen erzielten und mit einem glas abgedeckten randprofil
DE1123406B (de) Verfahren zur Herstellung von legierten Halbleiteranordnungen
DE2855972A1 (de) Halbleiteranordnung
DE1621342A1 (de) Verfahren zum Herstellen von Aufdampfkontakten mit Kontakthoehen groesser 10 mum,insbesondere fuer Planarbauelemente
DE1489017C2 (de) Verfahren zum Herstellen ohmscher Kontakelektroden für Halbleiterbauelemente

Legal Events

Date Code Title Description
8239 Disposal/non-payment of the annual fee