JP3115148B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、特に、半導体と金属電
極の接触部におけるオ−ミック性と剥離強度の改善、及
びプロセスの簡略化に貢献するための電極構造に関す
る。
極の接触部におけるオ−ミック性と剥離強度の改善、及
びプロセスの簡略化に貢献するための電極構造に関す
る。
【０００２】
【従来の技術】従来、III −Ｖ族化合物半導体を使用す
るトランジスタ、ダイオ−ド等の半導体装置には、当該
半導体装置と外部の電気回路とを接続するための金属電
極が設けられている。
るトランジスタ、ダイオ−ド等の半導体装置には、当該
半導体装置と外部の電気回路とを接続するための金属電
極が設けられている。
【０００３】当該金属電極の電極構造は、アロイ型とノ
ンアロイ型に大別される。そこで、近年、急速に需要が
伸びている光通信用の半導体受光装置を例に取り上げて
当該電極構造について説明する。
ンアロイ型に大別される。そこで、近年、急速に需要が
伸びている光通信用の半導体受光装置を例に取り上げて
当該電極構造について説明する。
【０００４】図４は、ＩｎＰ／ＩｎＧａＡｓ表面入射型
半導体受光素子（フォトダイオ−ド）の一例を示す断面
図である。この受光素子は、ｎ型ＩｎＰ基板 １上に、
ｎ- 型ＩｎＰバッファ層 ２、ｎ- 型ＩｎＧａＡｓ光吸
収層 ３及びｎ- 型ＩｎＰキャップ層 ４を有する。Ｉ
ｎＧａＡｓ光吸収層 ３内にｐｎ接合が形成されるよう
にＰ型不純物領域 ５が設けられている。なお、不純物
領域 ５は、例えばＺｎ（亜鉛）をＰ型不純物として、
選択的にＩｎＰキャップ層 ４等に注入することにより
形成できる。
半導体受光素子（フォトダイオ−ド）の一例を示す断面
図である。この受光素子は、ｎ型ＩｎＰ基板 １上に、
ｎ- 型ＩｎＰバッファ層 ２、ｎ- 型ＩｎＧａＡｓ光吸
収層 ３及びｎ- 型ＩｎＰキャップ層 ４を有する。Ｉ
ｎＧａＡｓ光吸収層 ３内にｐｎ接合が形成されるよう
にＰ型不純物領域 ５が設けられている。なお、不純物
領域 ５は、例えばＺｎ（亜鉛）をＰ型不純物として、
選択的にＩｎＰキャップ層 ４等に注入することにより
形成できる。
【０００５】上記受光素子において、ＩｎＰキャップ層
４の表面には、いわゆるノンアロイ型電極が設けられ
ている。このノンアロイ型電極は、Ｔｉ（チタン）２
２、Ｐｔ（プラチナ）２３及びＡｕ（金）２４からなる
積層構造を有し、Ｔｉ２２がＩｎＰキャップ層 ４に接
触する。なお、Ｔｉ２２は、実質的に、ＩｎＰキャップ
層 ４のＩｎＰと反応、合金化しないため、前記ノンア
ロイ電極が構成される。
４の表面には、いわゆるノンアロイ型電極が設けられ
ている。このノンアロイ型電極は、Ｔｉ（チタン）２
２、Ｐｔ（プラチナ）２３及びＡｕ（金）２４からなる
積層構造を有し、Ｔｉ２２がＩｎＰキャップ層 ４に接
触する。なお、Ｔｉ２２は、実質的に、ＩｎＰキャップ
層 ４のＩｎＰと反応、合金化しないため、前記ノンア
ロイ電極が構成される。
【０００６】ＩｎＰ基板 １の表面には、いわゆるアロ
イ型電極が設けられている。このアロイ型電極は、Ａｕ
Ｇｅ２５、Ｎｉ（ニッケル）２６及びＡｕ２７からなる
積層構造を有し、ＡｕＧｅ２５がＩｎＰ基板 １に接触
する。なお、ＡｕＧｅ２５は、熱処理によって、ＩｎＰ
基板 １のＩｎＰと反応、合金化するため、オ−ミック
接触を実現し得る前記アロイ電極が構成される。
イ型電極が設けられている。このアロイ型電極は、Ａｕ
Ｇｅ２５、Ｎｉ（ニッケル）２６及びＡｕ２７からなる
積層構造を有し、ＡｕＧｅ２５がＩｎＰ基板 １に接触
する。なお、ＡｕＧｅ２５は、熱処理によって、ＩｎＰ
基板 １のＩｎＰと反応、合金化するため、オ−ミック
接触を実現し得る前記アロイ電極が構成される。
【０００７】上記ＩｎＰキャップ層 ４に接触するノン
アロイ型電極において、Ｔｉ２２は、ＩｎＰキャップ層
４に対するコンタクト層として、Ａｕ２４は、マウン
ト又はワイヤボンディングのための配線層として、さら
にＰｔ２３は、Ｔｉ２２とＡｕ２４の相互拡散を防止す
るためのバリア層としてそれぞれ作用することになる。
アロイ型電極において、Ｔｉ２２は、ＩｎＰキャップ層
４に対するコンタクト層として、Ａｕ２４は、マウン
ト又はワイヤボンディングのための配線層として、さら
にＰｔ２３は、Ｔｉ２２とＡｕ２４の相互拡散を防止す
るためのバリア層としてそれぞれ作用することになる。
【０００８】なお、上記受光素子は、例えばＡｕＳｎ半
田により、セラミックキャリア上にＡｕ２７の表面を接
合面としてマウントされる。また、Ａｕ２４には、Ａｕ
線のワイヤがボンディングされる。これにより、当該受
光素子と外部の電気回路との接続が完了する。
田により、セラミックキャリア上にＡｕ２７の表面を接
合面としてマウントされる。また、Ａｕ２４には、Ａｕ
線のワイヤがボンディングされる。これにより、当該受
光素子と外部の電気回路との接続が完了する。
【０００９】しかしながら、上記受光素子には、以下の
欠点がある。即ち、ＩｎＰキャップ層 ４に接触するノ
ンアロイ型電極において、Ｔｉ２２とＩｎＰキャップ層
４の界面にはショットキ−バリアが形成され易い。こ
のため、Ｔｉ２２とＩｎＰキャップ層 ４のオ−ミック
接触が十分に得られずに、その接触抵抗が大きくなる欠
点がある。また、コンタクトメタルであるＴｉ２２は、
ＩｎＰキャップ層 ４のＩｎＰと合金化せずに接触して
いるだけである。このため、Ｔｉ２２とＩｎＰキャップ
層 ４の剥離強度が十分に得られず、Ａｕ線のワイヤを
Ａｕ２４にボンディングする際に積層電極全体２２〜２
４がＩｎＰキャップ層 ４から剥離し易く、受光素子の
製造歩留りが低下すると共に当該受光素子の信頼性が低
下する欠点がある。
欠点がある。即ち、ＩｎＰキャップ層 ４に接触するノ
ンアロイ型電極において、Ｔｉ２２とＩｎＰキャップ層
４の界面にはショットキ−バリアが形成され易い。こ
のため、Ｔｉ２２とＩｎＰキャップ層 ４のオ−ミック
接触が十分に得られずに、その接触抵抗が大きくなる欠
点がある。また、コンタクトメタルであるＴｉ２２は、
ＩｎＰキャップ層 ４のＩｎＰと合金化せずに接触して
いるだけである。このため、Ｔｉ２２とＩｎＰキャップ
層 ４の剥離強度が十分に得られず、Ａｕ線のワイヤを
Ａｕ２４にボンディングする際に積層電極全体２２〜２
４がＩｎＰキャップ層 ４から剥離し易く、受光素子の
製造歩留りが低下すると共に当該受光素子の信頼性が低
下する欠点がある。
【００１０】一方、従来の電極構造としては、ＩｎＰキ
ャップ層 ４に接触するノンアロイ型電極に変えて、ア
ロイ型電極を用いるものが知られている。このアロイ型
電極は、例えばＡｕ、ＡｕＺｎ及びＡｕからなる積層構
造又はＡｕ、ＡｕＣｒ及びＡｕからなる積層構造を有
し、ＡｕがＩｎＰキャップ層 ４に接触する。なお、Ａ
ｕは、熱処理によって、ＩｎＰキャップ層 ４のＩｎＰ
と反応、合金化するため、オ−ミック接触を実現し得る
当該アロイ型電極が構成される。
ャップ層 ４に接触するノンアロイ型電極に変えて、ア
ロイ型電極を用いるものが知られている。このアロイ型
電極は、例えばＡｕ、ＡｕＺｎ及びＡｕからなる積層構
造又はＡｕ、ＡｕＣｒ及びＡｕからなる積層構造を有
し、ＡｕがＩｎＰキャップ層 ４に接触する。なお、Ａ
ｕは、熱処理によって、ＩｎＰキャップ層 ４のＩｎＰ
と反応、合金化するため、オ−ミック接触を実現し得る
当該アロイ型電極が構成される。
【００１１】しかしながら、かかる構造の電極は、Ｚ
ｎ、Ｃｒなどのド−パントを当該電極と半導体の界面近
傍に積極的に導入することによってオ−ミック接触を実
現し、当該電極と半導体の接触抵抗を下げようとするも
のである。従って、ＺｎやＣｒなどの不純物が、当該接
触抵抗を下げるド−パントとして有効に作用しない場合
がある。なぜなら、Ａｕには、ＩｎＰと顕著に反応し
て、比抵抗の高い合金層を形成する性質があるために、
コンタクトメタルの主成分である大量のＡｕが積極的に
ＩｎＰと反応、合金化するからである。
ｎ、Ｃｒなどのド−パントを当該電極と半導体の界面近
傍に積極的に導入することによってオ−ミック接触を実
現し、当該電極と半導体の接触抵抗を下げようとするも
のである。従って、ＺｎやＣｒなどの不純物が、当該接
触抵抗を下げるド−パントとして有効に作用しない場合
がある。なぜなら、Ａｕには、ＩｎＰと顕著に反応し
て、比抵抗の高い合金層を形成する性質があるために、
コンタクトメタルの主成分である大量のＡｕが積極的に
ＩｎＰと反応、合金化するからである。
【００１２】また、上述のような大量のＡｕとＩｎＰと
の反応は、時間と共に進行する。このため、本構造の積
層電極を、例えば図４に示すような電極とＰＮ接合が接
近しているプレ−ナ型の素子に適用すると、ＡｕとＩｎ
Ｐの合金化の進行によって当該ＰＮ接合が破壊され、素
子の信頼性が著しく低下する欠点がある。
の反応は、時間と共に進行する。このため、本構造の積
層電極を、例えば図４に示すような電極とＰＮ接合が接
近しているプレ−ナ型の素子に適用すると、ＡｕとＩｎ
Ｐの合金化の進行によって当該ＰＮ接合が破壊され、素
子の信頼性が著しく低下する欠点がある。
【００１３】さらに、従来の電極構造の場合、ＩｎＰキ
ャップ層 ４（Ｐ型不純物層 ５）に接触させるＰ型電
極（Ａｕ／ＡｕＺｎ／Ａｕ、Ａｕ／ＡｕＣｒ／Ａｕな
ど）と、ＩｎＰ基板 １に接触させるＮ型電極（Ａｕ／
ＡｕＧｅ／Ａｕなど）とを使いわける必要がある。しか
し、最近、Ｐ型電極とＮ型電極を半導体基板の同一の面
に形成する構造の受光素子が開発されている。このよう
な受光素子においては、Ｐ型電極とＮ型電極を区別する
ために、電極の形成プロセスが著しく複雑となって製造
コストが増大する欠点がある。
ャップ層 ４（Ｐ型不純物層 ５）に接触させるＰ型電
極（Ａｕ／ＡｕＺｎ／Ａｕ、Ａｕ／ＡｕＣｒ／Ａｕな
ど）と、ＩｎＰ基板 １に接触させるＮ型電極（Ａｕ／
ＡｕＧｅ／Ａｕなど）とを使いわける必要がある。しか
し、最近、Ｐ型電極とＮ型電極を半導体基板の同一の面
に形成する構造の受光素子が開発されている。このよう
な受光素子においては、Ｐ型電極とＮ型電極を区別する
ために、電極の形成プロセスが著しく複雑となって製造
コストが増大する欠点がある。
【００１４】
【発明が解決しようとする課題】このように、従来の半
導体装置には、半導体と金属電極の接触部におけるオ−
ミック性や剥離強度が十分に得られる電極構造を有する
ものが存在せず、また、電極の形成プロセスが複雑とな
る欠点がある。
導体装置には、半導体と金属電極の接触部におけるオ−
ミック性や剥離強度が十分に得られる電極構造を有する
ものが存在せず、また、電極の形成プロセスが複雑とな
る欠点がある。
【００１５】本発明は、上記欠点を解決すべくなされた
もので、その目的は、半導体と金属電極の接触部におけ
るオ−ミック性と剥離強度の改善し、かつプロセスの簡
略化を図ることである。
もので、その目的は、半導体と金属電極の接触部におけ
るオ−ミック性と剥離強度の改善し、かつプロセスの簡
略化を図ることである。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、ＩｎとＰを含むIII −Ｖ族
化合物半導体と、前記III −Ｖ族化合物半導体に接触す
る積層電極とを有する。そして、前記積層電極は、前記
III −Ｖ族化合物半導体に接触し、Ａｕ又はＡｕを主成
分とする合金から構成される第一層と、前記第一層上に
設けられ、Ｔｉ、Ｃｒ若しくはＷ、又はこれらのうちの
いずれか１つ以上の元素を主成分とする合金から構成さ
れる第二層と、前記第二層上に設けられ、Ｐｔ、Ｒｈ、
Ｐｄ、Ｎｉ、Ｔａ若しくはＭｏ、又はこれらのうちのい
ずれか１つ以上の元素を主成分とする合金から構成され
る第三層と、前記第三層上に設けられ、Ａｕ、Ａｌ若し
くはＰｂ、又はこれらのうちのいずれか１つ以上の元素
を主成分とする合金から構成される第四層とを備えてい
る。また、前記積層電極の第一層の層厚は、１［ｎｍ］
以上、５００［ｎｍ］以下であるのが効果的である。
め、本発明の半導体装置は、ＩｎとＰを含むIII −Ｖ族
化合物半導体と、前記III −Ｖ族化合物半導体に接触す
る積層電極とを有する。そして、前記積層電極は、前記
III −Ｖ族化合物半導体に接触し、Ａｕ又はＡｕを主成
分とする合金から構成される第一層と、前記第一層上に
設けられ、Ｔｉ、Ｃｒ若しくはＷ、又はこれらのうちの
いずれか１つ以上の元素を主成分とする合金から構成さ
れる第二層と、前記第二層上に設けられ、Ｐｔ、Ｒｈ、
Ｐｄ、Ｎｉ、Ｔａ若しくはＭｏ、又はこれらのうちのい
ずれか１つ以上の元素を主成分とする合金から構成され
る第三層と、前記第三層上に設けられ、Ａｕ、Ａｌ若し
くはＰｂ、又はこれらのうちのいずれか１つ以上の元素
を主成分とする合金から構成される第四層とを備えてい
る。また、前記積層電極の第一層の層厚は、１［ｎｍ］
以上、５００［ｎｍ］以下であるのが効果的である。
【００１７】また、前記III −Ｖ族化合物半導体は、ｐ
型領域とｎ型領域を含み、当該ｐ型領域のIII −Ｖ族化
合物半導体上、及び当該ｎ型領域のIII −Ｖ族化合物半
導体上にそれぞれ前記積層電極が設けられている。
型領域とｎ型領域を含み、当該ｐ型領域のIII −Ｖ族化
合物半導体上、及び当該ｎ型領域のIII −Ｖ族化合物半
導体上にそれぞれ前記積層電極が設けられている。
【００１８】本発明の半導体装置の製造方法は、まず、
ＩｎとＰを含むIII −Ｖ族化合物半導体上に、ド−パン
トを含まないＡｕから構成される第一層を形成する。次
に、前記第一層上に、Ｔｉ、Ｃｒ若しくはＷ、又はこれ
らのうちのいずれか１つ以上の元素を主成分とする合金
から構成される第二層を形成する。次に、前記第二層上
に、Ｐｔ、Ｒｈ、Ｐｄ、Ｎｉ、Ｔａ若しくはＭｏ、又は
これらのうちのいずれか１つ以上の元素を主成分とする
合金から構成される第三層を形成する。次に、前記第三
層上に、Ａｕ、Ａｌ若しくはＰｂ、又はこれらのうちの
いずれか１つ以上の元素を主成分とする合金から構成さ
れる第四層を形成する、というものである。
ＩｎとＰを含むIII −Ｖ族化合物半導体上に、ド−パン
トを含まないＡｕから構成される第一層を形成する。次
に、前記第一層上に、Ｔｉ、Ｃｒ若しくはＷ、又はこれ
らのうちのいずれか１つ以上の元素を主成分とする合金
から構成される第二層を形成する。次に、前記第二層上
に、Ｐｔ、Ｒｈ、Ｐｄ、Ｎｉ、Ｔａ若しくはＭｏ、又は
これらのうちのいずれか１つ以上の元素を主成分とする
合金から構成される第三層を形成する。次に、前記第三
層上に、Ａｕ、Ａｌ若しくはＰｂ、又はこれらのうちの
いずれか１つ以上の元素を主成分とする合金から構成さ
れる第四層を形成する、というものである。
【００１９】また、前記第一層のＡｕは、当該第一層を
形成した後の工程において、前記半導体のＩｎ、Ｐ若し
くはド−パント、又は前記第二層を構成する元素と反応
し、合金を形成することを特徴とする。
形成した後の工程において、前記半導体のＩｎ、Ｐ若し
くはド−パント、又は前記第二層を構成する元素と反応
し、合金を形成することを特徴とする。
【００２０】
【作用】上記構成によれば、ＩｎとＰを含むIII −Ｖ族
化合物半導体に接触する積層電極の第一層が、ド−パン
トを含まない所定厚のＡｕ、又はＡｕを主成分とする合
金から構成されている。なお、このＡｕを主成分とする
合金は、熱処理によって、Ａｕが当該半導体のＩｎやＰ
と反応することにより形成されるものである。
化合物半導体に接触する積層電極の第一層が、ド−パン
トを含まない所定厚のＡｕ、又はＡｕを主成分とする合
金から構成されている。なお、このＡｕを主成分とする
合金は、熱処理によって、Ａｕが当該半導体のＩｎやＰ
と反応することにより形成されるものである。
【００２１】従って、当該半導体と積層電極の接触部に
おけるオ−ミック性と剥離強度の改善を図ることができ
る。しかも、第一層のＡｕは、所定厚を有しているた
め、従来のようにＡｕとＩｎ、Ｐとの合金化の進行によ
るＰＮ接合の破壊が発生することもない。
おけるオ−ミック性と剥離強度の改善を図ることができ
る。しかも、第一層のＡｕは、所定厚を有しているた
め、従来のようにＡｕとＩｎ、Ｐとの合金化の進行によ
るＰＮ接合の破壊が発生することもない。
【００２２】また、ｐ型領域の半導体に接触する電極
と、ｎ型領域の半導体に接触する電極が、同一の構造を
有する積層電極により構成できる。従って、双方の電極
を同一のプロセスで形成できることになり、プロセスを
簡略化できる。
と、ｎ型領域の半導体に接触する電極が、同一の構造を
有する積層電極により構成できる。従って、双方の電極
を同一のプロセスで形成できることになり、プロセスを
簡略化できる。
【００２３】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体装置の電極構造を示している。図１にお
いて、当該電極が接触するIII −Ｖ族化合物半導体は、
例えばｎ型ＩｎＰ基板（又はｐ型ＩｎＰ基板）２０を用
いる。
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体装置の電極構造を示している。図１にお
いて、当該電極が接触するIII −Ｖ族化合物半導体は、
例えばｎ型ＩｎＰ基板（又はｐ型ＩｎＰ基板）２０を用
いる。
【００２４】本発明の半導体装置の電極は、Ａｕ２１、
Ｔｉ２２、Ｐｔ２３及びＡｕ２４からなる積層構造を有
する。各々の層は、例えば真空蒸着法により順次形成す
ることができる。
Ｔｉ２２、Ｐｔ２３及びＡｕ２４からなる積層構造を有
する。各々の層は、例えば真空蒸着法により順次形成す
ることができる。
【００２５】第一層（III −Ｖ族化合物半導体と接触す
る層）は、Ａｕ２１から構成されている。この層は、Ｉ
ｎＰ基板と電極の付着力を強化する作用がある。しか
し、この層の厚さが大きくなり過ぎると、a) ＡｕがＩ
ｎＰと反応、合金化して大量の高抵抗な合金層を形成
し、ＩｎＰ基板と電極の接触抵抗を増大させる、b) 当
該合金層がＩｎＰ基板の深くまで進入してＰＮ接合を破
壊する等という欠点が生じる。従って、当該Ａｕ層の層
厚は、１〜５００［ｎｍ］に設定する。
る層）は、Ａｕ２１から構成されている。この層は、Ｉ
ｎＰ基板と電極の付着力を強化する作用がある。しか
し、この層の厚さが大きくなり過ぎると、a) ＡｕがＩ
ｎＰと反応、合金化して大量の高抵抗な合金層を形成
し、ＩｎＰ基板と電極の接触抵抗を増大させる、b) 当
該合金層がＩｎＰ基板の深くまで進入してＰＮ接合を破
壊する等という欠点が生じる。従って、当該Ａｕ層の層
厚は、１〜５００［ｎｍ］に設定する。
【００２６】本発明の電極構造の特徴は、従来例（例え
ば、特開平４−９２４７１号公報）と比較すると、上述
の第一層のＡｕ２１が、半導体とのオ−ミック接触を向
上させるためのド−パント（例えばＧｅ）を意図的に含
んでいない点にある。つまり、本発明の発明者は、III
−Ｖ族化合物半導体と接触する第一層にド−パントを含
まないＡｕを用い、かつ、当該Ａｕ層の厚さを１〜５０
０［ｎｍ］に設定することにより、後述する試験結果に
示されるように、当該半導体と電極との間で十分なオ−
ミック接触が得られることを発見したのである。
ば、特開平４−９２４７１号公報）と比較すると、上述
の第一層のＡｕ２１が、半導体とのオ−ミック接触を向
上させるためのド−パント（例えばＧｅ）を意図的に含
んでいない点にある。つまり、本発明の発明者は、III
−Ｖ族化合物半導体と接触する第一層にド−パントを含
まないＡｕを用い、かつ、当該Ａｕ層の厚さを１〜５０
０［ｎｍ］に設定することにより、後述する試験結果に
示されるように、当該半導体と電極との間で十分なオ−
ミック接触が得られることを発見したのである。
【００２７】この発見により、ｐ型半導体（例えばＩｎ
Ｐ）については、積層電極の第一層にｐ型のド−パント
（例えばＺｎ、Ｃｒ）を含むＡｕを使用し、ｎ型半導体
については、積層電極の第一層にｎ型のド−パント（例
えばＧｅ）を含むＡｕを使用するといった電極の使い分
けが不要となる。つまり、積層電極が接触する半導体の
導電型によらず、いずれの導電型の半導体についても、
ド−パントを含まない所定の層厚のＡｕを第一層とする
積層電極を使用することが可能となる。
Ｐ）については、積層電極の第一層にｐ型のド−パント
（例えばＺｎ、Ｃｒ）を含むＡｕを使用し、ｎ型半導体
については、積層電極の第一層にｎ型のド−パント（例
えばＧｅ）を含むＡｕを使用するといった電極の使い分
けが不要となる。つまり、積層電極が接触する半導体の
導電型によらず、いずれの導電型の半導体についても、
ド−パントを含まない所定の層厚のＡｕを第一層とする
積層電極を使用することが可能となる。
【００２８】これにより、ｐ型半導体に接触する電極と
ｎ型半導体に接触する電極について、同一の電極形成プ
ロセスを採用できるため、半導体装置の製造コストを著
しく低減することができる。
ｎ型半導体に接触する電極について、同一の電極形成プ
ロセスを採用できるため、半導体装置の製造コストを著
しく低減することができる。
【００２９】第二層は、Ｔｉ２２から構成されている。
この層は、主としてＩｎ、Ｐの外方向拡散を防止する作
用がある。従って、当該Ｔｉ層の層厚は、５０〜５００
［ｎｍ］に設定する。なお、この第二層は、Ｔｉ２２に
変えて、Ｃｒ（クロム）やＷ（タングステン）などから
構成することもできる。なお、第二層にＣｒやＷなどを
用いても、上記作用は害されない。
この層は、主としてＩｎ、Ｐの外方向拡散を防止する作
用がある。従って、当該Ｔｉ層の層厚は、５０〜５００
［ｎｍ］に設定する。なお、この第二層は、Ｔｉ２２に
変えて、Ｃｒ（クロム）やＷ（タングステン）などから
構成することもできる。なお、第二層にＣｒやＷなどを
用いても、上記作用は害されない。
【００３０】第三層は、Ｐｔ２３から構成されている。
この層は、主として第二層（例えばＴｉ）と第四層（例
えばＡｕ）の相互拡散を防止する作用がある。特に、当
該半導体が、ＡｕＳｎやＰｂＳｎなどの低融点の半田に
より、第四層の表面を接合面としてセラミックキャリア
などにマウントされるような場合、当該半田を構成する
金属原子が当該半導体に拡散して、素子の特性を劣化さ
せる事態を防止するという作用がある。従って、当該Ｐ
ｔ層の層厚は、５０〜５００［ｎｍ］に設定する。な
お、この第三層は、Ｐｔ２３に変えて、Ｒｈ（ロジウ
ム）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、Ｔａ
（タンタル）やＭｏ（モリブデン）などから構成するこ
ともできる。なお、第二層にＲｈ、Ｐｄ、Ｎｉ、Ｔａや
Ｍｏなどを用いても、上記作用は害されない。
この層は、主として第二層（例えばＴｉ）と第四層（例
えばＡｕ）の相互拡散を防止する作用がある。特に、当
該半導体が、ＡｕＳｎやＰｂＳｎなどの低融点の半田に
より、第四層の表面を接合面としてセラミックキャリア
などにマウントされるような場合、当該半田を構成する
金属原子が当該半導体に拡散して、素子の特性を劣化さ
せる事態を防止するという作用がある。従って、当該Ｐ
ｔ層の層厚は、５０〜５００［ｎｍ］に設定する。な
お、この第三層は、Ｐｔ２３に変えて、Ｒｈ（ロジウ
ム）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、Ｔａ
（タンタル）やＭｏ（モリブデン）などから構成するこ
ともできる。なお、第二層にＲｈ、Ｐｄ、Ｎｉ、Ｔａや
Ｍｏなどを用いても、上記作用は害されない。
【００３１】第四層は、Ａｕ２４から構成されている。
この層は、ボンディングパッド又はマウントの接合面を
構成するという作用がある。従って、当該Ａｕ層の層厚
は、５０〜１００００［ｎｍ］の範囲において、当該半
導体の用途に応じて所望の値に設定する。なお、この第
四層は、Ａｕ２４に変えて、Ａｌ（アルミニウム）や、
ＡｕＳｎ又はＰｂＳｎの半田材などから構成することも
できる。なお、第二層にＡｌや半田材などを用いること
により、ワイヤボンディングやマウントなどの実装を容
易に行うことができる。
この層は、ボンディングパッド又はマウントの接合面を
構成するという作用がある。従って、当該Ａｕ層の層厚
は、５０〜１００００［ｎｍ］の範囲において、当該半
導体の用途に応じて所望の値に設定する。なお、この第
四層は、Ａｕ２４に変えて、Ａｌ（アルミニウム）や、
ＡｕＳｎ又はＰｂＳｎの半田材などから構成することも
できる。なお、第二層にＡｌや半田材などを用いること
により、ワイヤボンディングやマウントなどの実装を容
易に行うことができる。
【００３２】なお、本発明の電極構造の場合、上記積層
電極は、第一層 →第二層 →第三層 →第四層という
順序で順次形成されていくものである。従って、本発明
の特徴である第一層のＡｕは、当該第一層形成直後にお
いては、ド−パントを含まないＡｕとなっているが、当
該積層電極が完成した時点においては、半導体及びその
ド−パント、又は第二層を構成する元素を含む合金とな
っている。これは、従来技術の欄でも説明したように、
Ａｕは、ＩｎＰと顕著に反応して合金を形成するという
性質があるためである。
電極は、第一層 →第二層 →第三層 →第四層という
順序で順次形成されていくものである。従って、本発明
の特徴である第一層のＡｕは、当該第一層形成直後にお
いては、ド−パントを含まないＡｕとなっているが、当
該積層電極が完成した時点においては、半導体及びその
ド−パント、又は第二層を構成する元素を含む合金とな
っている。これは、従来技術の欄でも説明したように、
Ａｕは、ＩｎＰと顕著に反応して合金を形成するという
性質があるためである。
【００３３】上記電極構造を有する半導体装置（以下、
発明品という。）において、当該半導体と当該電極との
接触抵抗及び剥離強度を評価する。なお、当該評価にあ
たっては、第一層がＴｉ、第二層がＰｔ、第三層がＡｕ
の電極構造を有する半導体装置（以下、従来品とい
う。）についても、発明品との比較のため同様の評価を
行っている。
発明品という。）において、当該半導体と当該電極との
接触抵抗及び剥離強度を評価する。なお、当該評価にあ
たっては、第一層がＴｉ、第二層がＰｔ、第三層がＡｕ
の電極構造を有する半導体装置（以下、従来品とい
う。）についても、発明品との比較のため同様の評価を
行っている。
【００３４】接触抵抗値の測定結果は、以下のとうりで
ある。発明品では、接触抵抗値は、ｎ型ＩｎＰ基板及び
ｐ型ＩｎＰ基板のいずれを用いた場合にも、０．０１６
［Ωｃｍ2 ］であり、従来品では、接触抵抗値は、０．
２［Ωｃｍ2 ］であった。即ち、本発明品は、従来品に
比べて接触抵抗値が１／１０以下という良好な値が得ら
れている。
ある。発明品では、接触抵抗値は、ｎ型ＩｎＰ基板及び
ｐ型ＩｎＰ基板のいずれを用いた場合にも、０．０１６
［Ωｃｍ2 ］であり、従来品では、接触抵抗値は、０．
２［Ωｃｍ2 ］であった。即ち、本発明品は、従来品に
比べて接触抵抗値が１／１０以下という良好な値が得ら
れている。
【００３５】また、スコッチテ−プによる電極の剥離試
験の結果は、以下のとうりである。発明品では、ｎ型Ｉ
ｎＰ基板及びｐ型ＩｎＰ基板のいずれを用いた場合に
も、電極の剥離が全く発生しなかったが、従来品では、
積層電極の全体がＩｎＰ基板からそっくり剥がれてしま
った。即ち、本発明品は、従来品に比べて、実用上十分
な剥離強度が得られる。
験の結果は、以下のとうりである。発明品では、ｎ型Ｉ
ｎＰ基板及びｐ型ＩｎＰ基板のいずれを用いた場合に
も、電極の剥離が全く発生しなかったが、従来品では、
積層電極の全体がＩｎＰ基板からそっくり剥がれてしま
った。即ち、本発明品は、従来品に比べて、実用上十分
な剥離強度が得られる。
【００３６】図２は、本発明に係わる電極構造を、表面
入射型半導体受光素子に適用した場合の断面構造を示す
ものである。本実施例における表面入射型半導体受光素
子は、以下に示す工程により形成される。
入射型半導体受光素子に適用した場合の断面構造を示す
ものである。本実施例における表面入射型半導体受光素
子は、以下に示す工程により形成される。
【００３７】まず、ＭＯＣＶＤ法を用いて、ｎ+ 型Ｉｎ
Ｐ基板 １上に、キャリア濃度約１×１０15［ｃ
ｍ-3］、層厚約２［μｍ］のｎ型ＩｎＰバッファ層
２、及び、層厚約２［μｍ］のＩｎＧａＡｓ光吸収層
３、及び、キャリア濃度約１×１０15［ｃｍ-3］、層厚
約１［μｍ］のｎ- 型ＩｎＰキャップ層 ４をそれぞれ
順次形成する。
Ｐ基板 １上に、キャリア濃度約１×１０15［ｃ
ｍ-3］、層厚約２［μｍ］のｎ型ＩｎＰバッファ層
２、及び、層厚約２［μｍ］のＩｎＧａＡｓ光吸収層
３、及び、キャリア濃度約１×１０15［ｃｍ-3］、層厚
約１［μｍ］のｎ- 型ＩｎＰキャップ層 ４をそれぞれ
順次形成する。
【００３８】次に、プラズマＣＶＤ法を用いて、窒化シ
リコン膜を形成し、当該窒化シリコン膜をフォトリソグ
ラフィによりパタ−ニングして拡散マスクを形成する。
この後、基板 １を拡散炉内に設置し、ジメチル亜鉛ガ
スを原料として、５００［℃］、３０［分］程度の亜鉛
の選択拡散を行い、ｐ型ＩｎＰ領域 ５を形成する。
リコン膜を形成し、当該窒化シリコン膜をフォトリソグ
ラフィによりパタ−ニングして拡散マスクを形成する。
この後、基板 １を拡散炉内に設置し、ジメチル亜鉛ガ
スを原料として、５００［℃］、３０［分］程度の亜鉛
の選択拡散を行い、ｐ型ＩｎＰ領域 ５を形成する。
【００３９】次に、プラズマＣＶＤ法を用いて、受光部
に窒化シリコンの反射防止膜 ６を形成する。この後、
真空蒸着法を用いて、層厚約１０［ｎｍ］のＡｕ２１、
層厚約１００［ｎｍ］のＴｉ２２、層厚約１００［ｎ
ｍ］のＰｔ２３、層厚約１０００［ｎｍ］のＡｕ２４を
それぞれ形成する。また、これらの層をパタ−ニングす
ることにより、ｐ型ＩｎＰ領域 ５に接触するｐ型の積
層電極が形成される。
に窒化シリコンの反射防止膜 ６を形成する。この後、
真空蒸着法を用いて、層厚約１０［ｎｍ］のＡｕ２１、
層厚約１００［ｎｍ］のＴｉ２２、層厚約１００［ｎ
ｍ］のＰｔ２３、層厚約１０００［ｎｍ］のＡｕ２４を
それぞれ形成する。また、これらの層をパタ−ニングす
ることにより、ｐ型ＩｎＰ領域 ５に接触するｐ型の積
層電極が形成される。
【００４０】次に、真空蒸着法を用いて、層厚約２００
［ｎｍ］のＡｕＧｅ２５、層厚約１００［ｎｍ］のＮｉ
２６、層厚約１００［ｎｍ］のＡｕ２７をそれぞれ形成
することにより、ｎ+ 型ＩｎＰ基板 １に接触するｎ型
の積層電極が形成される。
［ｎｍ］のＡｕＧｅ２５、層厚約１００［ｎｍ］のＮｉ
２６、層厚約１００［ｎｍ］のＡｕ２７をそれぞれ形成
することにより、ｎ+ 型ＩｎＰ基板 １に接触するｎ型
の積層電極が形成される。
【００４１】上記表面入射型半導体受光素子（受光径３
０［μｍφ］のＰＩＮフォトダイオ−ド）について、そ
の静特性を評価した結果は、以下のとうりである。バイ
アス電圧約１０［Ｖ］、電気容量約０．２［ｐＦ］、波
長約１．３［μｍ］の入射光に対する感度は、０．８
［Ａ／Ｗ］であり、かかる良好な値が再現性よく得られ
た。また、当該受光素子の動特性を評価した結果、−３
ｄＢ遮断周波数は、１２［ＧＨｚ］以上と良好であっ
た。
０［μｍφ］のＰＩＮフォトダイオ−ド）について、そ
の静特性を評価した結果は、以下のとうりである。バイ
アス電圧約１０［Ｖ］、電気容量約０．２［ｐＦ］、波
長約１．３［μｍ］の入射光に対する感度は、０．８
［Ａ／Ｗ］であり、かかる良好な値が再現性よく得られ
た。また、当該受光素子の動特性を評価した結果、−３
ｄＢ遮断周波数は、１２［ＧＨｚ］以上と良好であっ
た。
【００４２】また、２０個の素子を選別し、窒素雰囲気
中において、温度約２００［℃］、バイアス電圧約２０
［Ｖ］を印加して、１００００時間の加速寿命試験を行
った結果、暗電流などの劣化は全く見られず、実用上十
分な信頼性を有することがわかった。さらに、積層電極
の剥がれや、ワイヤボンディング不良などの歩留りの低
下要因も認められなかった。
中において、温度約２００［℃］、バイアス電圧約２０
［Ｖ］を印加して、１００００時間の加速寿命試験を行
った結果、暗電流などの劣化は全く見られず、実用上十
分な信頼性を有することがわかった。さらに、積層電極
の剥がれや、ワイヤボンディング不良などの歩留りの低
下要因も認められなかった。
【００４３】図３は、本発明に係わる電極構造を、裏面
入射フリップチップ型半導体受光素子に適用した場合の
断面構造を示すものである。本実施例における裏面入射
フリップチップ型半導体受光素子は、以下に示す工程に
より形成される。
入射フリップチップ型半導体受光素子に適用した場合の
断面構造を示すものである。本実施例における裏面入射
フリップチップ型半導体受光素子は、以下に示す工程に
より形成される。
【００４４】まず、ＭＯＣＶＤ法を用いて、ｎ+ 型Ｉｎ
Ｐ基板 １上に、キャリア濃度約１×１０15［ｃ
ｍ-3］、層厚約２［μｍ］のｎ型ＩｎＰバッファ層
２、及び、層厚約２［μｍ］のＩｎＧａＡｓ光吸収層
３、及び、キャリア濃度約１×１０15［ｃｍ-3］、層厚
約１［μｍ］のｎ- 型ＩｎＰキャップ層 ４をそれぞれ
順次形成する。
Ｐ基板 １上に、キャリア濃度約１×１０15［ｃ
ｍ-3］、層厚約２［μｍ］のｎ型ＩｎＰバッファ層
２、及び、層厚約２［μｍ］のＩｎＧａＡｓ光吸収層
３、及び、キャリア濃度約１×１０15［ｃｍ-3］、層厚
約１［μｍ］のｎ- 型ＩｎＰキャップ層 ４をそれぞれ
順次形成する。
【００４５】次に、プラズマＣＶＤ法を用いて、窒化シ
リコン膜を形成し、当該窒化シリコン膜をフォトリソグ
ラフィによりパタ−ニングして拡散マスクを形成する。
この後、基板 １を拡散炉内に設置し、ジメチル亜鉛ガ
スを原料として、５００［℃］、３０［分］程度の亜鉛
の選択拡散を行い、ｐ型ＩｎＰ領域 ５を形成する。
リコン膜を形成し、当該窒化シリコン膜をフォトリソグ
ラフィによりパタ−ニングして拡散マスクを形成する。
この後、基板 １を拡散炉内に設置し、ジメチル亜鉛ガ
スを原料として、５００［℃］、３０［分］程度の亜鉛
の選択拡散を行い、ｐ型ＩｎＰ領域 ５を形成する。
【００４６】また、窒化シリコン膜を除去し、新たにプ
ラズマＣＶＤ法を用いて、窒化シリコン膜を形成し、当
該窒化シリコン膜をフォトリソグラフィによりパタ−ニ
ングする。この後、ウェットエッチングを用いて、ｐ型
電極の接触部とｎ型電極の接触部の間において、基板
１、バッファ層 ２、光吸収層 ３及びキャップ層４を
それぞれエッチング除去する。
ラズマＣＶＤ法を用いて、窒化シリコン膜を形成し、当
該窒化シリコン膜をフォトリソグラフィによりパタ−ニ
ングする。この後、ウェットエッチングを用いて、ｐ型
電極の接触部とｎ型電極の接触部の間において、基板
１、バッファ層 ２、光吸収層 ３及びキャップ層４を
それぞれエッチング除去する。
【００４７】次に、窒化シリコン膜を除去し、真空蒸着
法を用いて、ｐ型電極の接触部とｎ型電極の接触部の双
方において、層厚約１０［ｎｍ］のＡｕ２１、層厚約１
００［ｎｍ］のＴｉ２２、層厚約１００［ｎｍ］のＰｔ
２３、層厚約１０００［ｎｍ］のＡｕ２４をそれぞれ形
成する。また、これらの層をパタ−ニングすることによ
り、ｐ型ＩｎＰ領域 ５に接触するｐ型の積層電極、及
びｎ- 型ＩｎＰキャップ層 ４に接触するｎ型の積層電
極がそれぞれ形成される。
法を用いて、ｐ型電極の接触部とｎ型電極の接触部の双
方において、層厚約１０［ｎｍ］のＡｕ２１、層厚約１
００［ｎｍ］のＴｉ２２、層厚約１００［ｎｍ］のＰｔ
２３、層厚約１０００［ｎｍ］のＡｕ２４をそれぞれ形
成する。また、これらの層をパタ−ニングすることによ
り、ｐ型ＩｎＰ領域 ５に接触するｐ型の積層電極、及
びｎ- 型ＩｎＰキャップ層 ４に接触するｎ型の積層電
極がそれぞれ形成される。
【００４８】次に、裏面光入射側において、レジストを
レンズ状に形成し、イオンミリングによって裏面全体を
研磨することにより、ＩｎＰモノリシックレンズ ７を
形成する。最後に、プラズマＣＶＤ法を用いて、受光部
に窒化シリコンからなる反射防止膜 ６を形成する。
レンズ状に形成し、イオンミリングによって裏面全体を
研磨することにより、ＩｎＰモノリシックレンズ ７を
形成する。最後に、プラズマＣＶＤ法を用いて、受光部
に窒化シリコンからなる反射防止膜 ６を形成する。
【００４９】上記裏面入射フリップチップ型半導体受光
素子のｐ型電極とｎ型電極は、例えばＡｕＳｎ半田によ
って、同時に専用セラミックキャリアにマウントされ
る。そこで、マウント後のチップ接合強度を測定したと
ころ、当該接合強度は、平均で８０［ｇｆ］が得られ、
電極剥がれに起因するマウント強度不良は認められなか
った。
素子のｐ型電極とｎ型電極は、例えばＡｕＳｎ半田によ
って、同時に専用セラミックキャリアにマウントされ
る。そこで、マウント後のチップ接合強度を測定したと
ころ、当該接合強度は、平均で８０［ｇｆ］が得られ、
電極剥がれに起因するマウント強度不良は認められなか
った。
【００５０】また、一連の初期特性及び信頼性に関して
も、上述の表面入射型半導体受光素子の場合と同様に極
めて良好であった。本実施例の場合、ｐ型電極とｎ型電
極は、同一の電極構造であるため、同時に形成すること
ができる。従って、素子製造に要する時間を短縮できる
と共に、歩留りの向上により製造コストの低減に貢献す
ることができる。
も、上述の表面入射型半導体受光素子の場合と同様に極
めて良好であった。本実施例の場合、ｐ型電極とｎ型電
極は、同一の電極構造であるため、同時に形成すること
ができる。従って、素子製造に要する時間を短縮できる
と共に、歩留りの向上により製造コストの低減に貢献す
ることができる。
【００５１】なお、本発明に係わる電極構造は、上記実
施例に示すような受光素子の他、発光ダイオ−ドや半導
体レ−ザなどにも適用することができる。かかる場合に
おいても、半導体と電極の接触抵抗の低減、電極剥がれ
の抑制、マウント接合強度の向上、素子寿命の向上など
の効果が得られることは言うまでもない。
施例に示すような受光素子の他、発光ダイオ−ドや半導
体レ−ザなどにも適用することができる。かかる場合に
おいても、半導体と電極の接触抵抗の低減、電極剥がれ
の抑制、マウント接合強度の向上、素子寿命の向上など
の効果が得られることは言うまでもない。
【００５２】また、本発明の適用範囲は、光デバイスに
限られず、高移動度トランジスタ（ＨＥＭＴ）、電界効
果トランジスタ（ＭＩＳＦＥＴ、ＭＥＳＦＥＴ）、ヘテ
ロバイポ−ラトランジスタ（ＨＢＴ）などの電子デバイ
スや、これらを組み合わせた光電子ＩＣ（ＯＥＩＣ）な
どにも及ぶものである。そして、かかる場合において
も、半導体と電極の接触抵抗の低減、電極剥がれの抑
制、マウント接合強度の向上、素子寿命の向上などの効
果を得ることができる。また、III −Ｖ族化合物半導体
としては、ＩｎとＰを含むもの、例えばＩｎＰ基板やＩ
ｎＧａＡｓＰなどを用いることができる。
限られず、高移動度トランジスタ（ＨＥＭＴ）、電界効
果トランジスタ（ＭＩＳＦＥＴ、ＭＥＳＦＥＴ）、ヘテ
ロバイポ−ラトランジスタ（ＨＢＴ）などの電子デバイ
スや、これらを組み合わせた光電子ＩＣ（ＯＥＩＣ）な
どにも及ぶものである。そして、かかる場合において
も、半導体と電極の接触抵抗の低減、電極剥がれの抑
制、マウント接合強度の向上、素子寿命の向上などの効
果を得ることができる。また、III −Ｖ族化合物半導体
としては、ＩｎとＰを含むもの、例えばＩｎＰ基板やＩ
ｎＧａＡｓＰなどを用いることができる。
【００５３】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。III −Ｖ族化
合物半導体に接触する積層電極の第一層が、ド−パント
を含まない所定厚のＡｕから構成されている。これによ
り、当該半導体と積層電極の接触部におけるオ−ミック
性と剥離強度の改善を図ることができる。また、ｐ型電
極とｎ型電極が同一の構造を有し、同一の形成プロセス
で形成できるため、プロセスの簡略化を図ることができ
る。
装置によれば、次のような効果を奏する。III −Ｖ族化
合物半導体に接触する積層電極の第一層が、ド−パント
を含まない所定厚のＡｕから構成されている。これによ
り、当該半導体と積層電極の接触部におけるオ−ミック
性と剥離強度の改善を図ることができる。また、ｐ型電
極とｎ型電極が同一の構造を有し、同一の形成プロセス
で形成できるため、プロセスの簡略化を図ることができ
る。
【図１】本発明の一実施例に係わる半導体装置の電極構
造を示す断面図。
造を示す断面図。
【図２】本発明の電極構造を表面入射型受光素子に適用
した場合の断面図。
した場合の断面図。
【図３】本発明の電極構造をフリップチップ型受光素子
に適用した場合の断面図。
に適用した場合の断面図。
【図４】従来の電極構造を有する半導体装置を示す断面
図。
図。
１ …ｎ+ 型ＩｎＰ基板、 ２ …ｎ型ＩｎＰバッファ層、 ３ …ｎ- 型ＩｎＧａＡｓ光吸収層、 ４ …ｎ- 型ＩｎＰキャップ層、 ５ …ｐ型ＩｎＰ領域、 ６ …反射防止膜、 ９ …ｐ型電極、 ２０ …ＩｎＰ基板、 ２１ …Ａｕ、 ２２ …Ｔｉ、 ２３ …Ｐｔ、 ２４ …Ａｕ、 ２５ …ＡｕＧｅ、 ２６ …Ｎｉ、 ２７ …Ａｕ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−95661（ＪＰ，Ａ) 特開 平４−266070（ＪＰ，Ａ) 特開 平２−170580（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872 H01L 31/10
Claims (1)
- 【請求項１】 半導体基板の一面側に、ＩｎとＰを含む
ＩＩＩ−Ｖ族化合物半導体からなるｐ型領域とｎ型領域
を有する半導体装置の製造方法において、 前記ｐ型領域上及び前記ｎ型領域上に、 ドーパントを含
まないＡｕから構成される１［ｎｍ］以上５００［ｎ
ｍ］以下の第一層を同時に形成する工程と、 前記第一層上に、Ｔｉ、Ｃｒ若しくはＷ、又はこれらの
うちのいずれか１つ以上の元素を主成分とする合金から
構成される第二層を形成する工程と、 前記第二層上に、Ｐｔ、Ｒｈ、Ｐｄ、Ｎｉ、Ｔａ若しく
はＭｏ、又はこれらのうちのいずれか１つ以上の元素を
主成分とする合金から構成される第三層を形成する工程
と、 前記第三層上に、Ａｕ、Ａｌ若しくはＰｂ、又はこれら
のうちのいずれか１つ以上の元素を主成分とする合金か
ら構成される第四層を形成する工程とを具備し、 前記ｐ型領域上及び前記ｎ型領域上に形成された前記第
一層のＡｕは、それぞれ前記第四層を形成した時点にお
いて、前記ＩＩＩ−Ｖ族化合物半導体のＩｎ、Ｐ若しく
はドーパント、又は前記第二層を構成する元素と反応
し、合金となっており、かつ、前記第四層を形成した後
に熱処理が行われることがない ことを特徴とする半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05073233A JP3115148B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
| US08/214,234 US5412249A (en) | 1993-03-31 | 1994-03-17 | Semiconductor device having layered electrode |
| KR1019940006710A KR0132008B1 (ko) | 1993-03-31 | 1994-03-31 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05073233A JP3115148B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291079A JPH06291079A (ja) | 1994-10-18 |
| JP3115148B2 true JP3115148B2 (ja) | 2000-12-04 |
Family
ID=13512268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05073233A Expired - Lifetime JP3115148B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412249A (ja) |
| JP (1) | JP3115148B2 (ja) |
| KR (1) | KR0132008B1 (ja) |
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|---|---|---|---|---|
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| GB2325081B (en) | 1997-05-06 | 2000-01-26 | Simage Oy | Semiconductor imaging device |
| US5989402A (en) * | 1997-08-29 | 1999-11-23 | Caliper Technologies Corp. | Controller/detector interfaces for microfluidic systems |
| US6936859B1 (en) * | 1998-05-13 | 2005-08-30 | Toyoda Gosei Co., Ltd. | Light-emitting semiconductor device using group III nitride compound |
| US6228673B1 (en) * | 1999-05-13 | 2001-05-08 | Hughes Electronics Corporation | Method of fabricating a surface coupled InGaAs photodetector |
| US6555457B1 (en) | 2000-04-07 | 2003-04-29 | Triquint Technology Holding Co. | Method of forming a laser circuit having low penetration ohmic contact providing impurity gettering and the resultant laser circuit |
| EP1179836A3 (en) * | 2000-08-11 | 2003-05-28 | Agere Systems Optoelectronics Guardian Corporation | A contact for indium semiconductor devices incorporating gold solders |
| DE10040448A1 (de) * | 2000-08-18 | 2002-03-07 | Osram Opto Semiconductors Gmbh | Halbleiterchip und Verfahren zu dessen Herstellung |
| JP5011607B2 (ja) * | 2001-04-16 | 2012-08-29 | 住友電気工業株式会社 | 受光素子 |
| KR100454230B1 (ko) * | 2001-12-24 | 2004-10-26 | 광주과학기술원 | 유전체 특성이 개선된 ＩｎＧａＡｓ산화막의 형성방법 |
| TWI272641B (en) * | 2002-07-16 | 2007-02-01 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
| US6770919B2 (en) * | 2002-12-30 | 2004-08-03 | Xindium Technologies, Inc. | Indium phosphide heterojunction bipolar transistor layer structure and method of making the same |
| US20080283850A1 (en) * | 2004-06-24 | 2008-11-20 | Koji Kamei | Reflective Positive Electrode and Gallium Nitride-Based Compound Semiconductor Light-Emitting Device Using the Same |
| US7384826B2 (en) * | 2004-06-29 | 2008-06-10 | International Rectifier Corporation | Method of forming ohmic contact to a semiconductor body |
| US7259444B1 (en) * | 2004-07-20 | 2007-08-21 | Hrl Laboratories, Llc | Optoelectronic device with patterned ion implant subcollector |
| KR100640661B1 (ko) * | 2005-08-05 | 2006-11-01 | 삼성전자주식회사 | ｐ형 광대역 밴드 갭 화합물 반도체층에의 저저항 접촉콘택을 가지는 반도체 소자 및 제조 방법 |
| US8101965B2 (en) * | 2008-12-02 | 2012-01-24 | Epivalley Co., Ltd. | III-nitride semiconductor light emitting device having a multilayered pad |
| JP2011253987A (ja) | 2010-06-03 | 2011-12-15 | Mitsubishi Electric Corp | 半導体受光素子及び光モジュール |
| DE102019006096A1 (de) * | 2019-08-29 | 2021-03-04 | Azur Space Solar Power Gmbh | Stapelförmige Mehrfachsolarzelle mit einem dielektrischen lsolationsschichtsystem |
| DE102019006099B4 (de) * | 2019-08-29 | 2022-03-17 | Azur Space Solar Power Gmbh | Stapelförmige Mehrfachsolarzelle mit einer ein Mehrschichtsystem umfassenden Metallisierung |
| DE102019008106B4 (de) | 2019-11-21 | 2022-06-09 | Azur Space Solar Power Gmbh | Stapelförmige Mehrfachsolarzelle und Herstellungsverfahren |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629381A (en) * | 1979-08-17 | 1981-03-24 | Toshiba Corp | Compound-semiconductor light emitting element containing garium and manufacture thereof |
| JPS63234562A (ja) * | 1987-03-23 | 1988-09-29 | Mitsubishi Electric Corp | 半導体装置の電極 |
| JPS63304665A (ja) * | 1987-06-04 | 1988-12-12 | Yokogawa Electric Corp | 半導体装置 |
| US5047832A (en) * | 1989-03-10 | 1991-09-10 | Sumitomo Electric Industries, Ltd. | Electrode structure for III-V compound semiconductor element and method of manufacturing the same |
| JPH0387067A (ja) * | 1989-06-16 | 1991-04-11 | Sumitomo Electric Ind Ltd | ３―５族化合物半導体素子の電極構造及びその形成方法 |
| US5260603A (en) * | 1990-01-25 | 1993-11-09 | Kabushiki Kaisha Toshiba | Electrode structure of semiconductor device for use in GaAs compound substrate |
| JPH0492471A (ja) * | 1990-08-08 | 1992-03-25 | Fujitsu Ltd | 半導体装置 |
| DE4129647B4 (de) * | 1990-09-28 | 2009-02-12 | Siemens Ag | Vorderseiten-Metallisierung zum Drahtbonden für ein III-V Halbleiterbauelement und Verfahren |
-
1993
- 1993-03-31 JP JP05073233A patent/JP3115148B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-17 US US08/214,234 patent/US5412249A/en not_active Expired - Lifetime
- 1994-03-31 KR KR1019940006710A patent/KR0132008B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0132008B1 (ko) | 1998-04-14 |
| JPH06291079A (ja) | 1994-10-18 |
| KR940022713A (ko) | 1994-10-21 |
| US5412249A (en) | 1995-05-02 |
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