KR0132008B1 - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법Info
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Abstract
본 발명은 전극접촉부의 오믹성과 박리강도의 향상, 공정의 간력화를도모한다.
본 발명에 있어서, InP기판(1)상에는 InP버퍼층(2), InGaAs 광흡수층(3) 및 InP 갭층(4)이 각각 형성된다. InP갭층(4)에는 p형 InP영역(5)이 형성된다. 이 p 형 InP영역(5)에 접촉하는 적층전극은 Au(21)로 구성되는 제1층과, Ti(22)등으로 구성되는 제2층, Pt(23)등으로 구성되는 제3층 및 Au(24) 등으로 구성되는 제4층을 구비한다. 당해 적층전극의 제1층의 Au의 두께는 1∼500nm이다.
Description
제1도는 본 발명의 한 실시예에 따른 반도체장치의 전극구조를 나타낸 단면도,
제2도는 본 발명의 전극구조를 표면입사형 수광소자에 적용한 경우의 단면도,
제3도는 본 발명의 전극구조를 플립칩형 수광소자에 적용한 경우의 단면도,
제4도는 종래의 전극구조를 갖춘 반도체장치의 단면도이다.
＊ 도면의 간단한 부호의 설명
1 : n+형 InP기판, 2 : n형 InP 버퍼층,
3 : n-형 InGaAs 광흡수층, 4 : n-형 InP 갭층,
5 : p형 InP영역, 6 : 반사방지막,
9 : p형 전극, 20 : InP기판,
21,24,27 : Au, 22 : Ti,
23 : Pt, 25 : AuGe,
26 : Ni
[산업상의 이용분야]
본 발명은 특히 반도체와 금속전극의 접촉부에서의 오믹(ohmic)성과 박리(剝離)강도의 개선 및 프로세스의 간략화에 공헌하기 위한 전극구조에 관한 것이다.
[종래의 기술 그 문제점]
종래, Ⅲ-Ⅴ족 화합물 반도체를 사용하는 트랜지스터, 다이오드 등의 반도체장치에는, 당해 반도체장치와 외부의 전기회로를 접속하기 위한 금속전극이 설치되어 있다.
당해 금속전극의 전극구조는 얼로이(alloy)형과 비얼로이형으로 크게 나누어진다. 그러면, 근래 급속히 수요가 늘어나고 있는 광통신용의 반도체 수광장치를 예로 들어 당해 전극구조에 대해 설명하기로 한다.
제4도는 InP/InGaAs표면입사형 반도체 수광소자(포토 다이오드)의 일례를 나타낸 단면도이다. 이 수광소자는 , n형 InP기판(1)상에 n-형 InP 버퍼층(2) n-형 InGaAs 광흡수층(3) 및 n-형 InP갭층(4)을 갖춘다. 상기 InGaAs 광흡수층(3)내에 pn접합이 형성되도록 p형 불순물영역(5)이 형성되어 있다. 여기에서, 불순물영역(5)은, 예컨대 Zn(아연)을 p형 불순물로서 선택적으로 InP 갭층(4)등에 주입함으로써 형성할 수 있다.
상기 수광소자에 있어서, InP 갭층(4)의 표면에는 소위 비얼로이형 전극이 형성되어 있다. 이 비얼로이형 전극은 Ti(티탄;22), Pt(플라티나;23) 및 Au(금;24)로 이루어진 적층구조를 갖추고, Ti(22)가 InP 갭층(4)에 접촉한다. 여기에서, Ti(22)는 실질적으로 InP 갭층(4)의 InP와 반응하여 합금화되지 않기 때문에, 상기 비얼로이전극이 구성된다.
InP기판(1)의 표면에는 소위 얼로이형 전극이 형성되어 있다. 이 얼로이 형 전극은, AuGe(25), Ni(니켈;26) 및 Au(27)로 이루어진 적층구조를 갖추고, AuGe(25)가 InP기판(1)에 접촉한다. 여기에서, AuGe(25)는 열처리에 의해 InP기판(1)의 InP와 반응하여 합금화되기 때문에, 오믹접축(ohmic contact)을 실현할 수 있는 상기 얼로이전극이 구성된다.
상기 InP갭층(4)에 접촉하는 비얼로이형 전극에 있어서, Ti(22)는 InP 갭층(4)에 대한 접촉(contact)층으로서, Au(24)는 마운트(mount) 또는 와이어 본딩을 위한 배선층으로서, 더욱이 Pt(23)는 Ti(22)와 Au(24)의 상호확산을 방지 하기 위한 장벽층으로서 각각 이용하게 된다.
한편, 상기 수광소자는 예컨대 AuSn 땜납에 의해 세라믹 캐리어상에 Au(27)의 표면을 접합면으로 하여 마운트된다. 또, Au(24)에는 Au선의 와이어가 본딩된다. 이에 따라, 당해 수광소자와 외부의 전기회로와의 접속이 완료된다.
그렇지만, 상기 수광소자에는 다음과 같은 결점이 있다. 즉, InP갭층(4)에 접촉하는 비얼로이형 전극에 있어서, Ti(22)와 InP 갭층(4)의 경계면에는 쇼트키장벽(Schottky barrier)이 형성되기 쉽다. 이 때문에, Ti(22)와 InP갭층(4)의 오믹접촉이 충분히 얻어지지 않아 그 접촉저항이 커지는 결점이 있다. 또, 접촉금속인 Ti(22)는, InP갭층(4)의 InP와 합금화되지 않고 접촉하고 있을 뿐이다. 이 때문에, Ti(22)와 InP갭층(4)의 박리강도가 충분히 얻어지지않고, Au선의 와이어를 Au(24)에 본딩할 때에 적층전극 전체(22∼24)가 InP 갭층(4)으로부터 박리되기 쉬워 수광소자의 제조수율이 저하함과 더불어 당해 수광소자의 신뢰성이 저하하는 결점이 있다.
한편,종래의 전극구조로서는, InP갭층(4)에 접촉하는 비얼로이형 전극외에, 얼로이형 전극을 사용하는 것이 알려져 있다. 이 얼로이형 전극은, 예컨대 Au, AuZn 및 Au로 이루어진 적층구조 또는 Au, AuZn 및 Au로 이루어진 적층구조를 갖추고, Au가 InP갭층(4)에 접촉한다. 여기에서, Au는 열처리에 의해 InP갭층(4)의 InP과 반응하여 합금화되기 때문에, 오믹접촉을 실현할 수 있는 당해 얼로이전극이 구성된다.
그렇지만, 이러한 구조의 전극은, Zn,Cr등의 도펀트(dopant)를 당해 전극과 반도체의 경계면근방에 적극적으로 도입함으로써 오믹접촉을 실현하고, 당해 전극과 반도체의 접촉저항을 낮추고자 하는 것이다. 따라서, Zn 이나 Cr등의 불순물이 당해 접촉저항을 낮추는 도펀트로서 유효하게 작용하지 않는 경우가 있다. 왜냐하면, Au에는 InP와 현저하게 반응하여 비저항이 높은 합금층을 형성하려는 성질이 있으므로, 접촉금속의 주성분인 대량의 Au가 적극적으로 InP와 반응하여 합금화되기 때문이다.
또, 상술한 바와 같은 대량의 Au와 InP의 반응은 시간과 더불에 진행한다.
이 때문에, 본 구조의 적층전극을 예컨대 제4도에 나타낸 바와 같은 적극과 pn접합이 접근하고 있는 플레이너(planer)형의 소자에 적용하면, Au와 InP의 합금화의 진행에 따라 당해 pn접합이 파괴되어 소자의 신뢰성이 현저하게 저하하는 결점이 있다.
더욱이, 종래의 전극구조의 경우, InP갭층〔4; p형 불순물영역(5)〕에 접촉시키는 p형 전극(Au/AuZn/Au, Au/AuCr/Au 등)과 InP기판(1)에 접촉시키는 n형전극(Au/AuGe/Au 등)을 나누어 사용할 필요가 있다. 그러나, 최근 p형 전극과 n형 전극을 반도체기판의 동일한 면에 형성하는 구조의 수광소자가 개발되고 있다. 이러한 수광소자에 있어서는, p형 전극과 n형 전극을 구별하기 때문에, 전극의 형성프로세스가 현저하게 복잡해져 제조비용이 증대하는 결점이 있다.
이와 같이, 종래의 반도체장치에는 반도체와 금속전극의 접축부에서의 오믹서이나 박리강도가 충분히 얻어지는 전극구조를 갖춘 것이 존재하지 않고, 또 전극의 형성프로세스가 복잡하게 되는 결점이 있다.
[발명의 목적]
본 발명은 상기 결점을 해결하기 위해 이루어진 것으로, 반도체와 금속전극이 접촉부에서의 오믹성과 박리강도를 개선하고, 또 프로세스의 간략화를 도모할 수 있는 반도체장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체장치는, In과 P를 포함하는 Ⅲ-Ⅴ족 화합물 반도체와, 이 Ⅲ-Ⅴ족 화합물 반도체에 접촉하는 적층전극을 갖춘다. 그리고, 상기 적층전극은, 상기 Ⅲ-Ⅴ족 화합물 반도체에 접촉하며 Au 또는 Au를 주성분으로 하는 합금으로 구성되는 제1층과, 이 제1층상에 형성되며 Ti, Cr 혹은 W, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제2층, 이 제2층상에 형성되며 Pt, Rh, Pd, Ni, Ta 혹은 Mo, 또는 이들중 어는것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제4층을 구비하고 있다.
또, 상기 적층전극의 제1층의 층두께는 1〔nm〕이상,500〔nm 〕이하인 것이 효과적이다.
또, 상기 Ⅲ-Ⅴ족 화합물 반도체는, p형 영역과 n형 영역을 포함하고, 당해 p형 영역의 Ⅲ-Ⅴ족 화합물 반도체상 및 당해 n형 영역의 Ⅲ-Ⅴ족 화합물 반도체상에 각각 상기 적층전극이 형성되어 있다.
본 발명의 반도체장치의 제조방법은, 먼저 In과 P를 포함하는 Ⅲ-Ⅴ족 화합물 반도체상에 도펀트를 포함하지 않는 Au로 구성되는 제1층을 형성하는 공정과, 상기 제1층상에 Ti, Cr 혹은 W, 또는 이들중 어는것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제2층을 형성하는 공정, 상기 제2층상에 Pt, Rh, Ni, Ta 혹은 Mo, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제3층을 형성하는 공정 및, 상기 제3층상에 Au,Al혹은 Pb, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제4층을 형성하는 공정을 포함 한것을 특징으로 한다.
또, 상기 제1층의 Au는, 당해 제1층을 형성한 후의 공정에 있어, 상기 반도체의 In,P 혹은 도펀트, 또는 상기 제3층을 구성하는 원소와 반응하여 합금을 형성하는 것을 특징으로 한다.
[작용]
상기 구성에 의하면, In과 P를 포함하는 Ⅲ-Ⅴ족 화합물 반도체에 접촉하는 적층전극의 제1층이 도펀트를 포함하지 않는 소정 두께의 Au 또는 Au를 주성분으로 하는 합금으로 구성되어 있다. 여기에서, 이 Au를 주성분으로 하는 합금은 열처리에 의해 Au가 당해 반도체의 In이나 P와 반응함으로써 형성되는 것이다.
따라서, 당해 반도체와 적층전극의 접축부에서의 오믹성과 박리강도의 개선을 도모할 수 있다. 게다가, 제1층의 Au는 소정두께를 갖고 있기 때문에, 종래와 같이 Au와 In,P의 함금화의 진행에 따른 pn접합의 파괴가 발생하는 일도 없다.
또, p형 영역의 반도체에 접촉하는 전극과 n형 영역의 반도체에 접촉하는 전극을 동일한 구조를 갖는 적층전극에 의해 구성할 수 있다. 따라서, 쌍방의 전극을 동일한 프로세스로 형성할 수 있게 되어 프로세스를 간략화할 수 있다.
[실시예]
이하, 도면을 참조하면서 본 발명의 한 실시예에 대해 상세히 설명한다.
제1도는 본 발명의 한 실시예에 따른 반도체 장치의 전극구조를 나타내고 있다. 이 제1도에 있어서, 당해 전극이 접촉하는 Ⅲ-Ⅴ족 화합물 반도체로는 예컨대 n형 InP기판(또는 p형 InP기판;20)을 사용한다.
본 발명의 반도체장치의 전극은, Au(21),Ti(22),Pt(23)및 Au(24)로 이루어진 적층구조를 갖춘다. 각각의 층은, 예컨대 진공증착법에 의해 순차 형성할 수 있다.
제1층(Ⅲ-Ⅴ족 화합물 반도체와 접촉하는 층)은 Au(21)로 구성되어 있다. 이 층은 InP기판과 전극의 부착력을 강화하는 작용이 있다. 그러나, 이 층의 두께가 너무 두꺼워지면, a) Au가 InP와 반응하여 합금화되어 대량의 고저항 합금층을 형성함으로써 Inp기판과 전극의 접촉저항을 증대시키고, b) 당해 합금층이 InP기판의 깊이까지 진입하여 pn접합을 파괴하는 등의 결점이 발생한다. 따라서, 당해 Au층의 층두께는 1∼500〔nm〕로 설정한다.
본 발명의 전극구조의 특징은, 종래예(예컨대 일본 특개평 4-92471호 공보)와 비교하면, 상술한 제1층의 Au(21)가 반도체와의 오믹접촉을 향상시키기 위항 도펀트(예컨대 Ge)를 의도적으로 포함하고 있지 않은 점에 있다. 즉, 본 발명의 발명자는, Ⅲ-Ⅴ족 화합물 반도체에 접촉하는 제1층에 도펀트를 포함하지 않는 Au를 이용하고, 또 당해 Au층의 두께를 1∼500〔nm〕로 설정함으로써, 후술하는 시험결과에 나타낸 바와 같이 당해 반도체와 전극과의 사이에서 충분한 오믹접축이 얻어짐을 발견하였다.
이 발견에 의해, p형 반도체 (예컨대 InP)에 대해서는 적층전극의 제1층에 p형의 도펀트(예컨대 Zn,Cr)를 포함하는 Au를 사용하고, n형 반도체에 대해서는 적층전극의 제1층에 n형의 도펀트(예컨대 Ge)를 포함하는 Au를 사용한다는 전극의 분할 사용이 불필요하게 된다. 즉, 적층전극이 접촉하는 도체의 도전형에 따르지 않고 어떤 도전형의 반도체에 대해서도, 도펀트를포함하지 않는 소정의 층두께의 Au를 제1층으로 하는 적층전극을 사용하는 것이 가능하게 된다.
이에 따라, p형 반도체에 접촉하는 전극과, n형 반도체에 접촉하는 전극에 대해 동일한 전극형성 프로세스를 채용할 수 있기 때문에, 반도체장치의 제조 비용을 현저하게 저감할 수 있다.
제2층을 Ti(22)로 구성되어 있다. 이 층은, 주로 In, P의 외방향확산(外方向擴散)을 방지하는 작용이 있다. 따라서, 당해 Ti층의 층두께는 50∼500〔nm]로 설정한다. 또한, 이 제2층은 Ti(22) 외에, Cr(크롬) 이나 W(텅스텐)등 으로 구성할 수도 있다. 제2층에 Cr이나 W등을 이용해도 상기 작용은 손상받지 않는다.
제3층은 Pt(23)로 구성되어 있다. 이 층은 주로 제2층(예컨대 Ti)과 제4층(예컨대 Au)의 상호확산을 방지하는 작용이 있다. 특히, 당해 반도체가 AuSn이나 PbSn 등의 저융점의 땜납에 의해 제4층의 표면을 접합면으로 하여 세라믹 캐리어 등에 마운트되는 경우, 당해 땜납을 구성하는 금속원자가 당해 반도체에 확산하여 소자의 특성을 열화시키는 사태를 방지하는 작용이 있다. 따라서, 당해 Pt층의 층두께는 50∼500〔nm〕로 설정한다.
또한, 이 제3층은 Pt(23) 외에, Rh(로듐), Pd(파라듐), Ni(니켈), Ta(탄탈), Mo(몰리브덴) 등으로 구성할 수 있다. 한편, 제2층에 Rh, Pd, Ni, Ta나 Mo 등을 이용해도 상기 작용은 손상받지 않는다.
제4층은 Au(24)로 구성되어 있다. 이 층은 본댕패드 또는 마운트의 접합면을 구성한다는 작용이 있다. 따라서, 당해 Au층의 층두께는 50∼1000〔nm〕의 범위에 있어서 당해 반도체의 용도에 따라 소망하는 값으로 설정한다. 또한, 이 제4층은 Au(24) 외에, Al(알류미늄)이나 AuSn 또는 PbSn의 땜납재 등으로 구성할 수도 있다.
한편, 제2층에 Al이나 땜납재 등을 이용함으로써, 와이어 본딩이나 마운트 등의 실장을 용이하게 행할 수 있다.
본 발명의 전극구조의 경우, 상기 적층구조는 제1층 제2층 제3층 제4층이라는 순서로 순차 형성되어 가는 것이다. 따라서, 본 발명의 특징인 제1층의 Au는 당해 제1층 형성직후에 있어서는 도펀트를 포함하지 않는 Au로 되어 있지만, 당해 적층구조가 완성된 시점에 있어서는 반도체 및 그 도편트, 또는 제2층을 구성하는 원소를 포함하는 합금으로 되어 있다. 이는, 종래기술란에서도 설명한 바와 같이 Au는 InP와 현저하게 반응하여 합금을 형성하려는 성질이 있기 때문이다.
상기 전극구조를 갖는 반도체장치(이하, 발명품이라 한다.)에 있어서, 당해 반도체와 당해 전극의 접촉저항 및 박리강도를 평가한다. 당해 평가시에는, 제1층이 Ti, 제2층이 Pt, 제3층이 Au인 전극구조를 갖는 반도체장치(이하, 종래제품이라 한다)에 대해서도 발명품과의 비교를 위해 동일한 평가를 행하였다.
접촉저항치의 측정결과는 다음과 같다. 발명품에서는 접촉저항치는 n형 InP기판 및 p형 InP기판의 어느것을 이용한 경우에도 0.016〔Ωcm2〕이고, 종래제품에서는 접촉저항치는 0.2 〔Ωcm2〕이었다. 즉, 본 발명품은 종래제품에 비해 접촉저항치가 1/10이하라는 양호한 값이 얻어지고 있다.
또, 스카치 테이프(scotch tape)에 의한 전극의 박리시험결과는 다음과 같다. 발명품에서는 n형 InP기판 및 p형 InP기판의 어느것을 이용한 경우에도 전극의 박리가 전혀 발생하지 않았지만, 종래제품에서는 적층전극 전체가 InP기판으로부터 모조리 벗겨져 버렸다. 즉, 본 발명품을 종래제품에 비해 실용상 충분한 박리강도가 얻어졌다.
제2도는 본 발명에 따른 전극구조를 표면입사형 반도체 수광소자에 적용한 경우의 단면구조를 나타낸 도면이다.
본 실시예에서의 표면입사형 반도체 수광소자는 다음과 같은 공정에 의해 형성된다.
먼저, MOCVD법은 이용하여 n+형 InP기판(1)상에 캐리어농도 약 1×1015〔cm-3〕, 층두께 약 2〔㎛〕의 n형 InP 버퍼층(2), 층두께 약 2〔㎛〕의 InGaAs 광흡수층(3) 및 캐리어농도 약 1×1015〔cm-3〕, 충두께 약 1〔㎛〕의 n-형 InP갭층(4)을 각각 순차 형성한다.
다음에, 플라즈마 CVD법을 이용하여 질화실리콘막을 형성하고, 당해 질화 실리콘막을 포토리소그래피에 의해 패터닝하여 확산마스크를 형성한다. 이후, 기판(1)을 확산로내에 설치하고, 디메틸아연가스를 원료로 하여 500〔oC〕,30〔분〕정도의 아연의 선택확산을 행하여 p형 InP영역(5)을 형성한다.
다음에, 플라즈마 CVD법을 이용하여 수광부에 질화실리콘의 반사방지막(6)을 형성한다. 이후, 진공증착법을 이용하여 층두께 약 10〔nm〕의 Au(21), 충두께 약 100〔nm〕의 Ti(22), 층두께 약100〔nm〕의 Pt(23), 층두께 약 1000〔nm〕의 Au(24)를 각각 형성한다. 또, 이들 층을 패터닝함으로써, p형 InP영역(5)에 접촉하는 p형의 적층전극이 형성된다.
다음에, 진공자착법을 이용하여 층두께 약 200〔nm〕의 AuGe(25), 층두께 약 100〔nm〕의 Ni(26), 층두께 약 100〔nm〕의 Au(27)을 각각 형성함으로써, n+형 InP기판(1)에 접촉하는 n형의 적층전극이 형성된다.
상기 표면입사형 반도체 수광소자(수과직경 30〔㎛Ø〕의 PIN포토 다이오드)에 대하여, 그 정특성(靜特性)을 평가한 결과는 다음과 같다. 바이어스전압 약 10〔V〕, 전기용량 약 0.2〔pF〕,파장 약 1.3〔㎛〕의 입사광에 대한 감도는 0.8〔A/W〕로, 이러한 양호한 값이 재현성 좋게 얻어졌다.
또, 당해 수광소자의 동특성(動特性)을 측정한 결과, -3dB차단주파수는 12〔GHz〕이상으로 양호하였다.
또, 20개의 소자를 선별하고, 질소분위기중에 있어서 온도 약 200〔oC〕, 바이어스전압 약20[V〕를 인가하여 10000시간의 가속수명시험을 행한 결과, 암전류 등의 열화는 전혀 보이지 않고 실용상 충분한 신뢰성을 갖는다는 것을 알았다. 더욱이, 적층전극의 박리나 와어이본딩 불량 등의 수율의 저하요인도 확인되지 않았다.
제3도는 본 발명에 따른 전극구조를 이면(裏面)입사 플립칩(flip-chip)형 반도체 수광소자에 적용한 경우의 단면구조를 나타낸 도면이다.
본 실시예에서의 이면입사 플립칩형 반도체 수광소자는 다음과 같은 공정에 의해 형성된다.
먼저, MOCVD법을 이용하여 n+형 InP기판(1)상에 캐리어농도 약 1×1015〔cm-3〕,층두께 약 2〔㎛〕의 n형 InP 버퍼층(2), 층두께 약 2〔㎛〕의 InGaAs 광흡수층(3) 및 캐리어농도 1×1015〔cm-3〕, 층두께 약 1〔㎛〕의 n-형 InP갭층(4)을 각각 순차 형성한다.
다음에, 플라즈마 CVD 법을 이용하여 질화실리콘막을 형성하고, 당해 질화실리콘막을포토리소그래피에 의해 패터닝하여 확산마스크를 형성한다. 이후, 기판(1)을 확산로내에 설치하고, 디메틸아연가스를 원료로 하여 500〔oC〕, 30〔분〕정도의 아연의 선택확산을 행하여 p형 InP영역(5)을 형성한다.
또, 질화실리콘막을 제거하고, 플라즈마,CVDd법을 이용하여 새롭게 질화실리콘막을 형성하고, 당해 질화시리콘막을 포토리소그래피에 의해 패터닝한다.
이후, 웨트 에칭(wet etching)을 이용하여 p형 전극의 접촉부와 n형 전극의 접촉부 사이에 있어서, 기판(1), 버퍼층(2), 광흡수층(3) 및 갭층(4)을 각각 에칭제거한다.
다음에, 질화시리콘막을 제거하고, 진공증착법을 이용하여 p형 전극의 접촉부와 n형 전극의 접촉부의 쌍방에 있어서, 층두께 약 10 〔nm〕의 Au(21), 층두께 약 100〔nm〕의 Ti(22),층두께 약 100〔nm〕의 Pt(23), 층두께 약 1000〔nm〕의 Au(24)를 각각 형성한다. 또, 이들 층을 패터닝함으로써, p형 InP영역(5)에 접촉하는 p형의 적층전극 및 n-형 InP갭층(4)에 접촉하는 n형의 적층전극이 각각 형성된다.
다음에, 이면 광입사측에 있어서 레지스트를 렌즈모양으로 형성하고, 이온 밀링(ion milling)에 의해 이면 전체를 연마함으로써, InP 모놀리딕 렌즈(7)를 형성한다. 최후로, 플라즈마 CVD 법을 이용하여 수광부에 질화실리콘막으로 이루어진 반사방지막(6)을 형성한다.
상기 이면입사 플립칩형 반도체 수광소자의 p형 전극과 n형 전극은, 예컨대 AuSn땜납에 의해 동시에 전용 세라믹 캐리어에 마운트 된다. 그래서, 마운트후의 팁접합강도를 측정한 바, 당해 접합강도는평균으로 80〔gf〕이 얻어지고, 전극박리에 기인하는 마운트가도 불량은 확인되지 않았다.
또, 일련의 초기특성 및 신뢰성에 관해서는, 상술한 표면입사형 반도체 수광소자의 경우와 마찬가지로 대단해 양호하였다. 본 실시예의 경우, p형 전극과 n형 전극은 동일한 전극구조이기 때문에, 동시에 형성할 수 있다. 따라서, 소자제조에 필요한 시간을 단축할 수 있게 됨과 더불어 수율의 향상에 의해 제조비용의 저감에 공헌할 수 있다.
한편, 본 발명에 따른 전극구조는 상기 실시예에 나타낸 바와 같은 수광소자 외에, 발광다이오드나 반도체 레이져 등에도 적용할 수 있다. 이러한 경우에 있어서도, 반도체와 전극의 접촉저항의 저감, 전극박리의 억제, 마운트접합 강도의 향상, 소자수명의 향상 등의 효과가 얻어진다.
또, 본 발명의 적용범위는 광디바이스에 한정되지 않고, 고이동도 트랜지스터(HEMT), 전계효과 트랜지스터(MISFET, MESFET),헤테로 바이폴라 트랜지스터(HBT)등의 전자디바이스나, 이들을 조합시킨 광전자 IC(OEIC)등에도 미치는 것이다. 그리고, 이러한 경우에 있어서도, 반도체와 전극의 접촉저항의 저감, 전극박리으 억제, 마운트접합강도의 향상, 소자수명의 향상 등의 효과를 얻을 수 있다.
또, Ⅲ-Ⅴ족 화합물 반도체로서는, In과 P를 포함하는 것, 예컨대 InP기판 이나 InGaAsP등을 사용할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명으 반도체장치에 의하면, 다음과 같은 효과를 발휘한다.
Ⅲ-Ⅴ족 화합물 반도체에 접촉하는 적층전극의 제1층이 도펀트를 포함하지 않는 소정 두께의 Au로 구성되어 있다. 이에 따라, 당해 반도체와 적층전극의 접촉부에서의 오믹성과 박리강도의 개선을 도모할 수 있다. 또, p형 전극과 n형 전극이 동일한 구조를 갖추고, 동일한 형성프로세스로 형성할 수 있기 때문에, 프로세스의 간략화를 도모할 수 있다.
Claims (5)
- In과 P를 포함하는 Ⅲ-Ⅴ족 화합물 반도체와, 이 Ⅲ-Ⅴ족 화합물 반도체에 접촉하는 적층전극을갖추고, 상기 적층적극은, 상기 Ⅲ-Ⅴ족 화합물 반도체에 접촉하며 Au 또는 Au를 주성분으로 하는 합금으로 구성되는 제1층과, 이 제1층상에 형성되며 Ti, Cr 혹은 W, 또는 이들중 어는것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제2층, 이 제2층상에 형성되며 Pt, Rh, Ni, Ta 혹은 Mo, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제3층및 이 제3층상에 Au,Al혹은 Pb, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제4층을 구비한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 적층전극의 제1층의 층두께는 1〔nm〕이상, 500〔nm〕이하인 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 Ⅲ-Ⅴ족 화합물 반도체는, p형 영역과 n형 영역을 포함하고, 당해 p형 영역의 Ⅲ-Ⅴ족 화합물 반도체상 및 당해 n형 영역의 Ⅲ-Ⅴ족 화합물 반도체상에 각각 상기 적층전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- In과 P를 포함하는 Ⅲ-Ⅴ족 화합물 반도체상에 도펀트를 포함하지 않는 Au로 구성되는, 제1층을 형성하는 공정과, 상기 제1층상에 Ti, Cr 혹은 W, 또는 이들중 어는것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제2층을 형성하는 공정, 상기 제2층상에 Pt, Rh, Ni, Ta 혹은 Mo, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제3층을 형성하는 공정 및, 상기 제3층상에 Au,Al혹은 Pb, 또는 이들중 어느것이든 하나이상의 원소를 주성분으로 하는 합금으로 구성되는 제4층을 형성하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법
- 제4항에 있어서, 상기 제1층의 Au는, 당해 제1층을 형성한 후의 공정에 있어서, 상기 반도체의In, P 혹은 도펀트, 또는 상기 제3층을 구성하는 원소와 반응하여 합금을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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