JPH07130790A - 半導体装置の電極構造 - Google Patents
半導体装置の電極構造Info
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- JPH07130790A JPH07130790A JP5276739A JP27673993A JPH07130790A JP H07130790 A JPH07130790 A JP H07130790A JP 5276739 A JP5276739 A JP 5276739A JP 27673993 A JP27673993 A JP 27673993A JP H07130790 A JPH07130790 A JP H07130790A
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Abstract
(57)【要約】
【目的】 電極部を構成する材料が拡散等の影響で半導
体機能膜が劣化しない、信頼性の優れた半導体装置を製
造することができ、安価な半導体素子電極部の構造を提
供する。 【構成】 パッケージ内で半導体素子とリード端子との
電気的接続のために形成する半導体素子電極部を、半導
体とオーミック接合をした上に、Ｎｉ層５およびＰｄ層
６の積層構造、あるいはＮｉ−Ｐｄ合金で構成し、０．
０１〜５μｍの厚さに形成する。
体機能膜が劣化しない、信頼性の優れた半導体装置を製
造することができ、安価な半導体素子電極部の構造を提
供する。 【構成】 パッケージ内で半導体素子とリード端子との
電気的接続のために形成する半導体素子電極部を、半導
体とオーミック接合をした上に、Ｎｉ層５およびＰｄ層
６の積層構造、あるいはＮｉ−Ｐｄ合金で構成し、０．
０１〜５μｍの厚さに形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子上の外部接
続用の電極構造、さらに詳しくいえば、パッケージ内の
リード端子と、例えば、ワイヤーボンディングの手法で
接続することにより電気的接合を行うために半導体素子
に形成される半導体装置の電極構造に関する。
続用の電極構造、さらに詳しくいえば、パッケージ内の
リード端子と、例えば、ワイヤーボンディングの手法で
接続することにより電気的接合を行うために半導体素子
に形成される半導体装置の電極構造に関する。
【０００２】
【従来の技術】一般に半導体装置の電極構造は次のよう
に形成される。すなわち、Ｓｉ、ＳｉＯ2 、ＧａＡｓ、
ＩｎＰ、ガラス、セラミック、フェライト等の基板上に
半導体機能膜を形成した後、まず、電気的接合のための
オーミックコンタクトを露出した半導体機能膜に施す。
このオーミックコンタクト用の導体の種類は、半導体機
能膜の種類によって異なる。例えば、ＧａＡｓ半導体の
場合にはＡｕ−Ｇｅ合金であり、ＩｎＳｂ半導体の場合
にはＣｕが一般的である。この導体上に半導体素子とリ
ード端子との電気的接続のための電極が積層される。そ
して、このような電極としては、少なくとも最外層にＡ
ｕ、あるいはその合金が用いられることが多い。また、
ワイヤーボンディングの信頼性を上げるために、中間層
に主にＮｉが用いられるのが一般的である。さらに、Ａ
ｕとの接合係数を合わせるために、中間層にＣｒが用い
られ、Ｃｒ、Ａｕの順に蒸着等の手法で、電極を形成す
る方法を採る場合もある（特開昭５９−４６０７６）。
に形成される。すなわち、Ｓｉ、ＳｉＯ2 、ＧａＡｓ、
ＩｎＰ、ガラス、セラミック、フェライト等の基板上に
半導体機能膜を形成した後、まず、電気的接合のための
オーミックコンタクトを露出した半導体機能膜に施す。
このオーミックコンタクト用の導体の種類は、半導体機
能膜の種類によって異なる。例えば、ＧａＡｓ半導体の
場合にはＡｕ−Ｇｅ合金であり、ＩｎＳｂ半導体の場合
にはＣｕが一般的である。この導体上に半導体素子とリ
ード端子との電気的接続のための電極が積層される。そ
して、このような電極としては、少なくとも最外層にＡ
ｕ、あるいはその合金が用いられることが多い。また、
ワイヤーボンディングの信頼性を上げるために、中間層
に主にＮｉが用いられるのが一般的である。さらに、Ａ
ｕとの接合係数を合わせるために、中間層にＣｒが用い
られ、Ｃｒ、Ａｕの順に蒸着等の手法で、電極を形成す
る方法を採る場合もある（特開昭５９−４６０７６）。
【０００３】電極にＡｕを採用した場合、Ａｕの拡散現
象により、半導体機能膜にＡｕが拡散して半導体機能膜
の特性を劣化させるおそれがある。そこで、従来、特開
昭５９−１６１８８５号公報に示すように、Ａｕの拡散
による半導体機能膜の特性劣化を防止するために、半導
体機能膜である受感部とＡｕ電極部とを配置する際に、
両者の距離を十分に取るようにパターン設計をして、そ
の間を導体で引き回して接続することにより、Ａｕの受
感部への影響を防止する方法が採られている。この方法
を採用したホール素子電極構造を図４および図５に示
す。図４はこの半導体装置の平面図、図５はそのＢ−Ｂ
線断面図である。図示のように、フェライト基板０１上
には、絶縁樹脂層０２および半導体機能膜であるＩｎＳ
ｂ層０３が順次積層されており、このＩｎＳｂ層０３の
中央の受感部０３ａ以外の部分には、オーミックコンタ
クトしたＣｕ層０４が形成されている。そして、Ｃｕ層
０４上の受感部０３ａから最も離れた位置に、電極とな
るＮｉ層０５およびＡｕ層０６を積層することにより、
受感部０３ａとＡｕ層０６との距離を十分に採る構成と
なっている。
象により、半導体機能膜にＡｕが拡散して半導体機能膜
の特性を劣化させるおそれがある。そこで、従来、特開
昭５９−１６１８８５号公報に示すように、Ａｕの拡散
による半導体機能膜の特性劣化を防止するために、半導
体機能膜である受感部とＡｕ電極部とを配置する際に、
両者の距離を十分に取るようにパターン設計をして、そ
の間を導体で引き回して接続することにより、Ａｕの受
感部への影響を防止する方法が採られている。この方法
を採用したホール素子電極構造を図４および図５に示
す。図４はこの半導体装置の平面図、図５はそのＢ−Ｂ
線断面図である。図示のように、フェライト基板０１上
には、絶縁樹脂層０２および半導体機能膜であるＩｎＳ
ｂ層０３が順次積層されており、このＩｎＳｂ層０３の
中央の受感部０３ａ以外の部分には、オーミックコンタ
クトしたＣｕ層０４が形成されている。そして、Ｃｕ層
０４上の受感部０３ａから最も離れた位置に、電極とな
るＮｉ層０５およびＡｕ層０６を積層することにより、
受感部０３ａとＡｕ層０６との距離を十分に採る構成と
なっている。
【０００４】また、特開昭５９−１８６３８２号公報に
は、Ｔｉ、Ｎｉ、Ａｕの電極構造にしてＡｕと半導体機
能膜とを厚さ方向で離すことにより、Ａｕによる特性変
化を防止する方法が提案されている。
は、Ｔｉ、Ｎｉ、Ａｕの電極構造にしてＡｕと半導体機
能膜とを厚さ方向で離すことにより、Ａｕによる特性変
化を防止する方法が提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、Ａｕの
拡散を防止するために、図４および図５に示すように、
導体であるＣｕ層０４の引き回し部を長く形成した場合
には、素子面積を広くとらなければならないため、半導
体装置の小型化には不向きとなる。
拡散を防止するために、図４および図５に示すように、
導体であるＣｕ層０４の引き回し部を長く形成した場合
には、素子面積を広くとらなければならないため、半導
体装置の小型化には不向きとなる。
【０００６】また、Ｔｉ、ＮｉおよびＡｕ、またはＣｒ
およびＡｕの電極構造では、真空蒸着の手法が採用され
るが、この場合、高価な金属を厚さを制御しながら順に
積層することになるので、工程が複雑となり、安価な半
導体装置が製造できない。
およびＡｕの電極構造では、真空蒸着の手法が採用され
るが、この場合、高価な金属を厚さを制御しながら順に
積層することになるので、工程が複雑となり、安価な半
導体装置が製造できない。
【０００７】ところが、近年の技術動向は、半導体素子
のより一層の小型化であり、半導体機能膜と電極部との
距離は益々接近する傾向となっている。
のより一層の小型化であり、半導体機能膜と電極部との
距離は益々接近する傾向となっている。
【０００８】本発明はこのような事情に鑑み、電極部を
構成する材料が半導体機能膜に悪影響を防止し、小型で
信頼性に優れた半導体装置の電極構造を提供することを
目的とする。
構成する材料が半導体機能膜に悪影響を防止し、小型で
信頼性に優れた半導体装置の電極構造を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明は、パッケージ内で半導体素子とリード端子との電気
的接続のために形成する半導体素子電極部が、Ｎｉおよ
びＰｄの積層構造、あるいはＮｉ−Ｐｄ合金で構成され
ており、好ましくは、その厚さが、０．０１〜５μｍの
範囲内であることを特徴とする半導体装置の電極構造に
ある。
明は、パッケージ内で半導体素子とリード端子との電気
的接続のために形成する半導体素子電極部が、Ｎｉおよ
びＰｄの積層構造、あるいはＮｉ−Ｐｄ合金で構成され
ており、好ましくは、その厚さが、０．０１〜５μｍの
範囲内であることを特徴とする半導体装置の電極構造に
ある。
【００１０】すなわち、本発明の半導体装置のボンディ
ング用電極構造は、基板の上に形成した半導体機能膜に
パターン形成を施したウエハ上に、半導体機能膜とオー
ミック接合を実施し、その上に、ＮｉおよびＰｄの積層
構造で、あるいはＮｉ−Ｐｄ合金であり、好ましい厚み
の範囲として０．０１〜５μｍの範囲を挙げることがで
きる。
ング用電極構造は、基板の上に形成した半導体機能膜に
パターン形成を施したウエハ上に、半導体機能膜とオー
ミック接合を実施し、その上に、ＮｉおよびＰｄの積層
構造で、あるいはＮｉ−Ｐｄ合金であり、好ましい厚み
の範囲として０．０１〜５μｍの範囲を挙げることがで
きる。
【００１１】本発明では、電極の材料を選定することに
より、信頼性の優れた半導体装置を製造することがで
き、安価な半導体素子電極部の構造を提供する。本発明
でＮｉを使用するのは、ボンディングの信頼性を上げる
ためで、Ｐｄは主にボンディング用電極の酸化を防止す
る作用がある。また、これらの作用を合わせ持つ、Ｎｉ
−Ｐｄ合金による電極構造も本発明の目的に合致する。
より、信頼性の優れた半導体装置を製造することがで
き、安価な半導体素子電極部の構造を提供する。本発明
でＮｉを使用するのは、ボンディングの信頼性を上げる
ためで、Ｐｄは主にボンディング用電極の酸化を防止す
る作用がある。また、これらの作用を合わせ持つ、Ｎｉ
−Ｐｄ合金による電極構造も本発明の目的に合致する。
【００１２】さらに、本発明で電極部の厚さを０．０１
〜５μｍとするのは、０．０１μｍ未満では、下地の影
響が出て、不着等の現象が生じ、ボンディング性が劣
り、また、５μｍを越えると、電極を構成する材料内に
歪みが生じ、ボンディング時に電極が剥離する傾向が著
しくなるためである。
〜５μｍとするのは、０．０１μｍ未満では、下地の影
響が出て、不着等の現象が生じ、ボンディング性が劣
り、また、５μｍを越えると、電極を構成する材料内に
歪みが生じ、ボンディング時に電極が剥離する傾向が著
しくなるためである。
【００１３】
【実施例】以下、本発明を実施例に基づいて説明する。
【００１４】半導体機能膜が例えばＩｎＳｂ、ＩｎＡ
ｓ、ＧａＡｓ、Ｓｉ、Ｇｅ等であれば、半導体素子であ
るホール素子を製造できる。
ｓ、ＧａＡｓ、Ｓｉ、Ｇｅ等であれば、半導体素子であ
るホール素子を製造できる。
【００１５】図１〜３は、本発明を適用したホール素子
の電極構造の実施例を示し、図１はその平面図、図２お
よび図３は、それぞれ図１のＡ−Ａ線断面図に相当す
る。
の電極構造の実施例を示し、図１はその平面図、図２お
よび図３は、それぞれ図１のＡ−Ａ線断面図に相当す
る。
【００１６】図示のように、基板１上には、絶縁膜２お
よび例えばＩｎＳｂからなる半導体機能膜３が順次積層
されており、この半導体機能膜３の中央の受感部３ａ以
外の部分には、オーミックコンタクトしたＣｕなどの導
体層４が形成されている。そして、図２の構造では、導
体層４上に、ボンディング電極層としてＮｉ層５および
Ｐｄ層６が積層されている。また、図３の構造では、導
体層４上に、ボンディング電極層としてＮＩ−Ｐｄ合金
層７が形成されている。
よび例えばＩｎＳｂからなる半導体機能膜３が順次積層
されており、この半導体機能膜３の中央の受感部３ａ以
外の部分には、オーミックコンタクトしたＣｕなどの導
体層４が形成されている。そして、図２の構造では、導
体層４上に、ボンディング電極層としてＮｉ層５および
Ｐｄ層６が積層されている。また、図３の構造では、導
体層４上に、ボンディング電極層としてＮＩ−Ｐｄ合金
層７が形成されている。
【００１７】従来構造では、電極最外層にＡｕを使用し
ており、導体（Ｃｕ）層の引き回しにより、電極部と受
感部である半導体機能膜との間に距離を取っていたが、
本発明の電極構造では、Ａｕの拡散の影響を考慮しなく
てもよいので導体（Ｃｕ）層の引き回しが必要なく、例
えば、図１〜図３に示すように、非常にシンプルで、か
つ小型の半導体装置を製造することができる。
ており、導体（Ｃｕ）層の引き回しにより、電極部と受
感部である半導体機能膜との間に距離を取っていたが、
本発明の電極構造では、Ａｕの拡散の影響を考慮しなく
てもよいので導体（Ｃｕ）層の引き回しが必要なく、例
えば、図１〜図３に示すように、非常にシンプルで、か
つ小型の半導体装置を製造することができる。
【００１８】次に、本発明の半導体装置の電極構造の製
造例を具体的に説明する。
造例を具体的に説明する。
【００１９】（実施例１）フェライトやセラミックから
なる基板１の上に絶縁樹脂層（絶縁膜２）を介して、半
導体機能膜３であるＩｎＳｂまたはＩｎＡｓ薄膜を形成
し、ウエハを作製した。半導体機能膜３からホール素子
パターンを形成するのに、フォトリソグラフィの手法を
用いた。まず、ホール素子受感部３ａに位置する領域
に、強アルカリ液に耐えるネガ型フォトレジストのパタ
ーンを形成した。次に、メッキ前処理を実施した後、受
感部３ａ以外に化学銅メッキを施した（導体層４）。更
に、銅メッキ厚を厚くするために、電解銅メッキも併用
し、約３μｍの厚さの銅を析出させた。この銅を半導体
薄膜上に成膜することで、半導体薄膜とオーミックコン
タクトを実現させた。次に、ネガレジストを除去した
後、ポジレジストを用いて、ボンディング電極部を露出
させ、その他はレジストで被われた電極パターンを形成
した。前処理を実施した後、電解Ｎｉメッキ液に、４Ａ
／ｄｍ2 の電流密度で７分３０秒浸漬し、３．５μｍの
厚さのＮｉを析出させる（Ｎｉ層５）。次に、十分洗浄
した後、日本高純度化学社製、電解Ｐｄメッキ液、パラ
ブライト−ＳＳＴに２Ａ／ｄｍ2 の電流密度で０．５μ
ｍの厚さのＰｄを析出させ（Ｐｄ層６）、Ｎｉ、Ｐｄの
順の電極構造を構成した。次に、エッチングパターンを
ポジレジストで形成し、受感部、引き回し部、電極部を
残して、塩化第二鉄の溶液に数秒浸漬しエッチング除去
し、ホール素子をウエハ上に数千個形成した。次に、ダ
イシングして個々の素子に分割し、ホール素子ペレット
を作製した。
なる基板１の上に絶縁樹脂層（絶縁膜２）を介して、半
導体機能膜３であるＩｎＳｂまたはＩｎＡｓ薄膜を形成
し、ウエハを作製した。半導体機能膜３からホール素子
パターンを形成するのに、フォトリソグラフィの手法を
用いた。まず、ホール素子受感部３ａに位置する領域
に、強アルカリ液に耐えるネガ型フォトレジストのパタ
ーンを形成した。次に、メッキ前処理を実施した後、受
感部３ａ以外に化学銅メッキを施した（導体層４）。更
に、銅メッキ厚を厚くするために、電解銅メッキも併用
し、約３μｍの厚さの銅を析出させた。この銅を半導体
薄膜上に成膜することで、半導体薄膜とオーミックコン
タクトを実現させた。次に、ネガレジストを除去した
後、ポジレジストを用いて、ボンディング電極部を露出
させ、その他はレジストで被われた電極パターンを形成
した。前処理を実施した後、電解Ｎｉメッキ液に、４Ａ
／ｄｍ2 の電流密度で７分３０秒浸漬し、３．５μｍの
厚さのＮｉを析出させる（Ｎｉ層５）。次に、十分洗浄
した後、日本高純度化学社製、電解Ｐｄメッキ液、パラ
ブライト−ＳＳＴに２Ａ／ｄｍ2 の電流密度で０．５μ
ｍの厚さのＰｄを析出させ（Ｐｄ層６）、Ｎｉ、Ｐｄの
順の電極構造を構成した。次に、エッチングパターンを
ポジレジストで形成し、受感部、引き回し部、電極部を
残して、塩化第二鉄の溶液に数秒浸漬しエッチング除去
し、ホール素子をウエハ上に数千個形成した。次に、ダ
イシングして個々の素子に分割し、ホール素子ペレット
を作製した。
【００２０】次に、ホール素子組立工程に移行する。こ
の組立工程は、リードフレーム上のアイランド部に、ホ
ール素子ペレットをダイボンドし、次にリードとホール
素子電極部とをワイヤボンディングの手法により、金線
でつないで電気的接続をした。このとき、ボンディング
後の剪断強度も、６０ｇ以上あり、十分なボンディング
の信頼性があることが確認できた。次に、トランスファ
モールド、リード端子フォーミング、電気検査等の工程
を経て、ホール素子が完成した。
の組立工程は、リードフレーム上のアイランド部に、ホ
ール素子ペレットをダイボンドし、次にリードとホール
素子電極部とをワイヤボンディングの手法により、金線
でつないで電気的接続をした。このとき、ボンディング
後の剪断強度も、６０ｇ以上あり、十分なボンディング
の信頼性があることが確認できた。次に、トランスファ
モールド、リード端子フォーミング、電気検査等の工程
を経て、ホール素子が完成した。
【００２１】（実施例２）Ｓｉ基板１表面に熱酸化処理
をし、絶縁膜２であるＳｉＯ2 を形成した面に、ＩｎＳ
ｂを蒸着しウエハを作製した。実施例１と同様な工程
で、銅によるオーミックコンタクトを取った（導体層
４）後、フォトレジストにより電極パターンを形成し
た。次に、電解Ｎｉメッキにより、Ｎｉを０．５μｍ析
出させ（Ｎｉ層５）、その後、電解Ｐｄメッキにより、
Ｐｄを０．１μｍ析出させ（Ｐｄ層６）、電極を形成し
た。その後は、実施例１と同様な工程を経て、ホール素
子を完成させた。絶縁樹脂層が存在しないので、低応力
ボンディングが可能で、剪断強度も６０ｇ以上を確認で
き信頼性の優れたホール素子を製造した。
をし、絶縁膜２であるＳｉＯ2 を形成した面に、ＩｎＳ
ｂを蒸着しウエハを作製した。実施例１と同様な工程
で、銅によるオーミックコンタクトを取った（導体層
４）後、フォトレジストにより電極パターンを形成し
た。次に、電解Ｎｉメッキにより、Ｎｉを０．５μｍ析
出させ（Ｎｉ層５）、その後、電解Ｐｄメッキにより、
Ｐｄを０．１μｍ析出させ（Ｐｄ層６）、電極を形成し
た。その後は、実施例１と同様な工程を経て、ホール素
子を完成させた。絶縁樹脂層が存在しないので、低応力
ボンディングが可能で、剪断強度も６０ｇ以上を確認で
き信頼性の優れたホール素子を製造した。
【００２２】（実施例３）実施例１と同様の工程を経
て、フォトレジストにより、電極パターンを形成した。
次に、Ｎｉメッキを実施した後、上村工業社製オールナ
５５１Ｍの金ストライク浴でＡｕのストライクメッキを
実施した。その後、同社製の酸性タイプのパラジウム４
５０にてＰｄメッキを実施し、Ｐｄを１〜１．２μｍ析
出させ電極を形成した。Ａｕは、ＮｉとＰｄとの密着性
を上げるための目的で、極薄くつけた。酸性タイプのＰ
ｄメッキはＰｄの皮膜に水素吸蔵が少ないのでもろくな
く、硬いＰｄ皮膜を厚付け可能である。こうして形成し
た電極は、剪断強度６０ｇ以上を得るボンディングが確
認できた。
て、フォトレジストにより、電極パターンを形成した。
次に、Ｎｉメッキを実施した後、上村工業社製オールナ
５５１Ｍの金ストライク浴でＡｕのストライクメッキを
実施した。その後、同社製の酸性タイプのパラジウム４
５０にてＰｄメッキを実施し、Ｐｄを１〜１．２μｍ析
出させ電極を形成した。Ａｕは、ＮｉとＰｄとの密着性
を上げるための目的で、極薄くつけた。酸性タイプのＰ
ｄメッキはＰｄの皮膜に水素吸蔵が少ないのでもろくな
く、硬いＰｄ皮膜を厚付け可能である。こうして形成し
た電極は、剪断強度６０ｇ以上を得るボンディングが確
認できた。
【００２３】（実施例４）実施例１と同様な工程を経
て、電極パターンを形成した。次に、田中貴金属社製の
電解Ｎｉ＋Ｐｄ液であるＰＡＬＬＡＤＥＸ８２ＧＶにて
Ｎｉ−Ｐｄメッキを実施した。このメッキ液はＰｄ２０
％、Ｎｉ８０％のＮｉ−Ｐｄ合金を析出する。これを３
μｍ析出させ、電極を形成した（Ｎｉ−Ｐｄ合金層
７）。次に、実施例１と同様な工程を経てホール素子を
製造した。こうして形成した電極は、剪断強度６０ｇ以
上を得る信頼性の優れたボンディングが可能であった。
て、電極パターンを形成した。次に、田中貴金属社製の
電解Ｎｉ＋Ｐｄ液であるＰＡＬＬＡＤＥＸ８２ＧＶにて
Ｎｉ−Ｐｄメッキを実施した。このメッキ液はＰｄ２０
％、Ｎｉ８０％のＮｉ−Ｐｄ合金を析出する。これを３
μｍ析出させ、電極を形成した（Ｎｉ−Ｐｄ合金層
７）。次に、実施例１と同様な工程を経てホール素子を
製造した。こうして形成した電極は、剪断強度６０ｇ以
上を得る信頼性の優れたボンディングが可能であった。
【００２４】本発明の実施例は、半導体機能素子の一つ
であるホール素子を例にあげて、説明したが、本発明の
電極構造は、ボンディング用電極構造に対して提供した
ものであるので、本質的に他の種類の半導体機能素子で
も、適用できることは明らかである。
であるホール素子を例にあげて、説明したが、本発明の
電極構造は、ボンディング用電極構造に対して提供した
ものであるので、本質的に他の種類の半導体機能素子で
も、適用できることは明らかである。
【００２５】
【発明の効果】以上の説明から明らかな如く、本発明の
半導体装置の電極構造によれば、化学的に安定なＰｄを
採用することにより、拡散の影響が無いので半導体機能
素子の特性が劣化しない電極を形成することができ、信
頼性の優れた半導体装置を製造することができる。ま
た、ＰｄとＡｕの建値の違いから分かるようにＰｄを使
用した場合Ａｕより安価な電極構造にすることが可能で
ある。
半導体装置の電極構造によれば、化学的に安定なＰｄを
採用することにより、拡散の影響が無いので半導体機能
素子の特性が劣化しない電極を形成することができ、信
頼性の優れた半導体装置を製造することができる。ま
た、ＰｄとＡｕの建値の違いから分かるようにＰｄを使
用した場合Ａｕより安価な電極構造にすることが可能で
ある。
【図１】本発明を適用したホール素子の電極構造の一実
施例を示す平面図である。
施例を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】他の実施例に係る電極構造を示し、図１のＡ−
Ａ線断面図に相当する。
Ａ線断面図に相当する。
【図４】従来技術に係るホール素子の電極構造を示す平
面図である。
面図である。
【図５】図４のＢ−Ｂ線断面図である。
１ 基板 ２ 絶縁膜 ３ 導電層（Ｃｕ） ４ 半導体機能膜 ５ Ｎｉ層 ６ Ａｕ層 ７ Ｎｉ−Ｐｄ合金層
Claims (1)
- 【請求項１】 パッケージ内で半導体素子とリード端子
との電気的接続のために形成する半導体素子電極部が、
ＮｉおよびＰｄの積層構造、あるいはＮｉ−Ｐｄ合金で
構成されていることを特徴とする半導体装置の電極構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276739A JPH07130790A (ja) | 1993-11-05 | 1993-11-05 | 半導体装置の電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276739A JPH07130790A (ja) | 1993-11-05 | 1993-11-05 | 半導体装置の電極構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130790A true JPH07130790A (ja) | 1995-05-19 |
Family
ID=17573672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276739A Pending JPH07130790A (ja) | 1993-11-05 | 1993-11-05 | 半導体装置の電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130790A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019342A1 (fr) * | 2000-08-30 | 2002-03-07 | Hitachi, Ltd. | Memoire permanente |
| JP2014022505A (ja) * | 2012-07-17 | 2014-02-03 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| WO2023243138A1 (ja) * | 2022-06-14 | 2023-12-21 | 三菱重工業株式会社 | パワーモジュール用基板 |
-
1993
- 1993-11-05 JP JP5276739A patent/JPH07130790A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019342A1 (fr) * | 2000-08-30 | 2002-03-07 | Hitachi, Ltd. | Memoire permanente |
| JP2014022505A (ja) * | 2012-07-17 | 2014-02-03 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US9343395B2 (en) | 2012-07-17 | 2016-05-17 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of same |
| US9704805B2 (en) | 2012-07-17 | 2017-07-11 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of same |
| WO2023243138A1 (ja) * | 2022-06-14 | 2023-12-21 | 三菱重工業株式会社 | パワーモジュール用基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |