JP4270788B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の表面電極構造において、その電極部における半田の侵食を防止する構造およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子、回路素子では、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。そして、それらの素子を用いた半導体装置、回路装置においても、同様に、小型化、薄型化、軽量化が求められている。そのため、半導体装置の表面電極自体の薄型化も課題の１つである。例えば、従来の技術として、特開平１０−３２２０８号公報を参照として、１実施例について以下に説明する。
【０００３】
図７に示す如く、従来における半導体装置の表面電極の構造は、半導体基板１上の絶縁膜２上に例えばアルミニウムよりなるパッド電極３が設けられている。このパッド電極３上に開口部５が配置されるように、絶縁膜２およびパッド電極３上には絶縁保護膜４が形成されている。そして、絶縁保護膜４の開口部５を介して露出するパッド電極３上にはＴｉ膜６、Ｎｉ膜７が連続して堆積されており、両者の厚みは、例えば、それぞれ１００ｎｍ、３００ｎｍ程度である。そして、Ｎｉ膜７上には半田の濡れ性が考慮されてＰｄ膜８が形成され、このＰｄ膜８上には半田バンプ９が形成されている。ここで、半田バンプが形成されていないＴｉ膜６表面は酸化され酸化膜１０が形成されている。
【０００４】
次に、図８を用いて、上述した半導体装置の製造方法について説明する。
【０００５】
先ず、図８（Ａ）に示す如く、例えば半導体基板１上の絶縁膜２上に例えばアルミニウムよりなるパッド電極３を形成する。その後、全面に絶縁保護膜４を堆積し、パッド電極３上の絶縁保護膜４を選択的にエッチングし、パッド電極３上に開口部５を形成する。続いて、全面にスパッタ法により、例えば、１００ｎｍの膜厚のＴｉ膜６と、例えば、３００ｎｍの膜厚のＮｉ膜７と、例えば、５０ｎｍの膜厚のＰｄ膜８とを連続して堆積する。
【０００６】
次に、図８（Ｂ）に示す如く、Ｐｄ膜８上にレジスト１１を塗布し、フォトリングラフィ技術を用いて、パッド電極３上以外のレジスト１１を除去する。
【０００７】
次に、図８（Ｃ）に示す如く、レジスト１１をマスクとして、Ｐｄ層８及びＮｉ層７を逆王水系のエッチング液を用いてエッチングする。Ｔｉ膜６の表面は、このエッチング液により酸化され、酸化膜１０が形成される。
【０００８】
その後、レジスト１１を除去し、Ｔｉ膜６を陰極として電界鍍金を行う。Ｔｉ膜６の表面は酸化膜１０により被覆されているので、電界鍍金の際に半田は成膜されない。Ｐｄ層８上すなわちパッド電極３上にのみ選択的に半田が成膜される。この工程により、図７に示した半導体装置の電極構造が完成する。
【０００９】
【発明が解決しようとする課題】
上述したように、従来の半導体装置の表面電極構造では、上記したように、例えば、パッド電極３上にはスパッタ法によりＴｉ膜６、Ｎｉ膜７が連続して堆積されており、両者の厚みは、例えば、それぞれ１００ｎｍ、３００ｎｍ程度であった。そして、Ｎｉ膜７上には半田の濡れ性が考慮されてＰｄ膜８が形成され、このＰｄ膜８上には半田バンプ９が形成されていた。
【００１０】
しかし、高融点金属であるＴｉ膜６、Ｎｉ膜７をスッパタ法により堆積するのでは、製造コストが高価であるという課題があった。そこで、Ｔｉ膜６、Ｎｉ膜７を電子衝撃加熱蒸着法によりスパッタ法と同じ膜厚を堆積すると、例えば、半導体素子としてＭＯＳＦＥＴを用いる場合、特性変動を起こすという課題があった。更に、電子衝撃加熱蒸着法によりＭＯＳＦＥＴの特性変動を起こさない膜厚にＮｉ膜７を堆積すると、導電部材を実装する際、Ｎｉ膜７が半田により侵食されてしまい、半田の接合強度が得られないという課題があった。
【００１１】
【課題を解決するための手段】
上記した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体基板上に堆積されたＡｌ層から成るパッド電極部と、前記パッド電極部上に堆積した該パッド電極との接続性を目的とした第１の導電性金属層と、前記第１の導電性金属層上に堆積した半田との接合性および侵食防止を目的とした第２の導電性金属層および第３の導電性金属層と、前記第３の導電性金属層上に堆積した半田との濡れ性を目的とした第４の導電性金属層とを具備することを特徴とする。
【００１２】
本発明の半導体装置は、好適には、前記第２および第３の導電性金属層はＮｉ層とＣｕ層の組み合わせであることを特徴とする。
【００１３】
更に、本発明の半導体装置は、好適には、前記Ｃｕ層は前記Ｎｉ層よりも厚く堆積されることを特徴とする。
【００１４】
上記した課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上にＡｌ層を堆積させ該Ａｌ膜上の所望の領域にＳｉＮ層を堆積させ、前記ＳｉＮ層の一部を除去し開口部を形成し、前記開口部を介して前記Ａｌ膜を露出させパッド電極を形成する工程と、前記パッド電極上に電子衝撃加熱蒸着法により該パッド電極との接続性を目的とした第１の導電性金属層を堆積する工程と、前記第１の導電性金属層上に電子衝撃加熱蒸着法により半田との接合性および侵食防止を目的とした第２の導電性金属層を堆積する工程と、前記第２の導電性金属層上に抵抗加熱蒸着法により半田との接合性および侵食防止を目的とした第３の導電性金属層を堆積する工程と、前記第３の導電性金属層上に半田との濡れ性を目的とした第４の導電性金属層を堆積する工程とを具備することを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、好適には、前記ＳｉＮ層上にレジスト層を形成した後、前記レジスト層をマスクとして用い前記第１から第４の導電性金属層を堆積させることを特徴とする。
【００１６】
【発明の実施の形態】
先ず、図１〜図５を参照して、本発明である半導体装置について、以下に、説明する。
【００１７】
本発明の半導体装置は、半導体基板上に堆積されたＡｌ層から成るパッド電極部と、前記パッド電極部上に堆積した該パッド電極との接続性を目的とした第１の導電性金属層と、前記第１の導電性金属層上に堆積した半田との接合性および侵食防止を目的とした第２の導電性金属層および第３の導電性金属層と、前記第３の導電性金属層上に堆積した半田との濡れ性を目的とした第４の導電性金属層とを具備することを特徴とする。
【００１８】
そして、図１は本発明である半導体装置の斜視図を示している。本実施の形態では、例えば、半導体素子２１としてＭＯＳＦＥＴが用いられた場合について説明する。具体的には、図示の如く、例えば、Ｃｕフレームのアイランド２７上に導電ペースト（図示せず）等を介して半導体素子２１が固着されている。この半導体素子２１表面には周端部を覆うＳｉＮ層２３より内側に、例えば、ゲート電極２２およびソース電極２４が形成されている。そして、このソース電極２４側は、例えば、銅板から成る導電部材によりソース電極２４とＣｕフレームのポスト２８とを電気的に接続している。一方、ゲート電極２２側は、例えば、金属細線２６によりゲート電極２２とＣｕフレームのポスト２９とを電気的に接続している。そして、詳細は後述するが、本発明の半導体装置の特徴は半導体素子２１の表面電極であるソース電極２４を多層金属層構造で形成することにある。
【００１９】
ここで、ゲート電極２２側は多層金属構造を採用せず、ゲート電極２２とポスト２９とを金属細線２６で電気的に接続しているが、ゲート電極２２側と同様に多層金属構造で形成してもよい。尚、図示はしていないが、半導体素子２１裏面にはドレイン電極が形成されており、アイランド２７と導電ペースト等を介して接続されている。また、図１ではＣｕフレームの一部分のみ図示しているが、アイランド２７およびポスト２８、２９とが一組となる搭載部が複数パターン同一のＣｕフレーム上に形成されている。
【００２０】
次に、図２に示す如く、本発明の特徴である半導体素子の表面電極構造、例えば、本実施の形態ではソース電極２４について説明する。
【００２１】
先ず、図２（Ａ）では、図１に示した半導体装置のソース電極２４を拡大した断面図を示している。本実施の形態では、半導体素子２１表面にはソース電極２４が形成されているが、以下に説明する構造により成る。半導体素子２１表面にはパッド電極を構成する、例えば、Ａｌ層３０が堆積されている。このＡｌ層３０上には複数の金属層が形成されソース電極２４が形成されるが、このソース電極２４形成領域外周部にはＳｉＮ層２３が形成されている。つまり、ＳｉＮ層２３はＡｌ層の酸化防止、耐湿性向上の為に堆積されるが、このＳｉＮ層２３により形成された第１の開口部３８内にソース電極２４が形成されている。そして、先ず、第１層目の金属層として、第１の開口部３８内のＡｌ層３０上にはＡｌ層３０との接着性等が考慮され、例えば、Ｔｉ層３１が５０〜１５０Å程度堆積されている。次に、第２層目の金属層として、このＴｉ層３１上には半田の侵食防止、半田との接合性等が考慮され、例えば、Ｎｉ層３２が１５０〜２５０Å程度堆積されている。次に、第３層目の金属層として、このＮｉ層３２上には、第２の金属層と同様に、半田の侵食防止、半田との接合性等が考慮され、例えば、Ｃｕ層３３が１０００〜２０００Å程度堆積されている。最後に、第４層目の金属層として、Ｃｕ層３３上には、半田の濡れ性、Ｃｕ層の酸化防止等が考慮され、例えば、Ａｕ層３４が５００〜１５００Å程度堆積されている。また、第４の金属層としてはＰｄ層やＰｔ層でもよい。
【００２２】
次に、図２（Ｂ）では、図２（Ａ）の場合と同様に、図１に示した半導体装置のソース電極２４を拡大した断面図を示している。そして、図２（Ａ）の構造との相違点としては、第２層目の金属層として、例えば、Ｃｕ層３３が１０００〜２０００Å程度堆積され、第３層目の金属層として、例えば、Ｎｉ層３２が１５０〜２５０Å程度堆積されている点である。その他の構造においては、図２（Ａ）の場合と同様であるので図２（Ａ）の説明を参照とし、ここでは説明を割愛する。
【００２３】
ここで、本発明の半導体装置における表面電極構造と従来の半導体装置における表面電極構造との相違点について説明する。図７に示す如く、従来における半導体装置では、例えば、スパッタ法によりパッド電極３上にＴｉ膜６、Ｎｉ膜７、Ｐｄ膜８の３層の金属膜が連続して堆積されていた。そして、それぞれの膜厚は、例えば、Ｔｉ膜６が１００ｎｍ程度、Ｎｉ膜７が３００ｎｍ程度、Ｐｄ膜８が５０ｎｍ程度である。一方、本発明の半導体装置では、上述の如く、Ａｌ層３０上に、例えば、Ｔｉ層３１、Ｎｉ層３２、Ｃｕ層３３、Ａｕ層３４の４層の金属層が堆積されている構造である。そして、詳細は製造方法で後述するが、この金属層の中で高融点金属であるＴｉ層３１、Ｎｉ層３２は電子衝撃加熱蒸着法で堆積され薄膜で形成されている。つまり、従来と本発明における表面電極の金属層の堆積方法では、スパッタ法と電子衝撃加熱蒸着法との相違点がある。
【００２４】
そして、図３は電子衝撃加熱蒸着法による蒸着時間とＭＯＳＦＥＴのしきい値電圧Ｖｔｈとの特性図である。図からもわかるように、蒸着時間が長くなるにつれてＭＯＳＦＥＴのしきい値電圧Ｖｔｈも大きくなり、特性変動を起こしている。例えば、電子衝撃加熱蒸着法では、蒸着前のＭＯＳＦＥＴのしきい値電圧Ｖｔｈを基準値とすると、４ｔ時間後にはしきい値電圧Ｖｔｈはおよそ１５０％増加してしまうことがわかっている。このことからも、電子衝撃加熱蒸着法によりＴｉ層３１、Ｎｉ層３２を堆積する際は蒸着時間を短くすることが望ましく、Ｔｉ層３１、Ｎｉ層３２は上述のように薄膜で形成されることとなる。一方、一点鎖線で示したように、抵抗加熱蒸着法により金属層を蒸着する場合はＭＯＳＦＥＴのしきい値電圧Ｖｔｈにはほとんど影響を及ぼさないことがわかる。
【００２５】
また、図４は半田の侵食状況を示した特性図である。具体的には、図４（Ａ）は表面にＮｉ層が形成されている場合の半田の侵食状況を示した特性図である。一方、図４（Ｂ）は表面にＣｕ層が形成されている場合の半田の侵食状況を示した特性図である。
【００２６】
先ず、図４（Ａ）に示す如く、表面層がＮｉ層である場合では、半田の侵食速度が遅いことが示されている。具体的には、表面部分に直線で示したＰｂ層が形成され、一点鎖線で示したＮｉ層も表面部分が多少半田により侵食されているが、その部分以降は１００％濃度のＮｉ層が形成されている。また、点線で示したＳｎ層からも分かるように、半田の構成要素であるＳｎとＮｉ層との金属間化合物であるＮｉ／Ｓｎ層も表面部分に形成されているのみである。つまり、Ｎｉ層は半田の侵食防止に優れた金属層であり、ある一定の厚みを有すれば、単層でも半田の侵食を防止することができる。
【００２７】
一方、図４（Ｂ）に示す如く、表面層がＣｕ層である場合では、逆に、半田の侵食速度が速いことが示されている。具体的には、表面部分に直線で示したＰｂ層が形成されているが、Ｎｉ層の場合と比較すると、更に、Ｐｂ層が深部まで侵食していることがわかる。そして、二点鎖線で示したＣｕ層においても、Ｎｉ層の場合と異なり深部においても金属濃度が低下していることがわかる。つまり、点線で示したＳｎ層からも分かるように、半田の構成要素であるＳｎとＣｕ層との金属間化合物であるＣｕ／Ｓｎ層がＣｕ層の深部にまで形成されていることがわかる。つまり、Ｃｕ層は半田の侵食速度が速く、単層ではある一定の厚みをもって対処しなければ半田の侵食を防止することが困難であることがわかる。
【００２８】
そして、図３および図４のデータを総合すると、特に、半導体素子２１としてＭＯＳＦＥＴのように、電子衝撃加熱蒸着法を用いると素子の特性変動を起こし易い素子を用いる場合、以下のことが言える。電子衝撃加熱蒸着法を用いると、その使用時の電子が上記の特性変動に起因していると思われる。そのため、半導体素子２１表面に電子衝撃加熱蒸着法により金属層を形成する場合は、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈの特性変動を防止するために短時間で行うことが望ましい。そして、電子衝撃加熱蒸着法を短時間で行うということは、半田の侵食防止を目的とするＮｉ層３２を薄膜で形成することとなる。つまり、Ｎｉ層が半田の侵食速度が遅いことがわかっているが、本発明のように、Ｎｉ層３２上にＣｕ層３３を厚く形成する。そのことで、半田の侵食を完全に防止し、かつ、素子の特性変動も抑制できる表面電極構造を実現することができる。
【００２９】
具体的には、図５は導電部材２５を実装した後の表面電極構造を示した断面図である。図５（Ａ）は、図２（Ａ）に対応し、第２層目の金属層としてＮｉ層３２を堆積し、第３層目の金属層としてＣｕ層３３を堆積した場合の断面図である。図示の如く、導電部材２５を実装後には×印示したライン３６まで半田によりＣｕ層３３の大部分が侵食されている。しかし、図２（Ａ）でも示したように、Ｃｕ層３３は抵抗加熱蒸着法により厚く堆積しているので、このＣｕ層３３で半田の侵食を食い止めている。また、たとえＣｕ層３３が全て半田により侵食されてもＮｉ層３２で半田の侵食を防止することができる。一方、図５（Ｂ）は、図２（Ｂ）に対応し、第２層目の金属層としてＣｕ層３３を堆積し、第３層目の金属層としてＮｉ層３２を堆積した場合の断面図である。図示の如く、導電部材２５を実装後には×印示したライン３６まで半田によりＮｉ層３２およびＣｕ層３３の大部分が侵食されている。この場合はＭＯＳＦＥＴのしきい値電圧Ｖｔｈの特性変動との関係でＮｉ層３２が薄膜で形成されており、Ｎｉ層３２は全て侵食されている。しかし、図２（Ｂ）でも示したように、Ｃｕ層３３は抵抗加熱蒸着法により厚く堆積しているので、このＣｕ層３３で半田の侵食を食い止めている。
【００３０】
上述したように、本発明の半導体装置では、Ａｌ層３０から成るパッド電極上に４層の金属層３１〜３４が堆積されている。そして、半田の侵食防止等を目的とする層として、Ｎｉ層３２およびＣｕ層３３の２層構造にしていることに特徴がある。つまり、本発明の半導体装置では、Ｎｉ層３２およびＣｕ層３３にて半田の侵食を完全に防止することができる。そのことで、Ｎｉ層３２およびＣｕ層３３では半田の侵食を食い止めることができ、更に、実装後に表面電極が剥離することのない構造を実現することができる。
【００３１】
更に、本発明の半導体装置では、半導体素子２１としてＭＯＳＦＥＴを用いる場合、第２金属層であるＮｉ層３２は電子衝撃加熱蒸着法により堆積されるため、例えば、１５０〜２５０Å程度で堆積されている。つまり、半田の侵食防止等を目的とする層をＮｉ層３２およびＣｕ層３３の２層とする。そのことで、ＭＯＳＦＥＴ２１の特性、特に、しきい値電圧Ｖｔｈの特性変動を起こすことなく、たとえＮｉ層が薄膜でも半田の侵食を防止する構造を実現することができる。
【００３２】
更に、本発明の半導体装置では、ソース電極２４とポスト２８との接続手段として導電部材２５を用いている。そのため、多数の金属細線で接続する場合と比較して、電流密度が高い半導体素子の場合にもこの電極構造を有することで対応することができる。
【００３３】
尚、本実施における構造については半導体素子としてＭＯＳＦＥＴを用いる場合について説明したが、特に、限定する必要はなく、その他の表面電極を形成する半導体素子についても同様な効果を得ることができる。また、表面電極構造だけでなく、裏面電極構造にも応用することができる。
【００３４】
次に、図６を参照にして、本発明の半導体装置の製造方法について説明する。そして、半導体装置の説明と同様に、ソース電極２４構造の製造方法について以下に説明する。なお、上述した半導体装置の説明で用いた図および符番のうち共通のものは、本製法の説明にも用いることとする。
【００３５】
先ず、図６（Ａ）に示す如く、半導体素子２１の表面上にパッド電極を構成する、例えば、Ａｌ層３０を堆積する。次に、このＡｌ層３０上には、Ａｌ層３０の耐酸化性、耐湿性等が考慮され、ＳｉＮ層２３が、例えば、８００℃、２時間程度のＣＶＤ法により厚さ６０００Å〜８０００Å程度デポジションされる。その後、ソース電極２４用の多層金属層４１を形成するために、ソース電極２４形成領域以外のＳｉＮ層２３上にレジスト３９を堆積させる。そして、公知のフォトリソグラフィ技術によりレジスト３９をマスクとして、ソース電極２４形成領域上のＳｉＮ層２３を除去する。この時、ＳｉＮ層２３はレジスト３９よりも余分に除去され、レジスト３９の端部はＳｉＮ層２３に対してひさしを設けたように形成される。そして、ＳｉＮ層２３より成る第１の開口部３８より内側には、レジスト３９により第２の開口部４２が形成される。その結果、図６（Ａ）に示した構造が得られる。
【００３６】
次に、図６（Ｂ）に示す如く、リフトオフ法によりレジスト３９より成る第２の開口部４２を介して、ソース電極２４形成領域に多層金属層４１を形成する。先ず、図２（Ａ）に示す如く、Ａｌ層３０上には第１層目の金属層として、Ａｌ層３０との接着性等を考慮し、例えば、Ｔｉ層３１を５０〜１５０Å程度、電子衝撃加熱蒸着法により堆積する。次に、第２層目の金属層として、このＴｉ層３１上には半田の侵食防止、半田との接合性等を考慮し、例えば、Ｎｉ層３２を１５０〜２５０Å程度、電子衝撃加熱蒸着法により堆積する。次に、第３層目の金属層として、このＮｉ層３２上には、第２の金属層と同様に、半田の侵食防止、半田との接合性等を考慮し、例えば、Ｃｕ層３３を１０００〜２０００Å程度、抵抗加熱蒸着法により堆積する。最後に、第４層目の金属層として、Ｃｕ層３３上には、半田の濡れ性、Ｃｕ層の酸化防止等を考慮し、例えば、Ａｕ層３４を５００〜１５００Å程度、抵抗加熱蒸着法により堆積する。また、第４の金属層としてはＰｄ層やＰｔ層でもよい。
【００３７】
また、図２（Ｂ）に示す如く、第２層目の金属層として、例えば、Ｃｕ層３３を１０００〜２０００Å程度、抵抗加熱蒸着法により堆積する。その後、第３層目の金属層として、例えば、Ｎｉ層３２を１５０〜２５０Å程度、電子衝撃加熱蒸着法により堆積してもよい。このような構造を形成することによる効果は、半導体装置の説明で上述した通りである。尚、ＳｉＮ層２３を、例えば、７０００Å程度で形成するので、多層金属層４１の膜厚を５０００Å程度で形成することが望ましい。その結果、図６（Ｂ）に示した構造が得られる。
【００３８】
次に、図６（Ｃ）に示す如く、レジスト３９上に堆積した多層金属層４１およびレジスト３９を除去する。その結果、図６（Ｃ）に示した構造が得られる。その後、半導体素子２１がＣｕフレームのアイランド２７上に実装される。そして、ソース電極２４上に半田が供給され導電部材２５と固着され、図１に示した構造となる。
【００３９】
上述したように、本発明の半導体装置の製造方法では、従来におけるスパッタ法でなく電子衝撃加熱蒸着法によりＴｉ層およびＮｉ層を堆積することで、製造コストを安価することができる。また、Ｃｕ層は抵抗加熱蒸着法により堆積するので、層厚を所望の厚さに堆積することができるので半田の侵食を防止する。その結果、半田との接合強度も確保でき製品品質も優れた半導体装置を提供することができる。
【００４０】
更に、本発明の半導体装置の製造方法では、ソース電極２４上において、ワイヤレス構造を実現することができるので、電流密度が高い半導体素子にも適用することが可能となる。更に、ソース電極２４と導電部材２５とを半田にて接続するので、ワイヤーボンディングの場合と比べて衝撃なく実装することができる。
【００４１】
尚、本実施の形態では、ソース電極側についてのみ多層金属層を形成する場合について説明したが、特に、限定する必要はなく、ゲート電極側においても同様な構造を形成することができる。また、上述の製造方法では、リフトオフ法による製造方法にて説明したが、イオンミリング法においても同様な効果を得ることができる。そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４２】
【発明の効果】
上記したように、本発明の半導体装置では、Ａｌ層から成るパッド電極上に、例えば、Ｔｉ層、Ｎｉ層、Ｃｕ層、Ａｕ層から成る４層の金属層が堆積されていることである。特に、半田の侵食防止等を目的とする層として、Ｎｉ層およびＣｕ層の２層構造にしていることに特徴がある。つまり、Ｎｉ層およびＣｕ層にて半田の侵食を完全に防止することができ、実装後に表面電極が剥離することのない構造を実現することができる。
【００４３】
更に、本発明の半導体装置では、半導体素子としてＭＯＳＦＥＴを用いる場合、Ｔｉ層およびＮｉ層を堆積する電子衝撃加熱蒸着法はＭＯＳＦＥＴのしきい値電圧Ｖｔｈに特性変動を起こす。そのため、Ｎｉ層は薄膜に形成されるため半田により侵食される恐れがある。しかし、本発明では、Ｎｉ層およびＣｕ層の２層で半田の侵食防止構造を実現することで、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈの特性変動を起こすことのない構造を実現することができる。
【００４４】
また、本発明の半導体装置の製造方法によれば、従来におけるスパッタ法でなく電子衝撃加熱蒸着法によりＴｉ層およびＮｉ層を堆積することで、製造コストを安価することができる。また、Ｃｕ層は抵抗加熱蒸着法により堆積するので、層厚を所望の厚さに堆積することができる。そのことで、半田の侵食を防止し、半田との接合強度も確保でき製品品質も優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための斜視図である。
【図２】本発明の半導体装置の表面電極構造を説明するための断面図である。
【図３】本発明の半導体装置に用いられる半導体素子の特性を示す特性図である。
【図４】本発明の半導体装置に用いられる金属層と半田との侵食状況を示す特性図である。
【図５】本発明の半導体装置を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】従来の半導体装置を説明するための断面図である。
【図８】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
２１ 半導体素子
２２ ゲート電極
２３ シリコン酸化膜
２４ ソース電極
２５ 導電部材
２６ 金属細線
２７ アイランド
２８、２９ ポスト
【発明の属する技術分野】
本発明は半導体装置の表面電極構造において、その電極部における半田の侵食を防止する構造およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子、回路素子では、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。そして、それらの素子を用いた半導体装置、回路装置においても、同様に、小型化、薄型化、軽量化が求められている。そのため、半導体装置の表面電極自体の薄型化も課題の１つである。例えば、従来の技術として、特開平１０−３２２０８号公報を参照として、１実施例について以下に説明する。
【０００３】
図７に示す如く、従来における半導体装置の表面電極の構造は、半導体基板１上の絶縁膜２上に例えばアルミニウムよりなるパッド電極３が設けられている。このパッド電極３上に開口部５が配置されるように、絶縁膜２およびパッド電極３上には絶縁保護膜４が形成されている。そして、絶縁保護膜４の開口部５を介して露出するパッド電極３上にはＴｉ膜６、Ｎｉ膜７が連続して堆積されており、両者の厚みは、例えば、それぞれ１００ｎｍ、３００ｎｍ程度である。そして、Ｎｉ膜７上には半田の濡れ性が考慮されてＰｄ膜８が形成され、このＰｄ膜８上には半田バンプ９が形成されている。ここで、半田バンプが形成されていないＴｉ膜６表面は酸化され酸化膜１０が形成されている。
【０００４】
次に、図８を用いて、上述した半導体装置の製造方法について説明する。
【０００５】
先ず、図８（Ａ）に示す如く、例えば半導体基板１上の絶縁膜２上に例えばアルミニウムよりなるパッド電極３を形成する。その後、全面に絶縁保護膜４を堆積し、パッド電極３上の絶縁保護膜４を選択的にエッチングし、パッド電極３上に開口部５を形成する。続いて、全面にスパッタ法により、例えば、１００ｎｍの膜厚のＴｉ膜６と、例えば、３００ｎｍの膜厚のＮｉ膜７と、例えば、５０ｎｍの膜厚のＰｄ膜８とを連続して堆積する。
【０００６】
次に、図８（Ｂ）に示す如く、Ｐｄ膜８上にレジスト１１を塗布し、フォトリングラフィ技術を用いて、パッド電極３上以外のレジスト１１を除去する。
【０００７】
次に、図８（Ｃ）に示す如く、レジスト１１をマスクとして、Ｐｄ層８及びＮｉ層７を逆王水系のエッチング液を用いてエッチングする。Ｔｉ膜６の表面は、このエッチング液により酸化され、酸化膜１０が形成される。
【０００８】
その後、レジスト１１を除去し、Ｔｉ膜６を陰極として電界鍍金を行う。Ｔｉ膜６の表面は酸化膜１０により被覆されているので、電界鍍金の際に半田は成膜されない。Ｐｄ層８上すなわちパッド電極３上にのみ選択的に半田が成膜される。この工程により、図７に示した半導体装置の電極構造が完成する。
【０００９】
【発明が解決しようとする課題】
上述したように、従来の半導体装置の表面電極構造では、上記したように、例えば、パッド電極３上にはスパッタ法によりＴｉ膜６、Ｎｉ膜７が連続して堆積されており、両者の厚みは、例えば、それぞれ１００ｎｍ、３００ｎｍ程度であった。そして、Ｎｉ膜７上には半田の濡れ性が考慮されてＰｄ膜８が形成され、このＰｄ膜８上には半田バンプ９が形成されていた。
【００１０】
しかし、高融点金属であるＴｉ膜６、Ｎｉ膜７をスッパタ法により堆積するのでは、製造コストが高価であるという課題があった。そこで、Ｔｉ膜６、Ｎｉ膜７を電子衝撃加熱蒸着法によりスパッタ法と同じ膜厚を堆積すると、例えば、半導体素子としてＭＯＳＦＥＴを用いる場合、特性変動を起こすという課題があった。更に、電子衝撃加熱蒸着法によりＭＯＳＦＥＴの特性変動を起こさない膜厚にＮｉ膜７を堆積すると、導電部材を実装する際、Ｎｉ膜７が半田により侵食されてしまい、半田の接合強度が得られないという課題があった。
【００１１】
【課題を解決するための手段】
上記した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体基板上に堆積されたＡｌ層から成るパッド電極部と、前記パッド電極部上に堆積した該パッド電極との接続性を目的とした第１の導電性金属層と、前記第１の導電性金属層上に堆積した半田との接合性および侵食防止を目的とした第２の導電性金属層および第３の導電性金属層と、前記第３の導電性金属層上に堆積した半田との濡れ性を目的とした第４の導電性金属層とを具備することを特徴とする。
【００１２】
本発明の半導体装置は、好適には、前記第２および第３の導電性金属層はＮｉ層とＣｕ層の組み合わせであることを特徴とする。
【００１３】
更に、本発明の半導体装置は、好適には、前記Ｃｕ層は前記Ｎｉ層よりも厚く堆積されることを特徴とする。
【００１４】
上記した課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上にＡｌ層を堆積させ該Ａｌ膜上の所望の領域にＳｉＮ層を堆積させ、前記ＳｉＮ層の一部を除去し開口部を形成し、前記開口部を介して前記Ａｌ膜を露出させパッド電極を形成する工程と、前記パッド電極上に電子衝撃加熱蒸着法により該パッド電極との接続性を目的とした第１の導電性金属層を堆積する工程と、前記第１の導電性金属層上に電子衝撃加熱蒸着法により半田との接合性および侵食防止を目的とした第２の導電性金属層を堆積する工程と、前記第２の導電性金属層上に抵抗加熱蒸着法により半田との接合性および侵食防止を目的とした第３の導電性金属層を堆積する工程と、前記第３の導電性金属層上に半田との濡れ性を目的とした第４の導電性金属層を堆積する工程とを具備することを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、好適には、前記ＳｉＮ層上にレジスト層を形成した後、前記レジスト層をマスクとして用い前記第１から第４の導電性金属層を堆積させることを特徴とする。
【００１６】
【発明の実施の形態】
先ず、図１〜図５を参照して、本発明である半導体装置について、以下に、説明する。
【００１７】
本発明の半導体装置は、半導体基板上に堆積されたＡｌ層から成るパッド電極部と、前記パッド電極部上に堆積した該パッド電極との接続性を目的とした第１の導電性金属層と、前記第１の導電性金属層上に堆積した半田との接合性および侵食防止を目的とした第２の導電性金属層および第３の導電性金属層と、前記第３の導電性金属層上に堆積した半田との濡れ性を目的とした第４の導電性金属層とを具備することを特徴とする。
【００１８】
そして、図１は本発明である半導体装置の斜視図を示している。本実施の形態では、例えば、半導体素子２１としてＭＯＳＦＥＴが用いられた場合について説明する。具体的には、図示の如く、例えば、Ｃｕフレームのアイランド２７上に導電ペースト（図示せず）等を介して半導体素子２１が固着されている。この半導体素子２１表面には周端部を覆うＳｉＮ層２３より内側に、例えば、ゲート電極２２およびソース電極２４が形成されている。そして、このソース電極２４側は、例えば、銅板から成る導電部材によりソース電極２４とＣｕフレームのポスト２８とを電気的に接続している。一方、ゲート電極２２側は、例えば、金属細線２６によりゲート電極２２とＣｕフレームのポスト２９とを電気的に接続している。そして、詳細は後述するが、本発明の半導体装置の特徴は半導体素子２１の表面電極であるソース電極２４を多層金属層構造で形成することにある。
【００１９】
ここで、ゲート電極２２側は多層金属構造を採用せず、ゲート電極２２とポスト２９とを金属細線２６で電気的に接続しているが、ゲート電極２２側と同様に多層金属構造で形成してもよい。尚、図示はしていないが、半導体素子２１裏面にはドレイン電極が形成されており、アイランド２７と導電ペースト等を介して接続されている。また、図１ではＣｕフレームの一部分のみ図示しているが、アイランド２７およびポスト２８、２９とが一組となる搭載部が複数パターン同一のＣｕフレーム上に形成されている。
【００２０】
次に、図２に示す如く、本発明の特徴である半導体素子の表面電極構造、例えば、本実施の形態ではソース電極２４について説明する。
【００２１】
先ず、図２（Ａ）では、図１に示した半導体装置のソース電極２４を拡大した断面図を示している。本実施の形態では、半導体素子２１表面にはソース電極２４が形成されているが、以下に説明する構造により成る。半導体素子２１表面にはパッド電極を構成する、例えば、Ａｌ層３０が堆積されている。このＡｌ層３０上には複数の金属層が形成されソース電極２４が形成されるが、このソース電極２４形成領域外周部にはＳｉＮ層２３が形成されている。つまり、ＳｉＮ層２３はＡｌ層の酸化防止、耐湿性向上の為に堆積されるが、このＳｉＮ層２３により形成された第１の開口部３８内にソース電極２４が形成されている。そして、先ず、第１層目の金属層として、第１の開口部３８内のＡｌ層３０上にはＡｌ層３０との接着性等が考慮され、例えば、Ｔｉ層３１が５０〜１５０Å程度堆積されている。次に、第２層目の金属層として、このＴｉ層３１上には半田の侵食防止、半田との接合性等が考慮され、例えば、Ｎｉ層３２が１５０〜２５０Å程度堆積されている。次に、第３層目の金属層として、このＮｉ層３２上には、第２の金属層と同様に、半田の侵食防止、半田との接合性等が考慮され、例えば、Ｃｕ層３３が１０００〜２０００Å程度堆積されている。最後に、第４層目の金属層として、Ｃｕ層３３上には、半田の濡れ性、Ｃｕ層の酸化防止等が考慮され、例えば、Ａｕ層３４が５００〜１５００Å程度堆積されている。また、第４の金属層としてはＰｄ層やＰｔ層でもよい。
【００２２】
次に、図２（Ｂ）では、図２（Ａ）の場合と同様に、図１に示した半導体装置のソース電極２４を拡大した断面図を示している。そして、図２（Ａ）の構造との相違点としては、第２層目の金属層として、例えば、Ｃｕ層３３が１０００〜２０００Å程度堆積され、第３層目の金属層として、例えば、Ｎｉ層３２が１５０〜２５０Å程度堆積されている点である。その他の構造においては、図２（Ａ）の場合と同様であるので図２（Ａ）の説明を参照とし、ここでは説明を割愛する。
【００２３】
ここで、本発明の半導体装置における表面電極構造と従来の半導体装置における表面電極構造との相違点について説明する。図７に示す如く、従来における半導体装置では、例えば、スパッタ法によりパッド電極３上にＴｉ膜６、Ｎｉ膜７、Ｐｄ膜８の３層の金属膜が連続して堆積されていた。そして、それぞれの膜厚は、例えば、Ｔｉ膜６が１００ｎｍ程度、Ｎｉ膜７が３００ｎｍ程度、Ｐｄ膜８が５０ｎｍ程度である。一方、本発明の半導体装置では、上述の如く、Ａｌ層３０上に、例えば、Ｔｉ層３１、Ｎｉ層３２、Ｃｕ層３３、Ａｕ層３４の４層の金属層が堆積されている構造である。そして、詳細は製造方法で後述するが、この金属層の中で高融点金属であるＴｉ層３１、Ｎｉ層３２は電子衝撃加熱蒸着法で堆積され薄膜で形成されている。つまり、従来と本発明における表面電極の金属層の堆積方法では、スパッタ法と電子衝撃加熱蒸着法との相違点がある。
【００２４】
そして、図３は電子衝撃加熱蒸着法による蒸着時間とＭＯＳＦＥＴのしきい値電圧Ｖｔｈとの特性図である。図からもわかるように、蒸着時間が長くなるにつれてＭＯＳＦＥＴのしきい値電圧Ｖｔｈも大きくなり、特性変動を起こしている。例えば、電子衝撃加熱蒸着法では、蒸着前のＭＯＳＦＥＴのしきい値電圧Ｖｔｈを基準値とすると、４ｔ時間後にはしきい値電圧Ｖｔｈはおよそ１５０％増加してしまうことがわかっている。このことからも、電子衝撃加熱蒸着法によりＴｉ層３１、Ｎｉ層３２を堆積する際は蒸着時間を短くすることが望ましく、Ｔｉ層３１、Ｎｉ層３２は上述のように薄膜で形成されることとなる。一方、一点鎖線で示したように、抵抗加熱蒸着法により金属層を蒸着する場合はＭＯＳＦＥＴのしきい値電圧Ｖｔｈにはほとんど影響を及ぼさないことがわかる。
【００２５】
また、図４は半田の侵食状況を示した特性図である。具体的には、図４（Ａ）は表面にＮｉ層が形成されている場合の半田の侵食状況を示した特性図である。一方、図４（Ｂ）は表面にＣｕ層が形成されている場合の半田の侵食状況を示した特性図である。
【００２６】
先ず、図４（Ａ）に示す如く、表面層がＮｉ層である場合では、半田の侵食速度が遅いことが示されている。具体的には、表面部分に直線で示したＰｂ層が形成され、一点鎖線で示したＮｉ層も表面部分が多少半田により侵食されているが、その部分以降は１００％濃度のＮｉ層が形成されている。また、点線で示したＳｎ層からも分かるように、半田の構成要素であるＳｎとＮｉ層との金属間化合物であるＮｉ／Ｓｎ層も表面部分に形成されているのみである。つまり、Ｎｉ層は半田の侵食防止に優れた金属層であり、ある一定の厚みを有すれば、単層でも半田の侵食を防止することができる。
【００２７】
一方、図４（Ｂ）に示す如く、表面層がＣｕ層である場合では、逆に、半田の侵食速度が速いことが示されている。具体的には、表面部分に直線で示したＰｂ層が形成されているが、Ｎｉ層の場合と比較すると、更に、Ｐｂ層が深部まで侵食していることがわかる。そして、二点鎖線で示したＣｕ層においても、Ｎｉ層の場合と異なり深部においても金属濃度が低下していることがわかる。つまり、点線で示したＳｎ層からも分かるように、半田の構成要素であるＳｎとＣｕ層との金属間化合物であるＣｕ／Ｓｎ層がＣｕ層の深部にまで形成されていることがわかる。つまり、Ｃｕ層は半田の侵食速度が速く、単層ではある一定の厚みをもって対処しなければ半田の侵食を防止することが困難であることがわかる。
【００２８】
そして、図３および図４のデータを総合すると、特に、半導体素子２１としてＭＯＳＦＥＴのように、電子衝撃加熱蒸着法を用いると素子の特性変動を起こし易い素子を用いる場合、以下のことが言える。電子衝撃加熱蒸着法を用いると、その使用時の電子が上記の特性変動に起因していると思われる。そのため、半導体素子２１表面に電子衝撃加熱蒸着法により金属層を形成する場合は、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈの特性変動を防止するために短時間で行うことが望ましい。そして、電子衝撃加熱蒸着法を短時間で行うということは、半田の侵食防止を目的とするＮｉ層３２を薄膜で形成することとなる。つまり、Ｎｉ層が半田の侵食速度が遅いことがわかっているが、本発明のように、Ｎｉ層３２上にＣｕ層３３を厚く形成する。そのことで、半田の侵食を完全に防止し、かつ、素子の特性変動も抑制できる表面電極構造を実現することができる。
【００２９】
具体的には、図５は導電部材２５を実装した後の表面電極構造を示した断面図である。図５（Ａ）は、図２（Ａ）に対応し、第２層目の金属層としてＮｉ層３２を堆積し、第３層目の金属層としてＣｕ層３３を堆積した場合の断面図である。図示の如く、導電部材２５を実装後には×印示したライン３６まで半田によりＣｕ層３３の大部分が侵食されている。しかし、図２（Ａ）でも示したように、Ｃｕ層３３は抵抗加熱蒸着法により厚く堆積しているので、このＣｕ層３３で半田の侵食を食い止めている。また、たとえＣｕ層３３が全て半田により侵食されてもＮｉ層３２で半田の侵食を防止することができる。一方、図５（Ｂ）は、図２（Ｂ）に対応し、第２層目の金属層としてＣｕ層３３を堆積し、第３層目の金属層としてＮｉ層３２を堆積した場合の断面図である。図示の如く、導電部材２５を実装後には×印示したライン３６まで半田によりＮｉ層３２およびＣｕ層３３の大部分が侵食されている。この場合はＭＯＳＦＥＴのしきい値電圧Ｖｔｈの特性変動との関係でＮｉ層３２が薄膜で形成されており、Ｎｉ層３２は全て侵食されている。しかし、図２（Ｂ）でも示したように、Ｃｕ層３３は抵抗加熱蒸着法により厚く堆積しているので、このＣｕ層３３で半田の侵食を食い止めている。
【００３０】
上述したように、本発明の半導体装置では、Ａｌ層３０から成るパッド電極上に４層の金属層３１〜３４が堆積されている。そして、半田の侵食防止等を目的とする層として、Ｎｉ層３２およびＣｕ層３３の２層構造にしていることに特徴がある。つまり、本発明の半導体装置では、Ｎｉ層３２およびＣｕ層３３にて半田の侵食を完全に防止することができる。そのことで、Ｎｉ層３２およびＣｕ層３３では半田の侵食を食い止めることができ、更に、実装後に表面電極が剥離することのない構造を実現することができる。
【００３１】
更に、本発明の半導体装置では、半導体素子２１としてＭＯＳＦＥＴを用いる場合、第２金属層であるＮｉ層３２は電子衝撃加熱蒸着法により堆積されるため、例えば、１５０〜２５０Å程度で堆積されている。つまり、半田の侵食防止等を目的とする層をＮｉ層３２およびＣｕ層３３の２層とする。そのことで、ＭＯＳＦＥＴ２１の特性、特に、しきい値電圧Ｖｔｈの特性変動を起こすことなく、たとえＮｉ層が薄膜でも半田の侵食を防止する構造を実現することができる。
【００３２】
更に、本発明の半導体装置では、ソース電極２４とポスト２８との接続手段として導電部材２５を用いている。そのため、多数の金属細線で接続する場合と比較して、電流密度が高い半導体素子の場合にもこの電極構造を有することで対応することができる。
【００３３】
尚、本実施における構造については半導体素子としてＭＯＳＦＥＴを用いる場合について説明したが、特に、限定する必要はなく、その他の表面電極を形成する半導体素子についても同様な効果を得ることができる。また、表面電極構造だけでなく、裏面電極構造にも応用することができる。
【００３４】
次に、図６を参照にして、本発明の半導体装置の製造方法について説明する。そして、半導体装置の説明と同様に、ソース電極２４構造の製造方法について以下に説明する。なお、上述した半導体装置の説明で用いた図および符番のうち共通のものは、本製法の説明にも用いることとする。
【００３５】
先ず、図６（Ａ）に示す如く、半導体素子２１の表面上にパッド電極を構成する、例えば、Ａｌ層３０を堆積する。次に、このＡｌ層３０上には、Ａｌ層３０の耐酸化性、耐湿性等が考慮され、ＳｉＮ層２３が、例えば、８００℃、２時間程度のＣＶＤ法により厚さ６０００Å〜８０００Å程度デポジションされる。その後、ソース電極２４用の多層金属層４１を形成するために、ソース電極２４形成領域以外のＳｉＮ層２３上にレジスト３９を堆積させる。そして、公知のフォトリソグラフィ技術によりレジスト３９をマスクとして、ソース電極２４形成領域上のＳｉＮ層２３を除去する。この時、ＳｉＮ層２３はレジスト３９よりも余分に除去され、レジスト３９の端部はＳｉＮ層２３に対してひさしを設けたように形成される。そして、ＳｉＮ層２３より成る第１の開口部３８より内側には、レジスト３９により第２の開口部４２が形成される。その結果、図６（Ａ）に示した構造が得られる。
【００３６】
次に、図６（Ｂ）に示す如く、リフトオフ法によりレジスト３９より成る第２の開口部４２を介して、ソース電極２４形成領域に多層金属層４１を形成する。先ず、図２（Ａ）に示す如く、Ａｌ層３０上には第１層目の金属層として、Ａｌ層３０との接着性等を考慮し、例えば、Ｔｉ層３１を５０〜１５０Å程度、電子衝撃加熱蒸着法により堆積する。次に、第２層目の金属層として、このＴｉ層３１上には半田の侵食防止、半田との接合性等を考慮し、例えば、Ｎｉ層３２を１５０〜２５０Å程度、電子衝撃加熱蒸着法により堆積する。次に、第３層目の金属層として、このＮｉ層３２上には、第２の金属層と同様に、半田の侵食防止、半田との接合性等を考慮し、例えば、Ｃｕ層３３を１０００〜２０００Å程度、抵抗加熱蒸着法により堆積する。最後に、第４層目の金属層として、Ｃｕ層３３上には、半田の濡れ性、Ｃｕ層の酸化防止等を考慮し、例えば、Ａｕ層３４を５００〜１５００Å程度、抵抗加熱蒸着法により堆積する。また、第４の金属層としてはＰｄ層やＰｔ層でもよい。
【００３７】
また、図２（Ｂ）に示す如く、第２層目の金属層として、例えば、Ｃｕ層３３を１０００〜２０００Å程度、抵抗加熱蒸着法により堆積する。その後、第３層目の金属層として、例えば、Ｎｉ層３２を１５０〜２５０Å程度、電子衝撃加熱蒸着法により堆積してもよい。このような構造を形成することによる効果は、半導体装置の説明で上述した通りである。尚、ＳｉＮ層２３を、例えば、７０００Å程度で形成するので、多層金属層４１の膜厚を５０００Å程度で形成することが望ましい。その結果、図６（Ｂ）に示した構造が得られる。
【００３８】
次に、図６（Ｃ）に示す如く、レジスト３９上に堆積した多層金属層４１およびレジスト３９を除去する。その結果、図６（Ｃ）に示した構造が得られる。その後、半導体素子２１がＣｕフレームのアイランド２７上に実装される。そして、ソース電極２４上に半田が供給され導電部材２５と固着され、図１に示した構造となる。
【００３９】
上述したように、本発明の半導体装置の製造方法では、従来におけるスパッタ法でなく電子衝撃加熱蒸着法によりＴｉ層およびＮｉ層を堆積することで、製造コストを安価することができる。また、Ｃｕ層は抵抗加熱蒸着法により堆積するので、層厚を所望の厚さに堆積することができるので半田の侵食を防止する。その結果、半田との接合強度も確保でき製品品質も優れた半導体装置を提供することができる。
【００４０】
更に、本発明の半導体装置の製造方法では、ソース電極２４上において、ワイヤレス構造を実現することができるので、電流密度が高い半導体素子にも適用することが可能となる。更に、ソース電極２４と導電部材２５とを半田にて接続するので、ワイヤーボンディングの場合と比べて衝撃なく実装することができる。
【００４１】
尚、本実施の形態では、ソース電極側についてのみ多層金属層を形成する場合について説明したが、特に、限定する必要はなく、ゲート電極側においても同様な構造を形成することができる。また、上述の製造方法では、リフトオフ法による製造方法にて説明したが、イオンミリング法においても同様な効果を得ることができる。そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４２】
【発明の効果】
上記したように、本発明の半導体装置では、Ａｌ層から成るパッド電極上に、例えば、Ｔｉ層、Ｎｉ層、Ｃｕ層、Ａｕ層から成る４層の金属層が堆積されていることである。特に、半田の侵食防止等を目的とする層として、Ｎｉ層およびＣｕ層の２層構造にしていることに特徴がある。つまり、Ｎｉ層およびＣｕ層にて半田の侵食を完全に防止することができ、実装後に表面電極が剥離することのない構造を実現することができる。
【００４３】
更に、本発明の半導体装置では、半導体素子としてＭＯＳＦＥＴを用いる場合、Ｔｉ層およびＮｉ層を堆積する電子衝撃加熱蒸着法はＭＯＳＦＥＴのしきい値電圧Ｖｔｈに特性変動を起こす。そのため、Ｎｉ層は薄膜に形成されるため半田により侵食される恐れがある。しかし、本発明では、Ｎｉ層およびＣｕ層の２層で半田の侵食防止構造を実現することで、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈの特性変動を起こすことのない構造を実現することができる。
【００４４】
また、本発明の半導体装置の製造方法によれば、従来におけるスパッタ法でなく電子衝撃加熱蒸着法によりＴｉ層およびＮｉ層を堆積することで、製造コストを安価することができる。また、Ｃｕ層は抵抗加熱蒸着法により堆積するので、層厚を所望の厚さに堆積することができる。そのことで、半田の侵食を防止し、半田との接合強度も確保でき製品品質も優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための斜視図である。
【図２】本発明の半導体装置の表面電極構造を説明するための断面図である。
【図３】本発明の半導体装置に用いられる半導体素子の特性を示す特性図である。
【図４】本発明の半導体装置に用いられる金属層と半田との侵食状況を示す特性図である。
【図５】本発明の半導体装置を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】従来の半導体装置を説明するための断面図である。
【図８】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
２１ 半導体素子
２２ ゲート電極
２３ シリコン酸化膜
２４ ソース電極
２５ 導電部材
２６ 金属細線
２７ アイランド
２８、２９ ポスト
Claims (4)
- 半導体基板上に堆積されたＡｌ層から成るパッド電極部と、
前記パッド電極部上に堆積されたＴｉ層と、
前記Ｔｉ層上に堆積されたＮｉ層およびＣｕ層と、
前記Ｎｉ層およびＣｕ層上に堆積されたＡｕ層、Ｐｄ層またはＰｔ層のいずれかとを具備しており、
前記Ｔｉ層およびＮｉ層は、電子衝撃加熱蒸着法により堆積され、
前記Ｃｕ層、Ａｕ層、Ｐｄ層およびＰｔ層は、抵抗過熱蒸着法により堆積され、
前記Ｎｉ層は、１５０〜２５０Å程度で形成されていることを特徴とする半導体素子としてＭＯＳＦＥＴが用いられている半導体装置。 - 半導体基板上にＡｌ層を堆積させ該Ａｌ膜上の所望の領域にＳｉＮ層を堆積させ、前記ＳｉＮ層の一部を除去し開口部を形成し、前記開口部を介して前記Ａｌ膜を露出させパッド電極を形成する工程と、
前記パッド電極上に電子衝撃加熱蒸着法によりＴｉ層を形成した後に電子衝撃加熱蒸着法により高融点金属からなるＮｉ層を１５０〜２５０Å程度で堆積する工程と、
前記Ｎｉ層上に抵抗加熱蒸着法によりＣｕ層を堆積する工程と、
前記Ｃｕ層上に抵抗加熱蒸着法により第４の導電性金属層を堆積する工程とを具備することを特徴とする半導体素子としてＭＯＳＦＥＴが用いられている半導体装置の製造方法。 - 半導体基板上にＡｌ層を堆積させ該Ａｌ膜上の所望の領域にＳｉＮ層を堆積させ、前記ＳｉＮ層の一部を除去し開口部を形成し、前記開口部を介して前記Ａｌ膜を露出させパッド電極を形成する工程と、
前記パッド電極上に電子衝撃加熱蒸着法によりＴｉ層を形成した後に抵抗加熱蒸着法によりＣｕ層を堆積する工程と、
前記Ｃｕ層上に電子衝撃加熱蒸着法により高融点金属からなるＮｉ層を１５０〜２５０Å程度で堆積する工程と、
前記Ｎｉ層上に抵抗加熱蒸着法により第４の導電性金属層を堆積する工程とを具備することを特徴とする半導体素子としてＭＯＳＦＥＴが用いられている半導体装置の製造方法。 - 前記ＳｉＮ層上にレジスト層を形成した後、前記レジスト層をマスクとして用い前記Ｔｉ層、Ｎｉ層、Ｃｕ層および第４の導電性金属層を堆積させることを特徴とする請求項２または請求項３のいずれかに記載の半導体装置の製造方法。
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