JPH10199886A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10199886A JPH10199886A JP33997A JP33997A JPH10199886A JP H10199886 A JPH10199886 A JP H10199886A JP 33997 A JP33997 A JP 33997A JP 33997 A JP33997 A JP 33997A JP H10199886 A JPH10199886 A JP H10199886A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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Abstract
(57)【要約】
【課題】本発明は、表面の保護の信頼性が向上し、しか
も高周波ノイズに対し影響を受けにくいバンプ電極を有
する半導体装置を提供することにある。 【解決手段】本発明の半導体装置は、回路素子が形成さ
れた半導体基板１と、前記半導体基板上に形成された電
極パッド３と、前記電極パッド３上に形成されたバリヤ
メタル５と、前記バリヤメタル５上に形成されたバンプ
電極７を有する半導体装置において、前記回路素子のグ
ランド電極となるバンプ電極７ｂに電気的に接続するバ
リヤメタル５を半導体基板１の略全面に残存させたこと
を特徴とするものである。
も高周波ノイズに対し影響を受けにくいバンプ電極を有
する半導体装置を提供することにある。 【解決手段】本発明の半導体装置は、回路素子が形成さ
れた半導体基板１と、前記半導体基板上に形成された電
極パッド３と、前記電極パッド３上に形成されたバリヤ
メタル５と、前記バリヤメタル５上に形成されたバンプ
電極７を有する半導体装置において、前記回路素子のグ
ランド電極となるバンプ電極７ｂに電気的に接続するバ
リヤメタル５を半導体基板１の略全面に残存させたこと
を特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にバンプ電極を有する半導体装置に関する。
特にバンプ電極を有する半導体装置に関する。
【０００２】
【従来の技術】従来より、ＴＡＢ（Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）等との電気的な接続を行
うため、ウエハ上の各半導体チップに設けられた多数の
電極パッド上にバンプ電極が形成されている。従来のバ
ンプ電極を有する半導体装置の構造を図４に示す製造方
法に基づいて説明する。まず、同図（ａ）に示すよう
に、半導体チップとなる半導体基板２１上の回路素子の
コンタクト部分に配線２２及び電極パッド２３を形成し
た後、配線２２及び電極パッド２３を覆うようにパシベ
ーション膜２４を形成する。そして、電極パッド２３の
所定表面が露出するようにパシベーション膜２４をエッ
チングする。
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）等との電気的な接続を行
うため、ウエハ上の各半導体チップに設けられた多数の
電極パッド上にバンプ電極が形成されている。従来のバ
ンプ電極を有する半導体装置の構造を図４に示す製造方
法に基づいて説明する。まず、同図（ａ）に示すよう
に、半導体チップとなる半導体基板２１上の回路素子の
コンタクト部分に配線２２及び電極パッド２３を形成し
た後、配線２２及び電極パッド２３を覆うようにパシベ
ーション膜２４を形成する。そして、電極パッド２３の
所定表面が露出するようにパシベーション膜２４をエッ
チングする。
【０００３】次に、同図（ｂ）に示すように、半導体基
板２１上の全面にスパッタリングや蒸着法によりバリヤ
メタル２５を被着する。通常バリヤメタル２５は多層構
造になっており、第１のバリヤメタル２５ａには電極パ
ッド２３との密着性の高い材料が使用され、第２のバリ
ヤメタル２５ｂには後の工程で形成されるバンプ電極と
の密着性の高い材料が使用される。
板２１上の全面にスパッタリングや蒸着法によりバリヤ
メタル２５を被着する。通常バリヤメタル２５は多層構
造になっており、第１のバリヤメタル２５ａには電極パ
ッド２３との密着性の高い材料が使用され、第２のバリ
ヤメタル２５ｂには後の工程で形成されるバンプ電極と
の密着性の高い材料が使用される。
【０００４】次に、同図（ｃ）に示すように、第２のバ
リヤメタル２５ｂ上の全面にレジスト膜２６を塗布した
後、電極パッド２３上の第２のバリヤメタル２５ｂの表
面が露出するようにレジスト膜２６をエッチング除去し
開口部を形成する。次に、同図（ｄ）に示すように、バ
リヤメタル２５を共通電極とし、レジスト膜２６をマス
クとして電解メッキ法により開口部にバンプ電極２７を
形成する。
リヤメタル２５ｂ上の全面にレジスト膜２６を塗布した
後、電極パッド２３上の第２のバリヤメタル２５ｂの表
面が露出するようにレジスト膜２６をエッチング除去し
開口部を形成する。次に、同図（ｄ）に示すように、バ
リヤメタル２５を共通電極とし、レジスト膜２６をマス
クとして電解メッキ法により開口部にバンプ電極２７を
形成する。
【０００５】最後に、同図（ｅ）に示すように、レジス
ト膜２６を除去するとともに、バンプ電極２７下部とそ
の周囲のみにバリヤメタル２５を残すように、不要なバ
リヤメタル２５をエッチング除去することで、バンプ電
極を有する半導体装置を製造する。上述の説明では、あ
る１つのバンプ電極の製造方法を例に説明したが、半導
体チップに形成される複数のバンプ電極は全て同じ方法
で製造され、同じ形状をしている。
ト膜２６を除去するとともに、バンプ電極２７下部とそ
の周囲のみにバリヤメタル２５を残すように、不要なバ
リヤメタル２５をエッチング除去することで、バンプ電
極を有する半導体装置を製造する。上述の説明では、あ
る１つのバンプ電極の製造方法を例に説明したが、半導
体チップに形成される複数のバンプ電極は全て同じ方法
で製造され、同じ形状をしている。
【０００６】
【発明が解決しようとする課題】ところで、近年の半導
体装置の小型化と高速化に伴い、半導体装置の表面の保
護機能の向上とと高周波ノイズに対する影響を受けにく
くすることが、上述のバンプ電極を有する半導体装置に
要求されるようになった。本発明の目的は、上述した問
題点に鑑み、表面の保護の信頼性が向上し、しかも高周
波ノイズに対し影響を受けにくいバンプ電極を有する半
導体装置を提供することにある。
体装置の小型化と高速化に伴い、半導体装置の表面の保
護機能の向上とと高周波ノイズに対する影響を受けにく
くすることが、上述のバンプ電極を有する半導体装置に
要求されるようになった。本発明の目的は、上述した問
題点に鑑み、表面の保護の信頼性が向上し、しかも高周
波ノイズに対し影響を受けにくいバンプ電極を有する半
導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために次のような構成をとる。すなわち、本発明
の半導体装置は、回路素子が形成された半導体基板と、
前記半導体基板上に形成された電極パッドと、前記電極
パッド上に形成されたバリヤメタルと、前記バリヤメタ
ル上に形成されたバンプ電極を有する半導体装置におい
て、前記回路素子のグランド電極となるバンプ電極に電
気的に接続するバリヤメタルを半導体基板の略全面に残
存させたことを特徴とするものである。
成するために次のような構成をとる。すなわち、本発明
の半導体装置は、回路素子が形成された半導体基板と、
前記半導体基板上に形成された電極パッドと、前記電極
パッド上に形成されたバリヤメタルと、前記バリヤメタ
ル上に形成されたバンプ電極を有する半導体装置におい
て、前記回路素子のグランド電極となるバンプ電極に電
気的に接続するバリヤメタルを半導体基板の略全面に残
存させたことを特徴とするものである。
【０００８】また、本発明の半導体装置の製造方法は、
回路素子が形成された半導体基板上の複数の電極パッド
の表面にバリヤメタルを形成する工程と、前記バリヤメ
タル上にレジストを塗布し電極バッド上部のバリヤメタ
ルが露出するようレジスト膜に開口部を形成する工程
と、前記開口部のバリヤメタル上にバンプ電極を形成す
る工程と、前記バンプ電極のうちグランド電極となるバ
ンプ電極以外のバンプ電極の周囲のバリヤメタルを除去
する工程を含むことを特徴とするものである。
回路素子が形成された半導体基板上の複数の電極パッド
の表面にバリヤメタルを形成する工程と、前記バリヤメ
タル上にレジストを塗布し電極バッド上部のバリヤメタ
ルが露出するようレジスト膜に開口部を形成する工程
と、前記開口部のバリヤメタル上にバンプ電極を形成す
る工程と、前記バンプ電極のうちグランド電極となるバ
ンプ電極以外のバンプ電極の周囲のバリヤメタルを除去
する工程を含むことを特徴とするものである。
【０００９】本発明の半導体装置によれば、バンプ電極
を形成する際のバリヤメタルを半導体チップの略全面に
残存させているのでバリヤメタルが保護膜としての役割
を果たし、従来の半導体装置に比較して、耐湿性等の点
において信頼性が向上する。特に、導電体であるバリヤ
メタルを回路素子のグランド電極と電気的に接続させた
うえ半導体基板の略全面に残存させたので、このバリヤ
メタルがシールド効果を有し高周波ノイズに対し影響を
受けにくくなる。
を形成する際のバリヤメタルを半導体チップの略全面に
残存させているのでバリヤメタルが保護膜としての役割
を果たし、従来の半導体装置に比較して、耐湿性等の点
において信頼性が向上する。特に、導電体であるバリヤ
メタルを回路素子のグランド電極と電気的に接続させた
うえ半導体基板の略全面に残存させたので、このバリヤ
メタルがシールド効果を有し高周波ノイズに対し影響を
受けにくくなる。
【００１０】本発明の半導体装置の製造方法を使用する
と、バリヤメタルを回路素子の機能電極となるバンプ電
極の周囲のみをエンッチング除去して、グランド電極と
なるバンプ電極とは電気的に接続するようにし、半導体
基板の略全面にバリヤメタルを残存させたので、表面の
保護の信頼性向上し、しかも高周波ノイズに対し影響を
受けにくい半導体装置を容易に得ることができる。
と、バリヤメタルを回路素子の機能電極となるバンプ電
極の周囲のみをエンッチング除去して、グランド電極と
なるバンプ電極とは電気的に接続するようにし、半導体
基板の略全面にバリヤメタルを残存させたので、表面の
保護の信頼性向上し、しかも高周波ノイズに対し影響を
受けにくい半導体装置を容易に得ることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施例を、図１〜
図３を参照しつつ具体的に説明する。図１及び図２は、
本発明に係る半導体装置及の製造方法を示している。ま
ず、図１（ａ）に示すように、半導体チップとなるＳｉ
やＧａＡｓ等からなる半導体基板１に形成された回路素
子のコンタクト部分にＡｌ等からなる配線２及び電極パ
ッド３を形成する。その後、配線２及び電極パッド３を
覆うように保護膜となるパシベーション膜４を形成し、
電極パッド３の所定表面が露出するようにパシベーショ
ン膜４をエッチング除去する。
図３を参照しつつ具体的に説明する。図１及び図２は、
本発明に係る半導体装置及の製造方法を示している。ま
ず、図１（ａ）に示すように、半導体チップとなるＳｉ
やＧａＡｓ等からなる半導体基板１に形成された回路素
子のコンタクト部分にＡｌ等からなる配線２及び電極パ
ッド３を形成する。その後、配線２及び電極パッド３を
覆うように保護膜となるパシベーション膜４を形成し、
電極パッド３の所定表面が露出するようにパシベーショ
ン膜４をエッチング除去する。
【００１２】次に、同図（ｂ）に示すように、半導体基
板１上の全面にスパッタリングや蒸着法によりバリヤメ
タル５を被着する。通常バリヤメタル５は多層構造にな
っており、第１のバリヤメタル５ａには電極パッド３と
の密着性の高い材料が使用され、第２のバリヤメタル５
ｂには後の工程で形成されるバンプ電極との密着性の高
い材料が使用される。例えば、第１のバリヤメタル５ａ
には、Ｔｉ，Ｃｒ，ＮｉＣｒ，Ｔａ等の金属が使用され
る。また、第２のバリヤメタル５ｂにＰｔ，Ｐｄ，Ｎ
ｉ，Ｒｈ，Ｃｕ，Ｗ，Ｍｏ等の金属が使用される。更
に、３層構造とする場合、第２のバリヤメタル５ｂ上に
第３のバリヤメタルとしてＡｕの薄膜が使用される。こ
のような構成とすることでバリヤメタルとバンプ電極の
密着性を一段と高くすることができる。
板１上の全面にスパッタリングや蒸着法によりバリヤメ
タル５を被着する。通常バリヤメタル５は多層構造にな
っており、第１のバリヤメタル５ａには電極パッド３と
の密着性の高い材料が使用され、第２のバリヤメタル５
ｂには後の工程で形成されるバンプ電極との密着性の高
い材料が使用される。例えば、第１のバリヤメタル５ａ
には、Ｔｉ，Ｃｒ，ＮｉＣｒ，Ｔａ等の金属が使用され
る。また、第２のバリヤメタル５ｂにＰｔ，Ｐｄ，Ｎ
ｉ，Ｒｈ，Ｃｕ，Ｗ，Ｍｏ等の金属が使用される。更
に、３層構造とする場合、第２のバリヤメタル５ｂ上に
第３のバリヤメタルとしてＡｕの薄膜が使用される。こ
のような構成とすることでバリヤメタルとバンプ電極の
密着性を一段と高くすることができる。
【００１３】次に、同図（ｃ）に示すように、第２のバ
リヤメタル５ｂ上の全面に感光性のレジスト膜６を塗布
し、図示しない所定のマスクを用いて露光した後に現像
することで、電極パッド３上の第２のバリヤメタル５ｂ
の表面が露出するようにレジスト膜６をエッチング除去
して、バリヤメタル５ｂの露出面とレジスト膜６で囲ま
れた開口部を形成する。
リヤメタル５ｂ上の全面に感光性のレジスト膜６を塗布
し、図示しない所定のマスクを用いて露光した後に現像
することで、電極パッド３上の第２のバリヤメタル５ｂ
の表面が露出するようにレジスト膜６をエッチング除去
して、バリヤメタル５ｂの露出面とレジスト膜６で囲ま
れた開口部を形成する。
【００１４】次に、同図（ｄ）に示すように、バリヤメ
タル５ｂを共通電極とし、レジスト膜６をマスクとして
電解メッキ法により、開口部にバリヤメタル５ｂの露出
面と電気的に接続するバンプ電極７を形成する。通常バ
ンプ電極７の材料としては、Ａｕ，Ｃｕ，Ｐｂ／Ｓｎ
（ハンダ）等が使用される。ここまでは従来と全く同じ
工程で行われる。
タル５ｂを共通電極とし、レジスト膜６をマスクとして
電解メッキ法により、開口部にバリヤメタル５ｂの露出
面と電気的に接続するバンプ電極７を形成する。通常バ
ンプ電極７の材料としては、Ａｕ，Ｃｕ，Ｐｂ／Ｓｎ
（ハンダ）等が使用される。ここまでは従来と全く同じ
工程で行われる。
【００１５】次に、図２（ｅ）に示すように、バンプ電
極７を形成する際のマスクなったレジスト膜６を除去し
た後、半導体基板１上に再度レジスト膜８を塗布する。
そして、半導体チップに形成される回路素子の複数のバ
ンプ電極７のうちグランド電極となるバンプ電極７ｂの
周囲のレジスト膜８には開口部を形成せず、残りの機能
電極となるバンプ電極７ａの周囲のみレジスト膜８を除
去してバリヤメタル５ｂの表面が露出するように開口部
を形成する。このレジスト膜８をマスクとして、機能電
極となるバンプ電極７ａの下部とその周囲のみにバリヤ
メタル５を残すようにバリヤメタル５をエッチング除去
する。このエッチングにより各バンプ電極７間が電気的
に分離されたものとなる。
極７を形成する際のマスクなったレジスト膜６を除去し
た後、半導体基板１上に再度レジスト膜８を塗布する。
そして、半導体チップに形成される回路素子の複数のバ
ンプ電極７のうちグランド電極となるバンプ電極７ｂの
周囲のレジスト膜８には開口部を形成せず、残りの機能
電極となるバンプ電極７ａの周囲のみレジスト膜８を除
去してバリヤメタル５ｂの表面が露出するように開口部
を形成する。このレジスト膜８をマスクとして、機能電
極となるバンプ電極７ａの下部とその周囲のみにバリヤ
メタル５を残すようにバリヤメタル５をエッチング除去
する。このエッチングにより各バンプ電極７間が電気的
に分離されたものとなる。
【００１６】最後に、図２（ｆ）に示すように、レジス
ト膜８を除去することにより、バンプ電極を有する半導
体装置が完成する。次に、本発明の半導体装置の平面図
を図３に示す。図３は、半導体基板１の内部に回路素子
を有し、この回路素子に電源電圧や各種の信号を供給す
るための機能電極となるバンプ電極７ａ及びグランド電
極となるバンプ電極７ｂの等の各役割を果たす複数のバ
ンプ電極７が形成された半導体チップを示している。
ト膜８を除去することにより、バンプ電極を有する半導
体装置が完成する。次に、本発明の半導体装置の平面図
を図３に示す。図３は、半導体基板１の内部に回路素子
を有し、この回路素子に電源電圧や各種の信号を供給す
るための機能電極となるバンプ電極７ａ及びグランド電
極となるバンプ電極７ｂの等の各役割を果たす複数のバ
ンプ電極７が形成された半導体チップを示している。
【００１７】図からも明らかなように、半導体チップの
ほぼ全面を覆うようにバリヤメタル５が残存している。
このバリヤメタル５はグランド電極となるバンプ電極７
ｂと電気的に接続しているが、他の機能電極となるバン
プ電極７ａとは開口部９により電気的に完全に分離され
ている。本発明ではバリヤメタル５はグランド電極とな
るバンプ電極７ｂとが電気的に接続されているので、バ
リヤメタル５が表面保護膜としてだけでなくシールド効
果を有するので、高周波ノイズに対し影響を受けにくい
半導体装置を得ることができる。
ほぼ全面を覆うようにバリヤメタル５が残存している。
このバリヤメタル５はグランド電極となるバンプ電極７
ｂと電気的に接続しているが、他の機能電極となるバン
プ電極７ａとは開口部９により電気的に完全に分離され
ている。本発明ではバリヤメタル５はグランド電極とな
るバンプ電極７ｂとが電気的に接続されているので、バ
リヤメタル５が表面保護膜としてだけでなくシールド効
果を有するので、高周波ノイズに対し影響を受けにくい
半導体装置を得ることができる。
【００１８】
【発明の効果】以上、説明したように本発明の半導体装
置及び製造方法によれば、表面の保護の信頼性が向上
し、しかも高周波ノイズに対し影響を受けにくいバンプ
電極を有する半導体装置を得ることができる。
置及び製造方法によれば、表面の保護の信頼性が向上
し、しかも高周波ノイズに対し影響を受けにくいバンプ
電極を有する半導体装置を得ることができる。
【図１】本発明のバンプ電極の形成方法の一部を示す断
面図。
面図。
【図２】本発明のバンプ電極の形成方法の一部を示す断
面図。
面図。
【図３】本発明の半導体装置を示す平面図。
【図４】従来のバンプ電極の形成方法を示す断面図。
１ 半導体基板 ２ 配線 ３ 電極パッド ４ パシベーション膜 ５ バリヤメタル ６ レジスト膜 ７ バンプ電極 ８ レジスト膜 ９ 開口部
Claims (2)
- 【請求項１】回路素子が形成された半導体基板と、前記
半導体基板上に形成された電極パッドと、前記電極パッ
ド上に形成されたバリヤメタルと、前記バリヤメタル上
に形成されたバンプ電極を有する半導体装置において、
前記回路素子のグランド電極となるバンプ電極に電気的
に接続するバリヤメタルを半導体基板の略全面に残存さ
せたことを特徴とする半導体装置。 - 【請求項２】回路素子が形成された半導体基板上の複数
の電極パッドの表面にバリヤメタルを形成する工程と、
前記バリヤメタル上にレジストを塗布し電極バッド上部
のバリヤメタルが露出するようレジスト膜に開口部を形
成する工程と、前記開口部のバリヤメタル上にバンプ電
極を形成する工程と、前記バンプ電極のうちグランド電
極となるバンプ電極以外のバンプ電極の周囲のバリヤメ
タルを除去する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00033997A JP3573894B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00033997A JP3573894B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199886A true JPH10199886A (ja) | 1998-07-31 |
| JP3573894B2 JP3573894B2 (ja) | 2004-10-06 |
Family
ID=11471130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00033997A Expired - Fee Related JP3573894B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3573894B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063991A1 (fr) * | 2000-02-25 | 2001-08-30 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche |
| US7202421B2 (en) | 2003-01-30 | 2007-04-10 | Seiko Epson Corporation | Electronic elements, method for manufacturing electronic elements, circuit substrates, method for manufacturing circuit substrates, electronic devices and method for manufacturing electronic devices |
| JP2007306027A (ja) * | 2007-07-23 | 2007-11-22 | Ibiden Co Ltd | 半導体チップ |
| US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
-
1997
- 1997-01-06 JP JP00033997A patent/JP3573894B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890534B1 (ko) * | 2000-02-25 | 2009-03-27 | 이비덴 가부시키가이샤 | 다층프린트배선판 및 다층프린트배선판의 제조방법 |
| WO2001063991A1 (fr) * | 2000-02-25 | 2001-08-30 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche |
| US8438727B2 (en) | 2000-02-25 | 2013-05-14 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| CN100336426C (zh) * | 2000-02-25 | 2007-09-05 | 揖斐电株式会社 | 多层印刷电路板以及多层印刷电路板的制造方法 |
| US8186045B2 (en) | 2000-02-25 | 2012-05-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| US7435910B2 (en) | 2000-02-25 | 2008-10-14 | Ibiden Co., Ltd. | Multilayer printed circuit board |
| US6909054B2 (en) | 2000-02-25 | 2005-06-21 | Ibiden Co., Ltd. | Multilayer printed wiring board and method for producing multilayer printed wiring board |
| US7893360B2 (en) | 2000-09-25 | 2011-02-22 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US8959756B2 (en) | 2000-09-25 | 2015-02-24 | Ibiden Co., Ltd. | Method of manufacturing a printed circuit board having an embedded electronic component |
| US9245838B2 (en) | 2000-09-25 | 2016-01-26 | Ibiden Co., Ltd. | Semiconductor element |
| US7202421B2 (en) | 2003-01-30 | 2007-04-10 | Seiko Epson Corporation | Electronic elements, method for manufacturing electronic elements, circuit substrates, method for manufacturing circuit substrates, electronic devices and method for manufacturing electronic devices |
| JP2007306027A (ja) * | 2007-07-23 | 2007-11-22 | Ibiden Co Ltd | 半導体チップ |
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