JP3764263B2 - 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 - Google Patents
半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 Download PDFInfo
- Publication number
- JP3764263B2 JP3764263B2 JP33685197A JP33685197A JP3764263B2 JP 3764263 B2 JP3764263 B2 JP 3764263B2 JP 33685197 A JP33685197 A JP 33685197A JP 33685197 A JP33685197 A JP 33685197A JP 3764263 B2 JP3764263 B2 JP 3764263B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- conductor bump
- conductor
- terminal portion
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本願発明は、一体的に造り込また回路素子と導通する電極パッドが形成されているとともに、この電極パッド上に導体バンプが形成された半導体チップの製造方法、および半導体チップを所定の接続対象物に導通接続する方法、ならびに半導体チップが実装された回路基板に関する。
【０００２】
【従来の技術】
たとえば、図５に示すように、半導体チップ１には、回路基板などの所定の接続対象物と導通接続するときの便宜を図るべく、電極パッド５から金製などの導体バンプ２が複数個突出形成されたものがある。より具体的に説明すれば、上記半導体チップ１には、図示しない回路素子が一体的に造り込まれており、この回路素子と導通する複数個の電極パッド５が形成されている。そして、上記各電極パッド５が外部に臨むようにしてパシベーション膜３が形成されているとともに、このパシベーション膜３が形成されていない各電極パッド５上にそれぞれバリアメタル層４が形成され、さらには各バリアメタル層４上に導体バンプ２がそれぞれ積層形成されている。
【０００３】
上記各導体バンプ２は、たとえば以下のようにして形成される。すなわち、図６（ａ）に示すように、半導体ウエハの段階において上記各電極パッド５が外部に臨むようにして上記半導体ウエハ上にパシベーション膜３を形成し、さらにこのパシベーション膜３および各電極パッド５を覆うようにしてバリアメタル層４Ａを形成した後に、上記各電極パッド５の形成位置に対応するバリアメタル層４の部位を外部に露出させるようにしてレジスト層２Ａを形成する。そして、図６（ｂ）に示すように、レジスト層２Ａが形成されていないバリアメタル層４上に、たとえば電気メッキなどによって金層を成長させ、各電極パッド５上に形成されたバリアメタル層４以外のバリアメタル層４Ａをレジスト層２Ａとともに剥離除去することにより図５に示すような導体バンプ２が同時に複数個形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、電気メッキによって金層を成長させる場合には、金イオンを含む電解溶液中に半導体ウエハの状態で漬け込み、この半導体ウエハを陰極として電解溶液内が通電されるのであるが、各電極パッド５（バリアメタル層４）に流れる電流値は必ずしも一致しているとは限らない。また、電解溶液中の金イオン濃度が溶液内の各所において均一であるとも限らず、各電極パッド５（バリアメタル層４）の周りの金イオン濃度が異なる場合もある。このため、各バリアメタル層４上に成長する金層の速度は厳密に一致していることはなく、形成された各導体バンプ２の高さがそれぞれ異なり、バラツキが生じている。
【０００５】
このようにして導体バンプ２の高さにバラツキが生じた半導体チップ１を、回路基板などに実装する場合には、図７に良く表れているように、背の高い導体バンプ２Ｂが優先的に回路基板６の端子部６０と接触して、背の低い導体バンプ２ｂが回路基板６の端子部６０と接触しないといった事態が生じる。すなわち、背の低い導体バンプ２ｂが回路基板６と導通接続されずに接続不良を生じるといった不具合が生じてしまう。
【０００６】
本願発明は、上記した事情のもとで考え出されたものであって、半導体チップを、回路基板などの所定の接続対象物と確実に導通接続することができる技術を提供することをその課題としている。
【０００７】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００８】
すなわち、本願発明の第１の側面によれば、一体的に造り込まれた回路素子と導通する端子部が形成されているとともに、この端子部から突出して導体バンプが形成された半導体チップの製造方法であって、回路基板などの所定の接続対象物に実装して使用する半導体チップの製造方法において、上記端子部が外部に臨むようにして第１レジスト層を形成した後に、上記端子部上に導体パンプ本体を形成する工程と、上記導体バンプ本体の所定の複数箇所が外部に臨むようにして第２レジスト層を形成した後に、上記導体バンプ本体上に上記バンプ本体よりも変形しやすい複数の突起を形成する工程と、上記第１レジスト層および上記第２レジスト層を剥離除去する工程と、を含むことを特徴とする、半導体チップの製造方法が提供される。
【０００９】
ここで、本明細書内における「端子部」なる用語は、いわゆる電極パッドやこの電極パッド上にバリアメタル層が形成されたものを含む概念として使用しているが、導体バンプはここでいう「端子部」には含まれていないのはいうまでもない。
【００１０】
なお、上記導体バンプ本体および上記突起は、たとえば電気メッキによって形成される。すなわち、上記導体バンプは、上記各レジスト層が形成された半導体チップないし半導体ウエハを、金イオンを含む電解溶液内に漬け込み、半導体チップないし半導体ウエハを陰極として通電して、レジスト層が形成されていない領域に金層を成長させることによって形成される。
【００１１】
本願発明の第２の側面によれば、一体的に造り込まれた回路素子と導通する端子部が形成されているとともに、この端子部から突出して導体バンプが形成された半導体チップを、所定の接続対象物と導通接続する方法であって、上記導体バンプが、上記端子部に直接接触する導体バンプ本体と、この導体バンプ本体上において上記導体バンプ本体よりも変形しやすく形成された複数の突起を有する場合において、上記接続対象物の端子部に、上記半導体チップにおける導体バンプの複数の突起を押し付けて上記導体バンプの少なくとも一部を積極的に変形させつつ接続することを特徴とする、半導体チップの導通接続方法が提供される。
【００１２】
上記接続方法によれば、上記半導体チップを回路基板などの接続対象物に押し付けた場合には、まず背の高い導体バンプが接続対象物と接触するが、さらに上記半導体チップを接続対象物に押し付けて背の高い導体バンプにおいて複数の突起を積極的に変形させれば、背の高い導体バンプの高さが実質上小さくなる。これにより、背の低い導体バンプも順次接続対象物と接触していくこととなる。そして、最終的には、全ての導体バンプの背の高さが略同一とされ、各導体バンプが全て良好に接続対象物と導通接続されることとなる。
【００１３】
このように、本願発明に係る接続方法では、導体バンプの少なくとも一部を積極的に変形させることによって導体バンプの高さの差を吸収し、これにより所望の接続対象物と半導体チップとを、接続不良を起こすことなく良好に導通接続することができる。
【００１４】
本願発明の第３の側面によれば、本願発明の第１の側面に記載された方法により製造された半導体チップが実装された回路基板であって、上記半導体チップは、少なくとも上記複数の突起を変形させた状態で上記回路基板に実装されていることを特徴とする、半導体チップが実装された回路基板が提供される。
【００１５】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１６】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１７】
図１は、本願発明に係る半導体チップの製造方法によって得られる半導体チップを表す断面図であり、図２は、上記半導体チップの導体バンプを形成する工程を説明するための図であり、図３は、上記半導体チップを回路基板に実装している状態を表す図であり、図４は、図３の一点鎖線Ａで囲まれた領域に相当する部分の拡大図である。なお、本実施形態を説明するために参照する図面においては、従来例を説明するために参照した図面に表されている部材および要素と同等のものには同一の符号を付してある。
【００１８】
図１に示すように、上記半導体チップ１は、その主面１ａに一体的に造り込まれた回路素子（図示略）と導通する複数の電極パッド５が形成されているとともに、これらの電極パッド５の周縁部を覆った恰好で上記各電極パッド５の大部分が外部に臨むようにしてパシベーション膜３が形成されている。そして、各電極パッド５上にはバリアメタル層４が形成されているとともに、各バリアメタル層４上には導体バンプ２がそれぞれ形成されている。
【００１９】
上記各電極パッド５は、ウエハの段階において、たとえばスパッタ法などによって金属被膜層を形成した後に、この金属被膜層の不要部分をエッチング処理するなどして形成され、上記パシベーション膜３もＣＶＤ法などによって形成される。
【００２０】
上記バリアメタル層４は、たとえば３層構造とされている。すなわち、たとえばウエハの段階において、スパッタなどによってクロムやチタンなどを含む第１層を形成し、この第１層上にプラチナ、パラジウムおよび銅などを含む第２層を積層形成し、さらに金を含む第３層を積層形成するなどして形成されている。なお、これらの各層は、後述する導体バンプ２の形成工程において不要部分がエッチング処理され、上記各電極パッド５上の部分のみが選択的に残される。もちろん、上記バリアメタル層４は、３層構造には限定されず、２層構造であっても、単層であってもよく、また各層に含まれる金属の組成も適宜変更可能である。
【００２１】
上記導体バンプ２は、上記バリアメタル層４から突出形成された導体バンプ本体２０と、この導体バンプ本体２０から突出形成された複数の突起２１とを有しており、たとえば以下のようにして形成される。
【００２２】
すなわち、図２（ａ）に示すように、まず、ウエハの段階において、上記バリアメタル層４がエッチング処理されていない状態で、上記各電極パッド５が形成された領域が選択的に外部に臨むようにして第１レジスト層２Ａを形成する。そして、図２（ｂ）に示すように、電気メッキによって第１レジスト層２Ａが形成されていない領域のバリアメタル層４上に、上記第１レジスト層２Ａと略同一高さになるように第１金属層２０を成長させる。より具体的には、所望の金属イオン、たとえば金イオンを含む電解溶液中にウエハを漬け込み、このウエハを陰極として電解溶液を通電することによって第１金属層２０が成長させられる。このようにして形成された第１金属層２０が、導体バンプ本体２０となる。
【００２３】
ついで、図２（ｃ）に示すように、上記第１レジスト層２Ａおよび上記電極パッド５上に、上記金属層２０の所定の複数の部位が外部に臨むようにして第２レジスト層２ａを形成する。ついで、図２（ｄ）に示すように、上述した電気メッキなどの手段によって第２レジスト層２ａが形成されていない部位に第２金属層２１を成長させる。このようにして形成された第２金属層２１が、導体バンプ２を構成する突起２１となる。
【００２４】
最後に、上記各レジスト層２Ａ，２ａとともに、上記第１レジスト層２Ａの下層に形成されたバリアメタル層４を剥離除去することによって図１に表されたような導体バンプ２が形成される。
【００２５】
このようにして導体バンプ２が形成された半導体チップ１は、回路基板などの所定の接続対象物に導通接続されて使用されるが、図３および図４を参照しつつ上記半導体チップ１を回路基板６と導通接続する方法について説明する。
【００２６】
図３に示すように、上記半導体チップ１の導通接続は、上記半導体チップ１の導体バンプ２を上記回路基板６の端子部６０と対向させ、上記導体バンプ２を上記端子部６０に押し付けることによって行なわれる。このとき、上記導体バンプ２の高さにバラツキがある場合には、まず背の高い導体バンプ２が端子部６０と接触するが、さらに上記半導体チップ１を回路基板６に押し付けた場合には、図４に良く表れているように背の高い導体バンプ２が変形させられる。
【００２７】
すなわち、上記半導体チップ１においては、上記導体バンプ２が導体バンプ本体２０から複数の突起２１が突出形成された構成とされているので、上記複数の突起２１が積極的に変形させられるようになされている。このようにして背の高い導体バンプ２が積極的に変形させられて、背の高い導体バンプ２の高さが実質上小さくなる。これにより、背の低い導体バンプ２も次々と上記端子部６０と接触していくこととなる。そして、最終的には、全ての導体バンプ２の背の高さが略同一とされ、各導体バンプ２が全て良好に上記端子部６０と導通接続されることとなる。
【００２８】
このように、本実施形態では、導体バンプ２の少なくとも一部を積極的に変形させることによって導体バンプ２の高さの差を吸収し、これにより所望の接続対象物６と半導体チップ１とを、接続不良を起こすことなく良好に導通接続することができる。
【００２９】
もちろん、本願発明は、上述した実施形態には限定されず様々に設計変更可能である。
【図面の簡単な説明】
【図１】本願発明に係る半導体チップの製造方法によって得られる半導体チップを表す断面図である。
【図２】上記半導体チップの導体バンプを形成する工程を説明するための図である。
【図３】上記半導体チップを回路基板に実装している状態を表す図である。
【図４】図３の一点鎖線Ａで囲まれた領域に相当する部分の拡大図である。
【図５】従来例に係る半導体チップを表す断面図である。
【図６】従来例の半導体チップの導体バンプを形成する工程を説明するための図である。
【図７】従来例の半導体チップを回路基板に実装している状態を表す図である。
【符号の説明】
１ 半導体チップ
２ 導体バンプ
２Ａ 第１レジスト層
２ａ 第２レジスト層
４ バリアメタル層（端子部としての）
５ 電極パッド（端子部としての）
６ 接続対象物
２０ 導体バンプ本体
２１ 突起（導体バンプの）
６０ 端子部（接続対象物の）
【発明の属する技術分野】
本願発明は、一体的に造り込また回路素子と導通する電極パッドが形成されているとともに、この電極パッド上に導体バンプが形成された半導体チップの製造方法、および半導体チップを所定の接続対象物に導通接続する方法、ならびに半導体チップが実装された回路基板に関する。
【０００２】
【従来の技術】
たとえば、図５に示すように、半導体チップ１には、回路基板などの所定の接続対象物と導通接続するときの便宜を図るべく、電極パッド５から金製などの導体バンプ２が複数個突出形成されたものがある。より具体的に説明すれば、上記半導体チップ１には、図示しない回路素子が一体的に造り込まれており、この回路素子と導通する複数個の電極パッド５が形成されている。そして、上記各電極パッド５が外部に臨むようにしてパシベーション膜３が形成されているとともに、このパシベーション膜３が形成されていない各電極パッド５上にそれぞれバリアメタル層４が形成され、さらには各バリアメタル層４上に導体バンプ２がそれぞれ積層形成されている。
【０００３】
上記各導体バンプ２は、たとえば以下のようにして形成される。すなわち、図６（ａ）に示すように、半導体ウエハの段階において上記各電極パッド５が外部に臨むようにして上記半導体ウエハ上にパシベーション膜３を形成し、さらにこのパシベーション膜３および各電極パッド５を覆うようにしてバリアメタル層４Ａを形成した後に、上記各電極パッド５の形成位置に対応するバリアメタル層４の部位を外部に露出させるようにしてレジスト層２Ａを形成する。そして、図６（ｂ）に示すように、レジスト層２Ａが形成されていないバリアメタル層４上に、たとえば電気メッキなどによって金層を成長させ、各電極パッド５上に形成されたバリアメタル層４以外のバリアメタル層４Ａをレジスト層２Ａとともに剥離除去することにより図５に示すような導体バンプ２が同時に複数個形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、電気メッキによって金層を成長させる場合には、金イオンを含む電解溶液中に半導体ウエハの状態で漬け込み、この半導体ウエハを陰極として電解溶液内が通電されるのであるが、各電極パッド５（バリアメタル層４）に流れる電流値は必ずしも一致しているとは限らない。また、電解溶液中の金イオン濃度が溶液内の各所において均一であるとも限らず、各電極パッド５（バリアメタル層４）の周りの金イオン濃度が異なる場合もある。このため、各バリアメタル層４上に成長する金層の速度は厳密に一致していることはなく、形成された各導体バンプ２の高さがそれぞれ異なり、バラツキが生じている。
【０００５】
このようにして導体バンプ２の高さにバラツキが生じた半導体チップ１を、回路基板などに実装する場合には、図７に良く表れているように、背の高い導体バンプ２Ｂが優先的に回路基板６の端子部６０と接触して、背の低い導体バンプ２ｂが回路基板６の端子部６０と接触しないといった事態が生じる。すなわち、背の低い導体バンプ２ｂが回路基板６と導通接続されずに接続不良を生じるといった不具合が生じてしまう。
【０００６】
本願発明は、上記した事情のもとで考え出されたものであって、半導体チップを、回路基板などの所定の接続対象物と確実に導通接続することができる技術を提供することをその課題としている。
【０００７】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００８】
すなわち、本願発明の第１の側面によれば、一体的に造り込まれた回路素子と導通する端子部が形成されているとともに、この端子部から突出して導体バンプが形成された半導体チップの製造方法であって、回路基板などの所定の接続対象物に実装して使用する半導体チップの製造方法において、上記端子部が外部に臨むようにして第１レジスト層を形成した後に、上記端子部上に導体パンプ本体を形成する工程と、上記導体バンプ本体の所定の複数箇所が外部に臨むようにして第２レジスト層を形成した後に、上記導体バンプ本体上に上記バンプ本体よりも変形しやすい複数の突起を形成する工程と、上記第１レジスト層および上記第２レジスト層を剥離除去する工程と、を含むことを特徴とする、半導体チップの製造方法が提供される。
【０００９】
ここで、本明細書内における「端子部」なる用語は、いわゆる電極パッドやこの電極パッド上にバリアメタル層が形成されたものを含む概念として使用しているが、導体バンプはここでいう「端子部」には含まれていないのはいうまでもない。
【００１０】
なお、上記導体バンプ本体および上記突起は、たとえば電気メッキによって形成される。すなわち、上記導体バンプは、上記各レジスト層が形成された半導体チップないし半導体ウエハを、金イオンを含む電解溶液内に漬け込み、半導体チップないし半導体ウエハを陰極として通電して、レジスト層が形成されていない領域に金層を成長させることによって形成される。
【００１１】
本願発明の第２の側面によれば、一体的に造り込まれた回路素子と導通する端子部が形成されているとともに、この端子部から突出して導体バンプが形成された半導体チップを、所定の接続対象物と導通接続する方法であって、上記導体バンプが、上記端子部に直接接触する導体バンプ本体と、この導体バンプ本体上において上記導体バンプ本体よりも変形しやすく形成された複数の突起を有する場合において、上記接続対象物の端子部に、上記半導体チップにおける導体バンプの複数の突起を押し付けて上記導体バンプの少なくとも一部を積極的に変形させつつ接続することを特徴とする、半導体チップの導通接続方法が提供される。
【００１２】
上記接続方法によれば、上記半導体チップを回路基板などの接続対象物に押し付けた場合には、まず背の高い導体バンプが接続対象物と接触するが、さらに上記半導体チップを接続対象物に押し付けて背の高い導体バンプにおいて複数の突起を積極的に変形させれば、背の高い導体バンプの高さが実質上小さくなる。これにより、背の低い導体バンプも順次接続対象物と接触していくこととなる。そして、最終的には、全ての導体バンプの背の高さが略同一とされ、各導体バンプが全て良好に接続対象物と導通接続されることとなる。
【００１３】
このように、本願発明に係る接続方法では、導体バンプの少なくとも一部を積極的に変形させることによって導体バンプの高さの差を吸収し、これにより所望の接続対象物と半導体チップとを、接続不良を起こすことなく良好に導通接続することができる。
【００１４】
本願発明の第３の側面によれば、本願発明の第１の側面に記載された方法により製造された半導体チップが実装された回路基板であって、上記半導体チップは、少なくとも上記複数の突起を変形させた状態で上記回路基板に実装されていることを特徴とする、半導体チップが実装された回路基板が提供される。
【００１５】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１６】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１７】
図１は、本願発明に係る半導体チップの製造方法によって得られる半導体チップを表す断面図であり、図２は、上記半導体チップの導体バンプを形成する工程を説明するための図であり、図３は、上記半導体チップを回路基板に実装している状態を表す図であり、図４は、図３の一点鎖線Ａで囲まれた領域に相当する部分の拡大図である。なお、本実施形態を説明するために参照する図面においては、従来例を説明するために参照した図面に表されている部材および要素と同等のものには同一の符号を付してある。
【００１８】
図１に示すように、上記半導体チップ１は、その主面１ａに一体的に造り込まれた回路素子（図示略）と導通する複数の電極パッド５が形成されているとともに、これらの電極パッド５の周縁部を覆った恰好で上記各電極パッド５の大部分が外部に臨むようにしてパシベーション膜３が形成されている。そして、各電極パッド５上にはバリアメタル層４が形成されているとともに、各バリアメタル層４上には導体バンプ２がそれぞれ形成されている。
【００１９】
上記各電極パッド５は、ウエハの段階において、たとえばスパッタ法などによって金属被膜層を形成した後に、この金属被膜層の不要部分をエッチング処理するなどして形成され、上記パシベーション膜３もＣＶＤ法などによって形成される。
【００２０】
上記バリアメタル層４は、たとえば３層構造とされている。すなわち、たとえばウエハの段階において、スパッタなどによってクロムやチタンなどを含む第１層を形成し、この第１層上にプラチナ、パラジウムおよび銅などを含む第２層を積層形成し、さらに金を含む第３層を積層形成するなどして形成されている。なお、これらの各層は、後述する導体バンプ２の形成工程において不要部分がエッチング処理され、上記各電極パッド５上の部分のみが選択的に残される。もちろん、上記バリアメタル層４は、３層構造には限定されず、２層構造であっても、単層であってもよく、また各層に含まれる金属の組成も適宜変更可能である。
【００２１】
上記導体バンプ２は、上記バリアメタル層４から突出形成された導体バンプ本体２０と、この導体バンプ本体２０から突出形成された複数の突起２１とを有しており、たとえば以下のようにして形成される。
【００２２】
すなわち、図２（ａ）に示すように、まず、ウエハの段階において、上記バリアメタル層４がエッチング処理されていない状態で、上記各電極パッド５が形成された領域が選択的に外部に臨むようにして第１レジスト層２Ａを形成する。そして、図２（ｂ）に示すように、電気メッキによって第１レジスト層２Ａが形成されていない領域のバリアメタル層４上に、上記第１レジスト層２Ａと略同一高さになるように第１金属層２０を成長させる。より具体的には、所望の金属イオン、たとえば金イオンを含む電解溶液中にウエハを漬け込み、このウエハを陰極として電解溶液を通電することによって第１金属層２０が成長させられる。このようにして形成された第１金属層２０が、導体バンプ本体２０となる。
【００２３】
ついで、図２（ｃ）に示すように、上記第１レジスト層２Ａおよび上記電極パッド５上に、上記金属層２０の所定の複数の部位が外部に臨むようにして第２レジスト層２ａを形成する。ついで、図２（ｄ）に示すように、上述した電気メッキなどの手段によって第２レジスト層２ａが形成されていない部位に第２金属層２１を成長させる。このようにして形成された第２金属層２１が、導体バンプ２を構成する突起２１となる。
【００２４】
最後に、上記各レジスト層２Ａ，２ａとともに、上記第１レジスト層２Ａの下層に形成されたバリアメタル層４を剥離除去することによって図１に表されたような導体バンプ２が形成される。
【００２５】
このようにして導体バンプ２が形成された半導体チップ１は、回路基板などの所定の接続対象物に導通接続されて使用されるが、図３および図４を参照しつつ上記半導体チップ１を回路基板６と導通接続する方法について説明する。
【００２６】
図３に示すように、上記半導体チップ１の導通接続は、上記半導体チップ１の導体バンプ２を上記回路基板６の端子部６０と対向させ、上記導体バンプ２を上記端子部６０に押し付けることによって行なわれる。このとき、上記導体バンプ２の高さにバラツキがある場合には、まず背の高い導体バンプ２が端子部６０と接触するが、さらに上記半導体チップ１を回路基板６に押し付けた場合には、図４に良く表れているように背の高い導体バンプ２が変形させられる。
【００２７】
すなわち、上記半導体チップ１においては、上記導体バンプ２が導体バンプ本体２０から複数の突起２１が突出形成された構成とされているので、上記複数の突起２１が積極的に変形させられるようになされている。このようにして背の高い導体バンプ２が積極的に変形させられて、背の高い導体バンプ２の高さが実質上小さくなる。これにより、背の低い導体バンプ２も次々と上記端子部６０と接触していくこととなる。そして、最終的には、全ての導体バンプ２の背の高さが略同一とされ、各導体バンプ２が全て良好に上記端子部６０と導通接続されることとなる。
【００２８】
このように、本実施形態では、導体バンプ２の少なくとも一部を積極的に変形させることによって導体バンプ２の高さの差を吸収し、これにより所望の接続対象物６と半導体チップ１とを、接続不良を起こすことなく良好に導通接続することができる。
【００２９】
もちろん、本願発明は、上述した実施形態には限定されず様々に設計変更可能である。
【図面の簡単な説明】
【図１】本願発明に係る半導体チップの製造方法によって得られる半導体チップを表す断面図である。
【図２】上記半導体チップの導体バンプを形成する工程を説明するための図である。
【図３】上記半導体チップを回路基板に実装している状態を表す図である。
【図４】図３の一点鎖線Ａで囲まれた領域に相当する部分の拡大図である。
【図５】従来例に係る半導体チップを表す断面図である。
【図６】従来例の半導体チップの導体バンプを形成する工程を説明するための図である。
【図７】従来例の半導体チップを回路基板に実装している状態を表す図である。
【符号の説明】
１ 半導体チップ
２ 導体バンプ
２Ａ 第１レジスト層
２ａ 第２レジスト層
４ バリアメタル層（端子部としての）
５ 電極パッド（端子部としての）
６ 接続対象物
２０ 導体バンプ本体
２１ 突起（導体バンプの）
６０ 端子部（接続対象物の）
Claims (4)
- 一体的に造り込まれた回路素子と導通する端子部が形成されているとともに、この端子部から突出して導体バンプが形成された半導体チップの製造方法であって、回路基板などの所定の接続対象物に実装して使用する半導体チップの製造方法において、
上記端子部が外部に臨むようにして第１レジスト層を形成した後に、上記端子部上に導体パンプ本体を形成する工程と、
上記導体バンプ本体の所定の複数箇所が外部に臨むようにして第２レジスト層を形成した後に、上記導体バンプ本体上に上記バンプ本体よりも変形しやすい複数の突起を形成する工程と、
上記第１レジスト層および上記第２レジスト層を剥離除去する工程と、を含むことを特徴とする、半導体チップの製造方法。 - 上記導体バンプ本体および上記突起は、電気メッキによって形成される、請求項１に記載の半導体チップの製造方法。
- 一体的に造り込まれた回路素子と導通する端子部が形成されているとともに、この端子部から突出して導体バンプが形成された半導体チップを、所定の接続対象物と導通接続する方法であって、上記導体バンプが、上記端子部に直接接触する導体バンプ本体と、この導体バンプ本体上において上記導体バンプ本体よりも変形しやすく形成された複数の突起を有する場合において、
上記接続対象物の端子部に、上記半導体チップにおける導体バンプの複数の突起を押し付けて上記導体バンプの少なくとも一部を積極的に変形させつつ接続することを特徴とする、半導体チップの導通接続方法。 - 請求項１に記載された方法により製造された半導体チップが実装された回路基板であって、
上記半導体チップは、少なくとも上記複数の突起を変形させた状態で上記回路基板に実装されていることを特徴とする、半導体チップが実装された回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33685197A JP3764263B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33685197A JP3764263B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176858A JPH11176858A (ja) | 1999-07-02 |
| JP3764263B2 true JP3764263B2 (ja) | 2006-04-05 |
Family
ID=18303250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33685197A Expired - Fee Related JP3764263B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3764263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5126071B2 (ja) * | 2009-01-06 | 2013-01-23 | 富士通株式会社 | 中継部材および電子部品装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149438A (ja) * | 1987-12-05 | 1989-06-12 | Toshiba Corp | 電子装置の製造方法 |
| JPH04137630A (ja) * | 1990-09-28 | 1992-05-12 | Seiko Epson Corp | 半導体装置 |
| JPH05251450A (ja) * | 1992-02-03 | 1993-09-28 | Nec Corp | 半導体集積回路装置 |
| JPH0661233A (ja) * | 1992-08-06 | 1994-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0945691A (ja) * | 1995-07-27 | 1997-02-14 | Oki Electric Ind Co Ltd | チップ部品用ハンダバンプ及びその製造方法 |
-
1997
- 1997-12-08 JP JP33685197A patent/JP3764263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11176858A (ja) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1020903B1 (en) | A semiconductor device using a lead frame and its manufacturing method | |
| US20030102551A1 (en) | Semiconductor device and method for manufacturing | |
| JP3502800B2 (ja) | 半導体装置の製造方法 | |
| KR100740664B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2622156B2 (ja) | 集積回路パッド用の接触方法とその構造 | |
| EP1003209A1 (en) | Process for manufacturing semiconductor device | |
| JP3764263B2 (ja) | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 | |
| JP3587806B2 (ja) | 半導体装置及び製造方法 | |
| US6706622B1 (en) | Bonding pad interface | |
| JP3573894B2 (ja) | 半導体装置及びその製造方法 | |
| US6777314B2 (en) | Method of forming electrolytic contact pads including layers of copper, nickel, and gold | |
| KR100325925B1 (ko) | 반도체 웨이퍼상에 일정 구조의 금속을 형성하는 방법 | |
| JP3702480B2 (ja) | 電極パッドの形成方法 | |
| JP3119352B2 (ja) | 半導体装置のメッキ構造体形成方法 | |
| US20040115942A1 (en) | Bonding pad of a semiconductor device and formation method thereof | |
| JPH02277242A (ja) | 半導体装置の製造方法 | |
| JP3733077B2 (ja) | 半導体装置およびその製造方法 | |
| JP2606070B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0974096A (ja) | はんだバンプ実装用端子電極形成方法 | |
| KR20080030011A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP6493312B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| US7169647B2 (en) | Connection between a semiconductor chip and an external conductor structure and method for producing it | |
| JP2601079B2 (ja) | 複合リードフレーム | |
| JP2796864B2 (ja) | 電気的接続部材の製造方法 | |
| JPH07130790A (ja) | 半導体装置の電極構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |