JPH04137630A - 半導体装置 - Google Patents
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- JPH04137630A JPH04137630A JP2259466A JP25946690A JPH04137630A JP H04137630 A JPH04137630 A JP H04137630A JP 2259466 A JP2259466 A JP 2259466A JP 25946690 A JP25946690 A JP 25946690A JP H04137630 A JPH04137630 A JP H04137630A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係わり、さらに詳しくは、半導
体装置の接続部の改良に関するもの、である。
体装置の接続部の改良に関するもの、である。
半導体素子を基板上に実装する方法として、従米行なわ
れている実装方式に、チップ・オン・パネル方式がある
。
れている実装方式に、チップ・オン・パネル方式がある
。
第８図は、チップ・オン・パネル方式で実装された半導
体装置の断面図である。図において、１は半導体素子、
２は半導体素子１上に設けられた電極、５はパッシベー
ション膜、４は電極２上にＮｉ、Ｏｒ、Ｐｔ、等の金属
で形成されたバリアメタル、１６はバリアメタル４上に
メツキ法で形成されたバンブ、７は基板、８は基板７上
に半導伏査梁１１−のバンプ１にシ拗廖ナス給晋ｆ竪虐
（れた金属性の配線パターン、９は接着剤である。
体装置の断面図である。図において、１は半導体素子、
２は半導体素子１上に設けられた電極、５はパッシベー
ション膜、４は電極２上にＮｉ、Ｏｒ、Ｐｔ、等の金属
で形成されたバリアメタル、１６はバリアメタル４上に
メツキ法で形成されたバンブ、７は基板、８は基板７上
に半導伏査梁１１−のバンプ１にシ拗廖ナス給晋ｆ竪虐
（れた金属性の配線パターン、９は接着剤である。
次に上記のように構成した基板７上に半導体素子１を実
装するプロセスを説明する。まず、基板７上に接着剤９
を適量塗布し、半導体素子１上のバンプ１６と基板７上
の配線パターン８とを対向させて当接する。この状態で
半導体素子１を加圧し、かつ加熱することにより、接着
剤９を硬化させながらバンプ１６を配線パターン８に押
し付は電気的導通が可能となるようにする。
装するプロセスを説明する。まず、基板７上に接着剤９
を適量塗布し、半導体素子１上のバンプ１６と基板７上
の配線パターン８とを対向させて当接する。この状態で
半導体素子１を加圧し、かつ加熱することにより、接着
剤９を硬化させながらバンプ１６を配線パターン８に押
し付は電気的導通が可能となるようにする。
上記のようなチップ・オン・パネル方式では、半田を使
用せず半導体素子を簡略に基板に基板上に実装できる特
徴を有するが、次のような問題がある。即ち、半導体素
子１上に形成されたバンプ１６の半導体素子１の能動面
からの高さをまった（均一に揃えることは製造上非常に
困難である。
用せず半導体素子を簡略に基板に基板上に実装できる特
徴を有するが、次のような問題がある。即ち、半導体素
子１上に形成されたバンプ１６の半導体素子１の能動面
からの高さをまった（均一に揃えることは製造上非常に
困難である。
このため、半導体素子１を基板７上に搭載した際バンプ
１６と配線パターン８の間に間隙が生じ電気的導通をと
ることが出来なくなる。また、この間隙を生じさせない
ためには、半導体素子１を基板７上に搭載する際、過度
の加重を半導体素子１に加え、バンプ１６を変形させな
ければならない。金属塊であるバンプ１６を変形させる
ために要する加重は、通常、シリコンの準結晶で作られ
ている半導体素子１を容易に変形、破壊する。−例を揚
げると、平面積が９ ｗａ Ｘ ６ ｔａｒ、厚みが０
．５閣の半導体素子１上に約２００個のＡｕメツキのバ
ンプ１６が形成され、その平面積は０．１ ｒｔａｎ
Ｘ０３１聾、半導体素子１の能動面からの高さは２０μ
ｍから６０μｍまでのばらつきを持つ。この半導体素子
１をガラス製の基板７上に電気的導通が可能となるよう
にバンプ１６を変形させながら搭載する際に必要とした
加重は平均ａｔ６Ｋｐ／−であり、実装したｉｏｏ個の
内１２個の半導体素子１に割れやエツジのかけが見られ
た。
１６と配線パターン８の間に間隙が生じ電気的導通をと
ることが出来なくなる。また、この間隙を生じさせない
ためには、半導体素子１を基板７上に搭載する際、過度
の加重を半導体素子１に加え、バンプ１６を変形させな
ければならない。金属塊であるバンプ１６を変形させる
ために要する加重は、通常、シリコンの準結晶で作られ
ている半導体素子１を容易に変形、破壊する。−例を揚
げると、平面積が９ ｗａ Ｘ ６ ｔａｒ、厚みが０
．５閣の半導体素子１上に約２００個のＡｕメツキのバ
ンプ１６が形成され、その平面積は０．１ ｒｔａｎ
Ｘ０３１聾、半導体素子１の能動面からの高さは２０μ
ｍから６０μｍまでのばらつきを持つ。この半導体素子
１をガラス製の基板７上に電気的導通が可能となるよう
にバンプ１６を変形させながら搭載する際に必要とした
加重は平均ａｔ６Ｋｐ／−であり、実装したｉｏｏ個の
内１２個の半導体素子１に割れやエツジのかけが見られ
た。
本発明は、上記の課題を解決すべくなされたもので、半
導体素子１を基板５上に実装する際、バンプ４が少ない
加重で均一に変形する事により、半導体装置の高い接続
信頼性を得ることを目的としたものである。
導体素子１を基板５上に実装する際、バンプ４が少ない
加重で均一に変形する事により、半導体装置の高い接続
信頼性を得ることを目的としたものである。
本発明の半導体装置は、半導体素子上に形成された突起
電極と、基板上に前記突起電極と対応して形成された配
線パターンとを対向させて接続する構造の半導体装置に
おいて、 前記突起電極を中空、あるいは海綿状としたことを特徴
とする。
電極と、基板上に前記突起電極と対応して形成された配
線パターンとを対向させて接続する構造の半導体装置に
おいて、 前記突起電極を中空、あるいは海綿状としたことを特徴
とする。
中空、あるいは海綿状の突起電極を形成した半導体素子
を基板に加圧接続した場合、突起電極が容易に塑性変形
し、良好な接続が得られる。
を基板に加圧接続した場合、突起電極が容易に塑性変形
し、良好な接続が得られる。
以下、実施例により本発明の詳細を示す。
（実施例１）
第１図は、本発明の一実施例を示す半導体装置めに要部
を拡大して示した断面図である。１は半導体素子、２は
半導体素子１上に配置されている電極、６は半導体素子
１の能動面を保護するために作られたパッシベーション
膜、４は電極２を保護するために作られたバリアメタル
、５は突起電極、６は突起電極５に作られた空洞、７は
基板、８は配線パターン、９は接着剤である。
を拡大して示した断面図である。１は半導体素子、２は
半導体素子１上に配置されている電極、６は半導体素子
１の能動面を保護するために作られたパッシベーション
膜、４は電極２を保護するために作られたバリアメタル
、５は突起電極、６は突起電極５に作られた空洞、７は
基板、８は配線パターン、９は接着剤である。
まず、半導体素子１の電極２上にスパッタ法により、チ
タン・白金・金よりなるバリアメタル４を形成する。バ
リアメタル４は、通常アルミニウムで形成されている電
極２が金の中に拡散し過ぎるのを防ぐために形成される
。次に、バリアメタル４上に突起電極５を形成する。
タン・白金・金よりなるバリアメタル４を形成する。バ
リアメタル４は、通常アルミニウムで形成されている電
極２が金の中に拡散し過ぎるのを防ぐために形成される
。次に、バリアメタル４上に突起電極５を形成する。
第３図（α）〜（＝）は、突起電極５を形成する過程を
示した断面図であり、１ｏはフォトレジストである。
示した断面図であり、１ｏはフォトレジストである。
まず、第５図（ｃＬ）に示すように半導体素子上にフォ
トレジスト１０をスビンコートヲ用いて７〜１０μｍの
厚みとなるよ５塗布し、バリアメタ除く。この半導体素
子１を金メツキ液に漬はバリアメタル上に金を約５μｍ
成長させ、第５図（ｂ）に示すような構造を形成する。
トレジスト１０をスビンコートヲ用いて７〜１０μｍの
厚みとなるよ５塗布し、バリアメタ除く。この半導体素
子１を金メツキ液に漬はバリアメタル上に金を約５μｍ
成長させ、第５図（ｂ）に示すような構造を形成する。
この上に再びフォトンシスト１０を７〜１０μｍ塗布し
、フォト工程により第６図（Ｃ）に示すような形に、フ
ォトレジスト１０を形成する。これを再び金メツキ液に
漬け、金を約５μｍ成長させ、第５図Ｃｄ）に示す様な
構造を作る。以下、同様の工程な繰り返すことにより第
５図（ｅ）の構造を得ることができる。最後に半導体素
子１を剥離液に付けることによりフォトレジスト１０を
取り除き、第２図に示した空洞６を持つ突起電極５を得
る。
、フォト工程により第６図（Ｃ）に示すような形に、フ
ォトレジスト１０を形成する。これを再び金メツキ液に
漬け、金を約５μｍ成長させ、第５図Ｃｄ）に示す様な
構造を作る。以下、同様の工程な繰り返すことにより第
５図（ｅ）の構造を得ることができる。最後に半導体素
子１を剥離液に付けることによりフォトレジスト１０を
取り除き、第２図に示した空洞６を持つ突起電極５を得
る。
上記のよ５に形成した半導体素子１の能動面にエポキシ
系接着剤９を塗布する。次に、半導体素子１上の突起電
極５と基板７上の配線パターン８とを位置合わせを行っ
た後、半導体素子１に約１ｓａｐ／−の圧力を加え一１
突起電極５を変形させながら、半導体素子１を１８０℃
に加熱し、約１０秒間で接着剤９の硬化を終了する。突
起電極５は空洞６を有することにより、金属塊であった
従来のバンプ１６に比べて１／２〜１／４程度の加重で
容易に変形し、さらに、半導体素子１の実装時に加わる
衝撃加重を吸収することもできる。突起電極５が、低加
重で容易に変形することにより、半導体素子１の割れや
エツジのかげは見られず突起電極５の高さのばらつきも
、突起電極５の変形により吸収され、接合不良はまった
く見られなかった。
系接着剤９を塗布する。次に、半導体素子１上の突起電
極５と基板７上の配線パターン８とを位置合わせを行っ
た後、半導体素子１に約１ｓａｐ／−の圧力を加え一１
突起電極５を変形させながら、半導体素子１を１８０℃
に加熱し、約１０秒間で接着剤９の硬化を終了する。突
起電極５は空洞６を有することにより、金属塊であった
従来のバンプ１６に比べて１／２〜１／４程度の加重で
容易に変形し、さらに、半導体素子１の実装時に加わる
衝撃加重を吸収することもできる。突起電極５が、低加
重で容易に変形することにより、半導体素子１の割れや
エツジのかげは見られず突起電極５の高さのばらつきも
、突起電極５の変形により吸収され、接合不良はまった
く見られなかった。
（実施例２）
第４図は、本発明を示す他の実施例であり、１は半導体
素子、２は電極、５はパッシベーション膜、４はバリア
メタル、５は突起電極、６は突起電極中の空洞、１１は
フレキシブル基板、１２はリード、１５は、モールド剤
である。
素子、２は電極、５はパッシベーション膜、４はバリア
メタル、５は突起電極、６は突起電極中の空洞、１１は
フレキシブル基板、１２はリード、１５は、モールド剤
である。
実施例１に示した方法により、半導体素子１上に突起電
極５を形成する。ただし、突起電極５の構造は、第５図
に示すようにリード１２と接する面に微小突起１４を数
多（形成する。
極５を形成する。ただし、突起電極５の構造は、第５図
に示すようにリード１２と接する面に微小突起１４を数
多（形成する。
ホＩＪイミド等で形成されたフレキシブル基板１１上に
は、半導体素子１上の突起電極５と対応する形に銅箔を
エツチングして作られたり一ド１２がある。リード１２
と突起電極５を位置合わせした後、半導体素子１に電極
１つ当り約４０１の圧力を加え、さらに４１０℃の加熱
を行ない、突起電極５の先端の微小突起１４をリード１
２に食い込ませ、さらにリード１２の銅と突起電極５の
金との間で共晶合金を形成させ、突起電極５とリード１
２との接合を行なう。最後に半導体素子１の能動面と、
リード１２を腐食等から保護するためにエポキシ系のモ
ールド剤１６を塗布し、１５０℃で５時間硬化させる。
は、半導体素子１上の突起電極５と対応する形に銅箔を
エツチングして作られたり一ド１２がある。リード１２
と突起電極５を位置合わせした後、半導体素子１に電極
１つ当り約４０１の圧力を加え、さらに４１０℃の加熱
を行ない、突起電極５の先端の微小突起１４をリード１
２に食い込ませ、さらにリード１２の銅と突起電極５の
金との間で共晶合金を形成させ、突起電極５とリード１
２との接合を行なう。最後に半導体素子１の能動面と、
リード１２を腐食等から保護するためにエポキシ系のモ
ールド剤１６を塗布し、１５０℃で５時間硬化させる。
突起電極５の先端に微小突起１４を形成しない場合には
、微小突起１４によるリード１２への食い込みがないた
め、微小突起１４がある場合に比べて接合強度が２０％
程度低下する。
、微小突起１４によるリード１２への食い込みがないた
め、微小突起１４がある場合に比べて接合強度が２０％
程度低下する。
（実施例３）
第６図は、本発明を説明するために要部を拡大して示し
た断面図である。１は半導体装置、２は半導体素子１上
に配置されている電極、５はパッシベーション膜、４は
電極２を保護するために作られたバリアメタル、５は突
起電極、１５は突起電極５に作られた樹脂、７は基板、
８は配線パターン、９は接着剤である。
た断面図である。１は半導体装置、２は半導体素子１上
に配置されている電極、５はパッシベーション膜、４は
電極２を保護するために作られたバリアメタル、５は突
起電極、１５は突起電極５に作られた樹脂、７は基板、
８は配線パターン、９は接着剤である。
実刺例１に示した方法と同様に半導体素子１上に突起電
極５を形成する。第７図（α）および（ｂ）に示すよう
に、突起電極５中にポリイミド系樹脂であるフォトレジ
スト１０が残るような構造の突起電極５を形成する。
極５を形成する。第７図（α）および（ｂ）に示すよう
に、突起電極５中にポリイミド系樹脂であるフォトレジ
スト１０が残るような構造の突起電極５を形成する。
その後、実施例１と同様な方法で、半導体装置を作、成
した。この半導体装置においては、突起電極５が押圧変
形した際に樹脂１５が変形保持されているため、樹脂１
５に応力が働き、突起電極５を復元させる力が働く。こ
れにより、突起電極５には、常に配線パターン８を押し
付ける応力が発生し、接続を完全なものとする事ができ
る。
した。この半導体装置においては、突起電極５が押圧変
形した際に樹脂１５が変形保持されているため、樹脂１
５に応力が働き、突起電極５を復元させる力が働く。こ
れにより、突起電極５には、常に配線パターン８を押し
付ける応力が発生し、接続を完全なものとする事ができ
る。
以上の説明から明らかなように、本発明は半導体素子上
に中空あるいは海綿状あるいは樹脂の層を含む突起電極
を形成することにより、半導体素子を基板上に実装する
際に半導体素子に加わえる加重を低減させ、半導体素子
の破壊を防ぎ、さらに半導体素子と基板との接続不良の
発生を大幅に低下させ、加えて半導体素子と基板との接
続強度を向上させることができる。
に中空あるいは海綿状あるいは樹脂の層を含む突起電極
を形成することにより、半導体素子を基板上に実装する
際に半導体素子に加わえる加重を低減させ、半導体素子
の破壊を防ぎ、さらに半導体素子と基板との接続不良の
発生を大幅に低下させ、加えて半導体素子と基板との接
続強度を向上させることができる。
第１図は、本発明による一実施例を示した断面図である
。 第２図は、本発明による一実施例の要部を拡大して示し
た断面図である。 第３図（α）〜（ｇ）は、本発明の半導体装置の突起電
極を形成する過程を示した断面図である第４図は、本発
明による他の実施例を示した断面図である。 第５図は、第４図に示す突起Ｎ罹の構造を示した斜視図
である。 第６図は、本発明を説明するために要部を拡大して示し
た断面図である。 第７図（α）は、突起電極の構造を示した斜視図であり
、第７図Ｃｂ）は、第７図（ａ）の断面「である。 第８図は、従来例を示す断面図である。 １・・・・・・−・半導体素子 ２・・・・・・・・・電 極 ５・・・・・・・・・パッシベーション膜４・・・・・
・・・・バリアメタル ５−−−−・・・・突起電極 ６°°°゛°°・−・空 洞 ７・・・・・・・・・基 板 ８・・・・・・・・・配線パターン ９・・・・・・・・・接着剤 １０・−・−・・・−・フォトレジスト１１・・・−・
・・・７レキシーｙ’ｈ基板１２−・・・・・・・リー
ド １３・・・・・・・・・モールド剤 １４・・・・・・・・・微小突起 １５・・・・・・・・・樹 脂 １６・・・・・・・・・バンプ 第１ 図 第４ 図 第５ 図 第７ 悶 第８ 図
。 第２図は、本発明による一実施例の要部を拡大して示し
た断面図である。 第３図（α）〜（ｇ）は、本発明の半導体装置の突起電
極を形成する過程を示した断面図である第４図は、本発
明による他の実施例を示した断面図である。 第５図は、第４図に示す突起Ｎ罹の構造を示した斜視図
である。 第６図は、本発明を説明するために要部を拡大して示し
た断面図である。 第７図（α）は、突起電極の構造を示した斜視図であり
、第７図Ｃｂ）は、第７図（ａ）の断面「である。 第８図は、従来例を示す断面図である。 １・・・・・・−・半導体素子 ２・・・・・・・・・電 極 ５・・・・・・・・・パッシベーション膜４・・・・・
・・・・バリアメタル ５−−−−・・・・突起電極 ６°°°゛°°・−・空 洞 ７・・・・・・・・・基 板 ８・・・・・・・・・配線パターン ９・・・・・・・・・接着剤 １０・−・−・・・−・フォトレジスト１１・・・−・
・・・７レキシーｙ’ｈ基板１２−・・・・・・・リー
ド １３・・・・・・・・・モールド剤 １４・・・・・・・・・微小突起 １５・・・・・・・・・樹 脂 １６・・・・・・・・・バンプ 第１ 図 第４ 図 第５ 図 第７ 悶 第８ 図
Claims (4)
- （１）半導体素子上に形成された突起電極と、基板上に
前記突起電極と対応して形成された配線パターンとを対
向させて接続する構造の半導体装置において、 前記突起電極を中空、あるいは海綿状としたことを特徴
とする半導体装置。 - （２）上記突起電極中に樹脂の層を含む請求項１記載の
半導体装置。 - （３）上記突起電極として、銅、ニッケル、金、銀、錫
、等の金属材料を用いた請求項１又は請求項２記載の半
導体装置。 - （４）上記突起電極中に含まれる樹脂として、アクリル
系樹脂、シリコン系樹脂、エポキシ系樹脂、ポリイミド
系樹脂、等の高分子重合体を用いた請求項１又は請求項
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259466A JPH04137630A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259466A JPH04137630A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137630A true JPH04137630A (ja) | 1992-05-12 |
Family
ID=17334468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259466A Pending JPH04137630A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137630A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997033313A1 (fr) * | 1996-03-06 | 1997-09-12 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
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| WO2021171823A1 (ja) * | 2020-02-28 | 2021-09-02 | ソニーグループ株式会社 | 端子および接続方法 |
-
1990
- 1990-09-28 JP JP2259466A patent/JPH04137630A/ja active Pending
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| JP6754921B1 (ja) * | 2018-12-14 | 2020-09-16 | パナソニックセミコンダクターソリューションズ株式会社 | 半導体装置 |
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