JP2007306027A - 半導体チップ - Google Patents
半導体チップ Download PDFInfo
- Publication number
- JP2007306027A JP2007306027A JP2007190313A JP2007190313A JP2007306027A JP 2007306027 A JP2007306027 A JP 2007306027A JP 2007190313 A JP2007190313 A JP 2007190313A JP 2007190313 A JP2007190313 A JP 2007190313A JP 2007306027 A JP2007306027 A JP 2007306027A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- substrate
- layer
- insulating layer
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】第1絶縁層36の表面に、第1絶縁層36に形成された複数のビア42と第2絶縁層48に形成される銅めっきポスト50とを接続するためプレーン層46を形成する。銅めっきポスト50には、半田等の低融点金属からなるバンプ56が配設されている。プレーン層46を介して配線を統合するため、配線密度を高めることができると共に、バンプ56の数を削減することができる。
【選択図】図1
Description
半導体チップの電極パッド側に形成された絶縁層と、
前記絶縁層に形成され前記電極パッドへ接続するビアと、
前記ビアを介して2以上の前記電極パッドに接続されたプレーン層と、
前記ビアを介して1の前記電極パッドに接続された導体回路と、を有することを技術的特徴とする。
前記外部接続用基板には、バイアホールと、該バイアホールを介して2以上の前記電極パッドに接続されたプレーン層と、該バイアホールを介して1の前記電極パッドに接続された導体回路とが形成されていることを技術的特徴とする。
図1(A)は本発明の第1実施形態に係る半導体チップの断面を示している。半導体チップ30の下面には、パッシベーション膜34の開口にジンケート処理されたアルミニウム電極パッド32が形成されている。本実施形態では、パッシベーション膜34の下面に第1絶縁層36が配設され、該第1絶縁層36には、該アルミニウム電極パッド32に至るテーパ状に広がった非貫通孔36aが形成されている。そして、該非貫通孔36aの底部のアルミニウム電極パッド32には、ニッケルめっき層38,ニッケルと銅との複合めっき層40を介在させて、銅めっきを充填してなるビア42が形成されている。該ビア42には、導体回路44及びプレーン層46が接続されている。
ここでは、図2の工程(A)に示すパッシベーション膜34の開口にアルミニウム電極パッド32が形成された半導体チップ30に対して、以下の工程で銅めっきポストおよびバンプを形成する。先ず、図2の工程(B)に示すように半導体チップ30を常温で10〜30秒間、金属塩である酸化亜鉛と還元剤として水酸化ナトリウムを混合した液中に浸漬することで、アルミニウム電極パッド32にジンケート処理を施す。これにより、ニッケルめっき層或いは複合めっき層の析出を容易ならしめる。
この絶縁樹脂としては、本実施形態では、レーザー加工により非貫通孔を形成するため、熱硬化性のエポキシ樹脂やポリイミド樹脂を用いる。化学的な処理により非貫通孔を形成する場合には、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、図3の工程(F)に示すように乾燥処理を行った後、レーザにより第1非貫通孔36aを形成する。そしてさらに、加熱処理してアルミニウム電極パッド32に至る非貫通孔36aを有する第1絶縁層36を形成する。
半導体チップ30の下面には、パッシベーション膜34の開口にジンケート処理されたアルミニウム電極パッド32が形成されている。本実施形態では、パッシベーション膜34の下面に第1絶縁層36が配設され、該第1絶縁層36には、該アルミニウム電極パッド32に至るテーパ状に広がった非貫通孔36aが形成されている。そして、該非貫通孔36aの底部のアルミニウム電極パッド32には、ニッケルめっき層38,ニッケルと銅との複合めっき層40を介在させて、銅めっきを充填してなるビア42及び導体回路44が形成されている。
ここでは、先ず、半導体チップ側への第1絶縁層36及びビア42の形成については、図2及び図3を参照して上述した第1実施形態と同様であるため、第1基板60Aの形成方法に付いて、図8を参照して説明する。
図8の工程(A)に示すように、片面に金属層72の形成された絶縁性基材70に、接着剤層74及びPET(ポリエチレンテレフトレイト)フィルム76を貼り付ける。
ここで、絶縁性基材70としては、有機系絶縁性基材であれば使用でき、具体的には、アラミド不織布−エポキシ樹脂基材、ガラス布エポキシ樹脂基材、アラミド不織布−ポリイミド基材、ビスマレイミドトリアジン樹脂基材から選ばれるリジッド(硬質)の積層基材、あるいは、ポリフェニレンエーテル(PPE)フィルム、ポリイミド(PI)などのフィルムからなるフレキシブル基材から選ばれる1種であることが望ましい。
一方、金属層72の厚さは、5〜35μm、好ましくは8〜30μmであり、12〜25μmが好適である。これは、後述するようにレーザ加工にて孔明けした際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングが難しいからである。
32 アルミニウム電極パッド
34 パッシベーション膜
38 ニッケルめっき層
40 複合めっき層
42 ビア
44 導体回路
46 プレーン層
56 バンプ
60 外部接続用基板
60A 第1基板
60B 第2基板
60C 第3基板
62A、62B、62C スルーホール
68A、68B、68C 突起状導体
74 接着剤層
Claims (4)
- 半導体チップの電極パッド側に形成された絶縁層と、
前記絶縁層に形成され前記電極パッドへ接続するビアと、
前記ビアを介して2以上の前記電極パッドに接続されたプレーン層と、
前記ビアを介して1の前記電極パッドに接続された導体回路と、を有することを特徴とする半導体チップ。 - 前記絶縁層上にビアを備える第2の絶縁層が形成され、
前記第2の絶縁層のビアは、内部に弾性樹脂が充填されてなることを特徴とする請求項1の半導体チップ。 - 接着剤を介して外部接続用基板の貼られた半導体チップであって、
前記外部接続用基板には、バイアホールと、該バイアホールを介して2以上の半導体チップの電極パッドに接続されたプレーン層と、該バイアホールを介して1の前記電極パッドに接続された導体回路とが形成されていることを特徴とする半導体チップ。 - 前記電極パッドは、ジンケート処理されたアルミニウム電極パッドであり、該電極パッドの上に銅めっきからなる前記ビアが、ニッケルと銅の複合めっき層を介して形成されていることを特徴とする請求項1記載の半導体チップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007190313A JP4679553B2 (ja) | 2007-07-23 | 2007-07-23 | 半導体チップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007190313A JP4679553B2 (ja) | 2007-07-23 | 2007-07-23 | 半導体チップ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32488699A Division JP4004196B2 (ja) | 1999-11-16 | 1999-11-16 | 半導体チップ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007306027A true JP2007306027A (ja) | 2007-11-22 |
JP4679553B2 JP4679553B2 (ja) | 2011-04-27 |
Family
ID=38839632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007190313A Expired - Fee Related JP4679553B2 (ja) | 2007-07-23 | 2007-07-23 | 半導体チップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4679553B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009246367A (ja) * | 2008-03-31 | 2009-10-22 | General Electric Co <Ge> | ウェーハ・スケール・パッケージを形成するシステム及び方法 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04116830A (ja) * | 1990-09-06 | 1992-04-17 | Mitsubishi Electric Corp | 半導体装置 |
JPH08222626A (ja) * | 1995-02-09 | 1996-08-30 | Murata Mfg Co Ltd | 電極パッドの形成方法 |
JPH08306743A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体パッケージ及び半導体装置 |
JPH08330356A (ja) * | 1995-03-24 | 1996-12-13 | Shinko Electric Ind Co Ltd | 導体層付異方性導電シートおよびこれを用いた配線基板 |
JPH09232318A (ja) * | 1996-02-20 | 1997-09-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH09321181A (ja) * | 1996-05-29 | 1997-12-12 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH10199886A (ja) * | 1997-01-06 | 1998-07-31 | Rohm Co Ltd | 半導体装置及びその製造方法 |
JPH1126634A (ja) * | 1997-07-04 | 1999-01-29 | Nec Corp | 半導体装置 |
JPH11111896A (ja) * | 1997-10-03 | 1999-04-23 | Nec Corp | 半導体装置及びその製造方法 |
JPH11135672A (ja) * | 1997-10-28 | 1999-05-21 | Matsushita Electric Works Ltd | 半導体パッケージ |
JPH11224890A (ja) * | 1997-12-01 | 1999-08-17 | Mitsui High Tec Inc | 半導体装置およびその製造方法 |
JP2000235979A (ja) * | 1999-02-15 | 2000-08-29 | Casio Comput Co Ltd | 半導体装置 |
-
2007
- 2007-07-23 JP JP2007190313A patent/JP4679553B2/ja not_active Expired - Fee Related
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04116830A (ja) * | 1990-09-06 | 1992-04-17 | Mitsubishi Electric Corp | 半導体装置 |
JPH08222626A (ja) * | 1995-02-09 | 1996-08-30 | Murata Mfg Co Ltd | 電極パッドの形成方法 |
JPH08330356A (ja) * | 1995-03-24 | 1996-12-13 | Shinko Electric Ind Co Ltd | 導体層付異方性導電シートおよびこれを用いた配線基板 |
JPH08306743A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体パッケージ及び半導体装置 |
JPH09232318A (ja) * | 1996-02-20 | 1997-09-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH09321181A (ja) * | 1996-05-29 | 1997-12-12 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH10199886A (ja) * | 1997-01-06 | 1998-07-31 | Rohm Co Ltd | 半導体装置及びその製造方法 |
JPH1126634A (ja) * | 1997-07-04 | 1999-01-29 | Nec Corp | 半導体装置 |
JPH11111896A (ja) * | 1997-10-03 | 1999-04-23 | Nec Corp | 半導体装置及びその製造方法 |
JPH11135672A (ja) * | 1997-10-28 | 1999-05-21 | Matsushita Electric Works Ltd | 半導体パッケージ |
JPH11224890A (ja) * | 1997-12-01 | 1999-08-17 | Mitsui High Tec Inc | 半導体装置およびその製造方法 |
JP2000235979A (ja) * | 1999-02-15 | 2000-08-29 | Casio Comput Co Ltd | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009246367A (ja) * | 2008-03-31 | 2009-10-22 | General Electric Co <Ge> | ウェーハ・スケール・パッケージを形成するシステム及び方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4679553B2 (ja) | 2011-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106165554B (zh) | 印刷电路板、封装基板及其制造方法 | |
JP4427874B2 (ja) | 多層配線板の製造方法および多層配線板 | |
JP4073945B1 (ja) | 多層配線基板の製造方法 | |
WO2003067656A1 (fr) | Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur | |
JPWO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
JP3853219B2 (ja) | 半導体素子内蔵基板および多層回路基板 | |
US10098243B2 (en) | Printed wiring board and semiconductor package | |
JP4022405B2 (ja) | 半導体チップ実装用回路基板 | |
JP2006286724A (ja) | 配線基板及びその製造方法 | |
JP4004196B2 (ja) | 半導体チップ | |
JP2004152904A (ja) | 電解銅箔、電解銅箔付きフィルム及び多層配線基板と、その製造方法 | |
JP4376891B2 (ja) | 半導体モジュール | |
JP4493923B2 (ja) | プリント配線板 | |
JP2002246536A (ja) | 三次元実装パッケージの製造方法、及びその製造用のパッケージモジュール | |
JP2003234432A (ja) | 半導体チップ実装回路基板および多層化回路基板 | |
US8026448B2 (en) | Multilayer wiring board and method of manufacturing the same | |
JP4679553B2 (ja) | 半導体チップ | |
JP3963620B2 (ja) | 半導体チップ及びその製造方法 | |
KR101109287B1 (ko) | 전자부품 내장형 인쇄회로기판 및 그 제조방법 | |
JP4376890B2 (ja) | 半導体チップ実装用回路基板 | |
JP2003234431A (ja) | 半導体チップ実装回路基板とその製造方法および多層化回路基板 | |
KR101543031B1 (ko) | 인쇄회로기판 및 그 제조 방법 | |
JP3725489B2 (ja) | 配線基板の製造方法 | |
JP3996049B2 (ja) | 配線板およびその製造方法、並びに、多層配線板 | |
JP2008181920A (ja) | 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100823 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100914 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101213 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110201 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |