JPH11111896A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH11111896A
JPH11111896A JP27132397A JP27132397A JPH11111896A JP H11111896 A JPH11111896 A JP H11111896A JP 27132397 A JP27132397 A JP 27132397A JP 27132397 A JP27132397 A JP 27132397A JP H11111896 A JPH11111896 A JP H11111896A
Authority
JP
Japan
Prior art keywords
resin layer
semiconductor device
forming
external connection
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP27132397A
Other languages
English (en)
Other versions
JP3152180B2 (ja
Inventor
Hirobumi Nakamura
博文 中村
Masaki Tago
雅基 田子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP27132397A priority Critical patent/JP3152180B2/ja
Priority to US09/166,176 priority patent/US6344696B2/en
Priority to EP19980118765 priority patent/EP0907204A3/en
Publication of JPH11111896A publication Critical patent/JPH11111896A/ja
Application granted granted Critical
Publication of JP3152180B2 publication Critical patent/JP3152180B2/ja
Priority to US10/023,805 priority patent/US6555416B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【課題】 チップサイズパッケージ（ＣＳＰ）の軽薄短
小化、低コスト化および接続、耐湿の高信頼性等の長所
を有する半導体装置およびその製造方法を提供する。 【解決手段】 シリコンチップに直接低弾性樹脂を塗布
し、パターンをシリコンチップ上にビルドアップし、周
辺パッドタイプをエリアタイプの外部接続用電極に形成
する。露光現像のプロセスで樹脂層を形成する場合は、
レーザーにより穴を樹脂層に形成する。ウエハー状態で
ハーフカットのスクライブ溝を形成し、それから低弾性
樹脂を塗布するので、シリコンチップの回路の破断面を
外気に触れさせない。樹脂層の弾性率２００ｋｇｆ／ｍ
ｍ2 以下、厚さ２０μｍ以上、導体パターンの厚みが５
μｍ以上であることが好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップサイズパッ
ケージ（以下ＣＳＰと略称する。）タイプの半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】図８（ａ）〜（ｃ）は、それぞれ、従来
のこの種のＣＳＰを示す断面図である。
【０００３】ＣＳＰは、半導体パッケージを極限までに
小型化、軽量化を進めたパッケージであり、現在図８に
示すような形態のＣＳＰがある。従来のこの種のＣＳＰ
について図８を用いて説明する。
【０００４】まず図８（ａ）は、シリコンチップ２の電
極パッドに金バンプ１３を形成し、基板１４にフリップ
チップ型で接続を採り、シリコンチッブ２と基板４が作
る隙間を封入樹脂１２で封止する。この場合、基板ｌ４
を用いて、シリコンチップ２の電極ピッチよりも基板１
４に形成された外部接続用電極のピッチを粗く採ること
ができる。
【０００５】また、同様に図８（ｂ）は、キャリアーテ
ープ１８をシリコンチップ２に接着剤１７を用いて接着
し、キヤリアーテープ１８に形成された金バンプ１３を
用いて、シリコンチップ２の電極パッドと接続する方法
を採っていた。この場合もキャリアーテープ１８を用い
て、シリコンチップ２の電極パッドピッチよりもキャリ
アーテープ１８に形成された外部接続用電極のピッチを
粗く採ることができる。
【０００６】更に、図８（ｃ）は、基板１４上にシリコ
ンチップ２をフェースアップで接着し、金ワイヤ１９を
用いて、シリコンチップ２の電極パッドと基板１４のパ
ッドを接続し、基板１４を用いて、シリコンチップ１２
の電極パッドピッチよりも基板１４に形成された外部接
続用電極のピッチを粗く採ることができる。
【０００７】以上のように、従来この種のＣＳＰは、シ
リコンチップ２にインターポーザーと称する基板あるい
はフイルムを用いて、シリコンチップの電極パッドが狭
いものを広くしていた。特開平７−２３１０２０（エリ
アパッド付き半導体チップの製造方法）に記載されてい
る内容として、シリコンチップに突起状ボンディングパ
ッドを形成し、配線基板に形成された接続用バンプとを
プリプレグ層を介して接着することにより、ＣＳＰ化す
るというものであった。
【０００８】現在ＣＳＰの課題として、ＣＳＰをマザー
ボードに実装した場合、インターポーザーポードがフイ
ルムタイプの図８（ｂ）の場合は、シリコンチップ２の
熱膨張率にキャリアーテープ１８の熱膨張率が押さえ込
まれ、マザーボードの持つ熱膨張率との差が大きくな
り、信頼性試験にて、外部接続用電極に形成したソルダ
ーボール２０に多大な応カがかかり、接続部にクランク
が入り接続不良を起こしやすい。この問題を解決する方
法として、特表平８−５０４０６３（ダイとチップキヤ
リアーとの間にインターフェイスを形成する方法）にあ
るように、キャリアーテープ１８とシリコンチップ２の
間に低弾性の樹脂を封入するという形態のＣＳＰがあ
る。
【０００９】また、ＩЁＭで実施されている形態とし
て、シリコンチップの外部端子を初めからエリア状に配
列してある半導体装置もある。この方式をＣ４と呼んで
いる。
【００１０】
【発明が解決しようとする課題】上述の従来技術には、
次のような問題点がある。
【００１１】第１の問題点は、現状のＣＳＰは、シリコ
ンチップを基板やキャリヤーテープに載せＣＳＰとして
いるので、半導体装置として、大きく・厚く・重くな
り、半導体裏置としてのコストも高いものとなつてい
る。
【００１２】その理由は、基板やキャリアーテープを使
用するので、その分の厚さ、重さが発生し、また基板や
キャリアーテープを別に作製するので、この分がコスト
アップにつながる。
【００１３】第２の問題点は、ＩＢＭの行つているＣ４
工法は、シリコンチップに通常の半導体の製造プロセス
で使用する絶縁膜上に外部接続電極を形成してなるた
め、マザーボードなどに搭載した際に、シリコンチップ
とマザーボードとの間に樹脂封止が必要である。そのた
め、コストアップとなる点と樹脂封止をしてしまうた
め、不良品であった場合のリペアができないという問題
点がある。
【００１４】その理由は、通常のシリコンチップの製造
プロセスで使用する絶縁膜は、弾性率が高く、また非常
に１０μｍ以下の薄い膜のために、シリコンチップの熱
膨張率と格載するマザーボードの熱膨張率との差を緩和
する働きがもてないため、シリコンチップとマザーボー
ドが作る間隙に樹脂封止する必要がある。シリコンチッ
プとマザーボードを封止樹脂で接着しているため、リペ
アができない。
【００１５】又、Ｃ４の様に、シリコンウエハーに樹脂
層を形成し、その樹脂上に外部接続用電極を形成し、シ
リコンチップを個辺に切断した場合、シリコンチップの
回路の切断面が露出する問題がある。
【００１６】その理由は、シリコンウエハー上に構脂を
ビルドアツプして、外部接続用電極端子を形成して、チ
ップを個片にする場合ウエハーをダイサーで切断するた
め、その切断面がそのまま外気に接触することになるか
らである。
【００１７】本発明の目的は、チップサイズパッケージ
（ＣＳＰ）で、シリコンチップに直接低弾性樹脂層を形
成しそれにパターン形成を行うことにより、外部接続電
極を形成するので、より軽薄短小化を目指し、マザーボ
ード実装後の接続信頼性を向上させることと、シリコン
チップに直接低弾性樹脂を形成し、それにパターン形成
を行うことにより低コストでＣＳＰを製造することを目
的とする。
【００１８】更に、シリコンチップの回路の破断面を直
接外気と接触しないように、ウエハー状態でハーフカツ
トのスクライブ溝を形成し、低弾性樹脂を塗布すること
により、耐湿信頼性を高めることを目的とする。
【００１９】
【課題を解決するための手段】第一に、シリコンチップ
に直接低弾性樹脂を塗布し、パターンをシリコンチップ
上にビルドアップし、周辺パッドタイプをエリアタイプ
の外部接続用電極に形成すること。特に、低弾性樹脂を
使用したことと本低弾性樹脂層を厚く（２０μｍ以上）
形成できることが特徴となる。弾性率としては２００ｋ
ｇｆ／ｍｍ２以下であり、特に１０ｋｇｆ／ｍｍ2以下
が好ましい結果を与える。また、この種の樹脂層の形成
が、露光現像のプロセスにて、形成する場合は、樹脂層
厚が４０μｍ以上となると５０μｍ以下の穴径を形成す
ることが難しくなるのでその場合は、レーザーにより樹
脂に穴を形成することにより、微細でかつ樹脂層の厚い
ものまで形成できることが特徴となる。
【００２０】第二に、ウエハー状態でハーフカットのス
クライブ溝を形成し、それから低弾性樹脂を塗布するの
で、シリコンチップの回路の破断面を本低弾性樹脂で保
護し外気に直接触れさせないことを特徴とする。
【００２１】第三に、シリコンチップに直接低弾性樹脂
を塗布し、パターンをシリコンチップ上にビルドアップ
するので、パターンを銅めっきで５μｍ以上の厚さで形
成できるため接続信頼性を高くできる。
【００２２】本発明では、シリコンチップに直接低弾性
率の樹脂層を２０μｍ以上の厚さで形成し、シリコンチ
ップの周辺パッドタイプのものを低弾性率の樹脂層を介
してエリアタイブの外部接続パッドに変換するので、イ
ンターポーザー基板的なものが不必要となる。これは、
シリコンチップに直接形成された低弾性率の樹脂層が２
０μｍ以上の厚さで形成されるために、シリコンチップ
の熱膨張率とマザーボードの熱彫張率の差をこの低弾性
率の樹脂層により、応カを緩和するためにマザーボード
に実装した際に、マザーボードとシリコンチップがつく
る間隙に樹脂封止をする必要がない。また、シリコンチ
ップ上に形成された導電性パターンは、銅めっきで５μ
ｍ以上の厚さに形成できるので、パターンの信頼性も高
めることができる。Ｃ４で形成された場合は、半導体製
造プロセスからのパターン形成となるので、パターン厚
は５μｍ以下になり、更にビルドアップの樹脂層も５μ
ｍ以下と薄くなるので、上述のような、応力緩和の効果
がない。
【００２３】また、本発明の一例の作製方法で行うと、
シリコンチップの回路の破断面がＣＳＰとして、側面で
外気と接触する。そこで、ウエハー状態で、シリコンチ
ップ単体に切断すべき場所に、予めスクライブ溝を形成
し、そこに低弾性率樹脂を塗布するので、シリコンチッ
プの回路破断面が外気と直接触れることがないため吸湿
信頼性が向上する。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００２５】図１（ａ）は、本発明の半導体装置の一実
施形態例の一実施例の断面図、（ｂ）は、（ａ）の上面
からの透視図、図２（ａ）〜（ｉ）は、本実施例の製造
方法を順に示す断面図である。
【００２６】なお、図１（ａ）は、図１（ｂ）の線Ａ−
Ａ断面図を表す。まず、シリコンチップ２のアルミパッ
ド３と電気導電性物質６と外部接続用電極５が図１
（ｂ）の如く配置されている。シリコンチップと半導体
チップは同義である。シリコンチップ２上には回路と、
相互接続配線層と、入出力用電極パッドが形成されてい
る。ここでは入出力電極パッドとしてあるパッド３のみ
が図示されている。本構造を図１（ａ）を用いて説明す
ると、シリコンチップ２の上面に低弾性樹脂層４があ
り、シリコンチップ２の電極パッドであるアルミパッド
３上の低弾性樹脂層４に穴があり、そこに電気導電性物
質６を介して低弾性樹脂層４の上面に形成された外部接
続用電極５に電気的に接続を採る構造となっている。ま
た、低弾性樹脂層４の上面に形成された外部接続用電極
５およびアルミパッド３上に形成された電気導電性物質
６およびそこから外部接続用電極５までを電気的に結ぶ
導電性物質によるパターンを、ソルダーレジスト層１で
任意の位置に形成した構造となる。
【００２７】次に、本第１の実施の形態に示した半導体
装置の製造方法に関して、図２を参照して詳細に説明す
る。
【００２８】まず、図２（ａ）は、通常のシリコンチッ
プの構造を表す。シリコンチップ２の上面にシリコンチ
ップ２の電極パッド部９があり、本電極パッド部は、ア
ルミパッド３で構成されている。また、金めっきされた
電極パッドの場合もある。更にシリコンチップ２の上面
には、任意の位置にポリイミド膜８が形成されている。
これは相互接続配線の一部をなすものである。本ポリイ
ミド膜８は、特に窒化膜であってもまた、形成されてい
なくても特に問題はない。
【００２９】図２（ｂ）は、低弾性樹脂層４を形成した
図である。低弾性樹脂４として、液状樹脂を使用する場
合は、スピンコーター、カーテンコーターあるいはスロ
ットコーターを用いて塗布し、ドライフィルム状の樹脂
を使用するのであればラミネーターを用いて塗布して、
樹脂の乾燥、硬化を行い得る。
【００３０】図２（ｃ）は、低弾性樹脂層４の所望の位
置に穴を形成し、導電ペースト６ａを充填した図であ
る。低弾性樹脂層４の穴形成としては、レーザーにょり
アルミパッド３が露出する状態に加工する。また、低弾
性樹脂層４が感光性樹脂で形成されている場合は、露光
〜現像処理にて、穴加工を行う。
【００３１】図２（ｄ）は、低弾性樹脂層上面と導電ペ
ースト６ａの上面にスパッター装置を使用して、スパツ
ター金属膜１０（あるいは無電解銅めっき）を形成した
図である。
【００３２】次に、図２（ｅ）のように、スパツター金
属膜１０上に、めっきレジスト１１を形成する。
【００３３】図２（ｆ）の様に、銅めっき６ｂを形成し
たい部分を露光現像処理にて、めっきレジスト１１を形
成する。
【００３４】図２（ｇ）に示す様に、スパツター金属膜
１０（あるいは無電解銅）めっきのを出した部分に電解
銅めっき６ｂを形成する。
【００３５】図２（ｈ）に示す様に、めっきレジスト１
１を剥離し、更にスパッター金属膜１０（あるいは無電
解銅めっき）が露出している部分を除去する。
【００３６】図２（ｉ）に示す様に、外部接続用電極５
を露出する様な形状にソルダーレジスト層１を形成して
本発明の半導体装置が得られる。また、必要であれば外
部接続用電極５の部分にソルダーボールを形成して突起
状の外部接続用電極をなす半導体装置も得られる。
【００３７】次に、本発明の第２の実施の形態について
説明する。
【００３８】図５は、第２の実施形態例の一実施例の断
面図、図６は（ａ）〜（ｅ）は、本実施例の製造方法の
前半部分を順に示す断面図、図７（ａ）〜（ｆ）は、本
実施例の製造方法の後半部分を順に示す断面図である。
【００３９】図５に示すように、シリコンチップ２の上
面に低弾性樹脂層４があり、シリコンチップ２の電極パ
ッドであるアルミパッド３上の低弾性樹脂層４に穴があ
り、そこに電気導電性物質６を介して低弾性樹脂層４の
上面に形成された外部接続用電極５に電気的に接続を採
る構造となっている。
【００４０】また、シリコンチップの外周部を図６
（ｂ）のチップスクライブ部７ａのように、シリコンチ
ップ２を研削し、その研削面を低弾性樹脂層４により覆
われている構造を得る。また、低弾性樹脂層４の上面に
形成された外部接続用電極５およびアルミパッド３上に
形成された電気導電性物質６（銅めっき６ｂ）およびそ
こから外部接続用電極５までを電気的に結ぶ導電性物質
によるパターンを、ソルダーレジスト層１で任意の位置
に形成した構造となる。
【００４１】次に、本第２の実施の形態に示した半導体
装置の製造方法に関して、図６および図７を参照して詳
細に説明する。
【００４２】まず、図６（ａ）は、通常のシリコンチッ
プ２の構造を表す。シリコンチップ２の上面にシリコン
チップの電極パッド部９があり、本電極パッド部は、ア
ルミパッドで構成されている。また、金めっきされた電
極パッドの場合もある。更にシリコンチップ２の上面に
は、任意の位置にポリイミド膜８が形成されている。本
ポリイミド膜８は、特に窒化膜であってもまた、形成さ
れていなくても特に間題はない。
【００４３】図６（ｂ）は、シリコンチップ２の切断す
る部分に予めチップスクライブ溝７ａを形成する。
【００４４】図６（ｃ）は、低弾性樹脂層４として液状
の樹脂を使用する場合は、スピンコーター、カーテンコ
ーターあるいはスロツトコーターを用いて塗布し、ドラ
イフイル状の樹脂を使用するのであればラミネーターを
用いて形成し、樹脂の乾燥、硬化を行い図６（ｃ）の低
弾性樹脂層４を形成する。
【００４５】図６（ｄ）は、低弾性樹脂層４の所望の位
置に穴を形成した図である。低弾性樹脂層４の穴形成と
しては、レーザーによりアルミパッド３が露出する状態
に加工する。また、低弾性樹脂層４が感光性樹脂で形成
されている場合は、露光〜現像処理にて、穴加工を行
う。
【００４６】図６（ｅ）は、樹脂層上面とアルミパッド
３を電気的に接続するための方法として、スパッター装
置を使用して、低弾性樹脂層４の上面、穴壁そして穴加
工により露出したアルミパッド部にスパッター金属膜１
０を形成する。また、アルミパッド３上に金めっき処理
してある場合は、スパッター金属膜でなく無電解銅めっ
き処理で金属膜を形成してもよい。
【００４７】図７（ａ）のように、スパッター金属膜１
０上に、めっきレジスト１１を形成する。
【００４８】図７（ｂ）のように、銅めっき６ｂを形成
したい部分を露光現像処理にて、めっきレジスト１１を
形成する。
【００４９】図７（ｃ）に示すように、スパッター金属
膜１０（あるいは無電解銅めっき）の露出した部分に電
解銅めつき６ｂを形成する。
【００５０】図７（ｄ）に示すように、めっきレジスト
１１を剥離し、更にスパッター金属膜１０（あるいは無
電解銅めっき）が露出している部分を除去する。
【００５１】図７（ｅ）に示すように、外部接続用電極
５を露出する様な形状にソルダーレジスト層１を形成す
る。
【００５２】更に、図７（ｆ）に示すように、チップス
クライブ部７ａの位置で切断して、個々の半導体装置が
得られる。また、必要であれば外部接続用電極５の部分
にソルダーボールを形成して突起状の外部接続用電極を
なす半導体装置も得られる。
【００５３】
【実施例】次に、本発明の第一の実施の形態例の第１の
実施例について、図１（ａ），（ｂ）を参照して詳細に
説明する。まず、シリコンチップのアルミパッド３と電
気導電物質６として銀エポキシを使用し、外部接続用電
極５が厚さ１０μｍの銅めっきで成り、図１（ｂ）の如
く配置されている。
【００５４】本構造を図１（ａ）を用いて説明すると、
シリコンチップ２の上面に低弾性エポキシ樹脂で成る低
弾性樹脂層４が４０μｍで形成され、シリコンチップ２
の電極パッドであるアルミパッド３上の樹脂層４に５０
μｍの穴があり、そこに電気導電性物質６である銀エポ
キシ樹脂を介して樹脂層４の上面に形成された外部接続
用電極５に電気的に接続を採る構造となっている。エポ
キシ樹脂の弾性率は１〜１０ｋｇｆ／ｍｍ2の間に設定
されている。また、場合によって、樹脂層４の上面に形
成された外部接続用電極５及びアルミパッド３上に形成
された電気導電性物質６およびそこから外部接続用電極
５までを電気的に結ぶ導電性物質によるパターン上に、
感光性のソルダーレジスト層１を１０〜２０μｍの厚さ
で任意の位置に形成した構造となる。
【００５５】次に、本第一の実施例に示した半導体装置
の製造方法に関して、図２を参照して補足的に説明す
る。
【００５６】図２（ｄ）は、樹脂層上面と銀エポキシ構
脂の上面にスパッター金属膜１０を形成した図である。
このスパッター金属膜として、Ｃｒ−Ｐｄ−ＣｕやＷ−
Ｐｄ−Ｃｕの金属膜を約１μｍ形成する。この際に、ス
パッター金属膜でなく、１〜２μｍ厚の無電解銅めっき
でもよい。
【００５７】図２（ｅ）のように、Ｃｒ−Ｐｄ−Ｃｕや
Ｗ−Ｐｄ−Ｃｕのスパッター金属膜１０あるいは無電解
銅めっき膜上に、１０〜４０μｍ厚のめっきレジスト１
１を形成する。この際、めっきレジストの厚さは、得た
い電解銅めっき厚の厚さに合わせて厚さを選択する。
【００５８】図２（ｈ）に示すように、めっきレジスト
１１を剥離し、更にスパッター金属膜１０（あるいは無
電解銅めっき）が露出している部分を過酸化水素ー硫酸
のソフトエッチング液でエッチング除去するか、バフや
ブラシにより物理的に研磨して除去する。
【００５９】次に、本実施形態例の発明の第２の実施例
について、図３および４を参照して説明する。
【００６０】図３は、本実施形態例の第２の実施例の断
面図、図４（ａ）〜（ｉ）は、本実施例の製造方法を順
に示す断面図である。
【００６１】シリコンチップ２の上面に低弾性エポキシ
樹脂でなる樹脂層４を４０μｍで形成され、シリコンチ
ップ２の電極パッドであるアルミパッド３上の低弾性樹
脂層４に５０μｍの穴があり、そこに電気導電性物質６
である銅めっき６ｂが形成され、低弾性樹脂層４の上面
に形成された上述の銅めっき６ｂと同様に形成された外
部接続用電極５に電気的に接続を採る構造となってい
る。また、場合によつて、低弾性樹脂層４の上面に形成
された外部接続用電極５およびアルミパッド３上に形成
された電気導電性物質６およびそこから外部接続用電極
５までを電気的に結ぶ導電性物質によるパターン上に、
感光性のソルダーレジスト層１を１０〜２０μｍの厚さ
で任意の位置に形成した構造となる。樹脂層４の弾性率
は１〜１０ｋｆ／ｍｍ2 の間にある。これはエポキシ樹
脂のキュア温度と時間をコントロールすることにより調
節できる。
【００６２】次に、本第２の実施例に示した半導体装置
の製造方法に関して、図４を参照して詳細に説明する。
【００６３】ます、図４（ａ）は、通常のシリコンチッ
プの構造を表す。シリコンチップ２の上面にシリコンチ
ップの電極パッド部９があり、本電極パッド部は、アル
ミパッドで構成されている。また、金めっきされた電極
パッドの場合もある。更にシリコンチップ２の上面に
は、任意の位置にポリイミド膜８が形成されている。本
ポリイミド膜８は、特に窒化膜であってもまた、形成さ
れていなくても特に問題はない。
【００６４】図４（ｂ）は、低弾性樹脂層４として液状
の樹脂を使用する場合は、スピンコーター、カーテンコ
ーターあるいはスロットコーターを用いて４０μｍに塗
布し、ドライフィル状の樹脂を使用するのであれば、４
０μｍ厚のドライフィルムをラミネーターを用いて形成
し、樹脂の乾燥、硬化を行い図４（ｂ）の低弾性樹脂層
４を形成する。
【００６５】図４（ｃ）は、低弾性樹脂層４の所望の位
置に穴を形成した図である。樹脂層４の穴形成として
は、レーザーによりアルミパッド３が露出する状態まで
に、５０μｍの径で加工する。また、低弾性樹脂層４が
感光性樹脂で形成されている場合は、露光〜現像処理に
て、穴加工を行う。
【００６６】図４（ｄ）は、低弾性層上面とアルミパッ
ド３を電気的に接続するため方法として、スパッター装
置を使用して、低弾性樹脂層４の上面、穴壁そして穴加
工により露出したアルミパッド部にスパッター金属膜１
０を形成する。このスパツター金属膜として、Ｃｒ−Ｐ
ｄ−ＣｕやＷ―Ｐｄ−Ｃｕの金属膜を約１μｍ形成す
る。また、アルミパッド３上に金めっき処理してある場
合は、スパツター金属膜でなく無電解銅めっき処理で１
〜２μｍの銅めっきの膜を形成してもよい。
【００６７】図４（ｅ）のように、Ｃｒ−Ｐｄ−Ｃｕや
Ｗ−Ｐｄ−Ｃｕのスパツター金属膜１０あるいは無電解
銅めっき膜上に、１０〜４０μｍ厚のめっきレジスト１
１を形成する。この際、めっきレジストの厚さは、得た
い電解銅めっきの厚さに合わせて厚さを選択する。
【００６８】図４（ｆ）のように、銅めっき６ｂを形成
したい部分を露光現像処理にて、めっきレジストを形成
する。
【００６９】図４（ｇ）に示すように、スパッター金属
膜１０（あるいは無電解銅めっき）の露出した部分に電
解銅めっき６ｂを形成する。
【００７０】図（ｈ）に示すように、めっきレジスト１
１を剥離し、更にスパッター金属膜１０（あるいは無亀
解銅めっき）が露出している部分を過酸化水素ー硫酸の
ソフトエツチング液でエッテング除去するか、バフやブ
ラシにより物理的に研磨して除去する。
【００７１】図４（ｉ）に示すように、外部接続用電極
５を露出する様な形状にソルダーレジスト層１を形成し
て本発明の半導体装置が得られる。また、必要であれば
外部接続用電極５の部分にソルダーボールを形成して突
起状の外部接続用電極をなす半導体装置も得られる。
【００７２】次に、本発明の第２の実施形態例の一実施
例（通算第３の実施例）について、図５、図６および図
７を参照して説明する。
【００７３】シリコンチップ２の上面に４０μｍ厚の低
弾性樹脂層４があり、シリコシチップ２の電極パッドで
あるアルミパッド３上の低弾性樹脂層４に５０μｍの穴
があり、そこに電気導電性物質６である銅めっき６ｂを
介して相脂層４の上面に上述の銅めっき６ｂと同時に形
成された外部接続用電極５に電気的に接続を採る構造と
なっている。また、シリコンチップの外周部を図６
（ｂ）のチップスクライプ部７の、ようにシリコンチッ
プ２をシリコンチップ端から５０μｍ内側からシリコン
チップの２００μｍの深さまで研削し、その研削面を樹
脂層４により覆われている構造を得る。場合によって、
低弾性樹脂層４の上面に形成された外部接続用電極５お
よびアルミパッド３上に形成された電気導電性物質６お
よびそこから外部接続用電極５までを電気的に結ぶ銅め
っきによるパターン上に、ソルダーレジスト層１を１０
〜２０μｍの厚さで任意の位置に形成した構造となる。
【００７４】次に、本実施例（通算第３の実施例）に示
した半導体装置の製造方法に関して、図６および図７を
参照して、説明する。
【００７５】シリコンチップ２の上面には、任意の位置
に５μｍ厚のポリイミド膜８が形成されている。図６
（ｂ）は、シリコンチップ２の切断する部分に予めチッ
プスクライブ溝７ａを形成する。本スクライブ溝７ａ
は、幅１００μｍで深さ２００μｍになるように形成す
る。
【００７６】図６（ｃ）は、低弾性相脂層４として液状
の樹脂を使用する場合は、スビンコーター、カーテンコ
ーターあるいはスロットコーターを用いて４０μｍの厚
さに塗布し、ドライフイル状の樹脂を使用するのであれ
ばラミネーターを用いて形成し、樹脂の乾燥、硬化を行
い図６（ｃ）の低弾性樹脂層４を形成する。この際に確
実に、上述のチップスクライプ溝７ａを低弾性樹脂で埋
める。
【００７７】図６（ｄ）は、低弾性樹脂層４の所望の位
置に穴を形成した図である。低弾性樹脂層４の穴形成と
しては、レーザーにより５ｂμｍ径でアルミパッド３が
露出する状態に加工する。また、低弾性樹脂層４が感光
性樹脂で形成されている場合は、露光〜現像処理にて、
穴加工を行う。
【００７８】図６（ｅ）は、低弾性層上面とアルミパッ
ド３を電気的に接続するための方法として、スパッター
装置を使用して、低弾性樹脂層４の上面、穴壁そして穴
加工により露出したアルミパッド部にスパッター金属膜
１０を形成する。このスパッター金属膜として、Ｃｒ−
Ｐｄ−ＣｕやＷ−Ｐｄ−Ｃｕの金属膜を約１μｍ形成す
る。また、アルミパッド３上に金めっき処理してある場
合は、スパッター金属膜でなく無電解銅めっき処理で銅
めっきを１〜２μｍ厚で金属膜を形成してもよい。図７
（ａ）のように、Ｃｒ−Ｐｄ−ＣｕやＷ−Ｐｄ−Ｃｕの
スパッター金属膜１０あるいは無電解銅めっき膜上に、
１０〜４０μｍ厚のめっきレジスト１１を形成する。こ
の際、めっきレジストの厚さは、得たい電解銅めっき厚
の厚さに合わせて厚さを選択する。
【００７９】図７（ｂ）のように、銅めっき６ｂを形成
したい部分を露光現像処理にて、めっきレジスト１１を
形成する。
【００８０】図７（ｃ）に示すように、スパツター金属
膜１０（あるいは無電解銅めっき）の露出した部分に電
解銅めっき６ｂを形成する。
【００８１】図７（ｄ）に示すように、めっきレジスト
１１を剥離し、更にスパツター金属膜１０（あるいは無
電解銅めっき）が露出している部分を過酸化水素−硫酸
のソフトエツチング液でエッチング除去するか、バフや
ブラシにより物理的に研磨して除去する。
【００８２】図７（ｅ）に示すように、外部接続用電極
５を露出する様な形状にソルダーレジスト層１を形成す
る。
【００８３】更に、図７（ｆ）に示すように、チップス
クライブ部７ａより切断して、個々の半導体装置が得ら
れる。また、必要であれば外部接続用電極５の部分にソ
ルダーボールを形成して突起状の外部接続用電極をなす
半導体装置も得られる。
【００８４】
【発明の効果】以上説明したように本発明は、第１に、
インターポーザー基板を使用せずに、直接低弾性の樹脂
をシリコンチップ上に形成し、外部接続用電極を形成し
たので、インターボーザー基板を使用した場合よりも軽
量で薄くなりまた、インターボーザー基板を使用する揚
合、インターボーザー基板が高価なものとなり、作製さ
れたＣＳＰは高価なものとなったのに対し、直接シリコ
ンチップに外部接続用電極を形成したので、安価に形成
でき、第２に、シリコンチップの回路面を予め、ハーフ
カットのチップスクライブ溝を形成することにより、そ
の溝に低弾性樹脂を埋め込むので、シリコンチップ側面
が露出していないので信頼性が高く、第３に、マザーボ
ードの弾性率よりも小さな弾性率の樹脂によりシリコン
チップ上に樹脂層を形成し、その上に外部接続用電極考
形成してなり、マザーボードとシリコンチップとの熱膨
張率の差異をこの低弾性率の樹脂層が応力を緩和するの
で、本ＣＳＰをマザーボードに実装した際に、マザーボ
ードとの接続信頼性が高い、半導体装置およびその製造
方法を提供できる効果がある。
【図面の簡単な説明】
【図１】（ａ）は、本発明の半導体装置の一実施形態例
の一実施例の断面図、（ｂ）は、（ａ）の上面からの透
視図である。
【図２】（ａ）〜（ｉ）は、本実施例の製造方法を順に
示す断面図である。
【図３】本実施形態例の第２の実施例の断面図である。
【図４】（ａ）〜（ｉ）は、本実施例の製造方法を順に
示す断面図である。
【図５】第２の実施形態例の一実施例の断面図である。
【図６】（ａ）〜（ｅ）は、本実施例の製造方法の前半
部分を順に示す断面図である。
【図７】（ａ）〜（ｆ）は、本実施例の製造方法の後半
部分を順に示す断面図である。
【図８】（ａ）〜（ｃ）は、それぞれ、従来のこの種の
ＣＳＰを示す断面図である。
【符号の説明】
１ ソルダーレジスト層 ２ シリコンチップ ３ アルミパッド ４ 低弾性樹脂層 ５ 外部接続用電極 ６ 電気導電物質 ６ａ 導電ペースト ６ｂ 銅めっき ７ 導電性パターン ７ａ チップスクライブ部（溝） ８ ポリイミド ９ 電極パッド部 １０ スパツター金属膜 １１ めっきレジスト １２ 封入樹脂 １３ 金バンプ １４ 基板 １５ パッド １６，２６ 封止樹脂 １７ 接着剤 １８ キャリアーテープ １９ 金ワイヤー ２０ ソルダーボール

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置において、 回路と相互接続配線層と入出力用電極パッドとが形成さ
    れている半導体チップの上面を覆うように形成された樹
    脂層であって前記入出力用電極パッドに対応する位置に
    穴が開けられた前記樹脂層と、 前記樹脂層表面に形成された外部接続用電極と、 前記樹脂層表面に形成され前記入出力用電極パッドと前
    記外部接続用電極とを接続する導体パターンと、 を含むことを特徴とする半導体装置。
  2. 【請求項２】 前記樹脂層の弾性率が、前記半導体チッ
    プの回路と相互接続配線層に用いられている物質の弾性
    率よりも低い、請求項１記載の半導体装置。
  3. 【請求項３】 前記樹脂層表面と前記導体パターン上の
    所望の位置にソルダーレジスト層が形成されている、請
    求項１または２記載の半導体装置。
  4. 【請求項４】 前記樹脂層の弾性率が２００ｋｇｆ／ｍ
    ｍ2 以下である、請求項１ないし３記載の半導体装置。
  5. 【請求項５】 前記樹脂層の厚さが２０μｍ以上ある、
    請求項１ないし３記載の半導体装置。
  6. 【請求項６】 前記導体パターンの厚みが５μｍ以上あ
    る、請求項１ないし４記載の半導体装置。
  7. 【請求項７】 前記入出力用電極パッドが半導体チップ
    の上面の周辺に形成され、前記外部接続用電極が前記樹
    脂層の上面に格子点状に対応する位置に形成されてい
    る、請求項１ないし３記載の半導体装置。
  8. 【請求項８】 前記樹脂層に開けられた前記穴に導電性
    物質が形成された、請求項１ないし３記載の半線体装
    置。
  9. 【請求項９】 前記外部接続用電極上の所望の位置にソ
    ルダーパンプが形成された、請求項１ないし３記載の半
    導体装置。
  10. 【請求項１０】 半導体装置において、 半導体チップの上面に形成され、かつ前記半導体チップ
    の電極パッド上の位置に穴が開けられた樹脂層と、 前記穴に形成された電気導電性物質と、 前記穴の電気導電性物質より前記樹脂層の表層に形成さ
    れた導電性のパターンと、 前記半導体装置の外部接続用電極と、 切断側面が前記樹脂によりコートされている、半導体装
    置のチップ回路層と、を含むことを特徴とする半導体装
    置。
  11. 【請求項１１】 半導体装置の製造方法において、 回路と相互接続配線層と入出力用電極パッドが形成され
    ている半導体ウエハーの上面に、ウエハー上面の全面を
    覆うように樹脂層を形成する工程と、 前記樹脂層の前記入出力用電極パッドに対応する位置に
    穴を開け前記入出力用電極パッドの一部を露出させる工
    程と、 前記穴を介して前記入出力用電極パッドに接続する導電
    性物質を形成する工程と、 前記樹脂層表面に形成された外部接続用電極と、前記樹
    脂層表面に形成され前記導電性物質と前記外部接続用電
    極とを接続する導体パターンと、を形成する工程と、 前記樹脂層表面に形成された前記導体パターン上にソル
    ダーレジスト層を形成する工程と、 前記半導体ウエハーを所望のサイズに切断し複数の半導
    体装置を切り出す工程と、を含むことを特徴とする半導
    体装置の製造方法。
  12. 【請求項１２】 ウエハー上面の全面を覆うように樹脂
    層を形成する工程が、フィルム状の樹脂を積層すること
    よりなる、請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】 前記樹脂層の前記入出力用電極パッド
    に対応する位置に穴を開ける方法として、レーザーを用
    いる、請求項１１記載の半導体装置の製造方法。
  14. 【請求項１４】 前記穴を介して前記入出力用電極パッ
    ドに接続する導電性物質を形成する工程が、導電性ペー
    ストを充填することからなる、請求項１１記載の半導体
    装置の製造方法。
  15. 【請求項１５】 ソルダーレジスト層を形成する工程の
    後に、前記外部接続用電極上の所望の位置に、はんだパ
    ンプを形成する工程を含む、請求項１１記載の半導体装
    置の製造方法。
  16. 【請求項１６】 半導体装置の製造方法において、 半導体ウエハーを個辺に切断するためのスクライブ溝を
    形成する工程と、 液状の樹脂をスピンコーターあるいはカーテンコーター
    を使用して塗布し、前記液状樹脂を乾燥硬化する工程
    と、 レーザー加工により半導体ウエハーの電極パッド上に形
    成された感光性樹脂層に穴を開ける工程と、 スパッターにより金属膜を前記構脂層の表層および前記
    レーザーにて形成した樹脂層の穴壁及びレーザー加工に
    より露出した半導体ウエハーの電極パッド上に形成する
    工程と、 前記スパッター膜上に所望のめっきレジストを形成する
    工程と、 めっきレジストが形成されていない部分に電解銅めっき
    により銅めっきを形成する工程と、 めっきレジストを除去しめっきレジスト除去後の前記樹
    脂層上に形成されているスパッター膜を除去する工程
    と、 樹脂層上に形成された銅めっきのパターン上に所望のソ
    ルダーレジストを形成する工程と、 各半導体装置をウエハーから所望のサイズに切断する工
    程と、 を有することを特徴とする半導体装置の製造方法。
JP27132397A 1997-10-03 1997-10-03 半導体装置及びその製造方法 Expired - Lifetime JP3152180B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP27132397A JP3152180B2 (ja) 1997-10-03 1997-10-03 半導体装置及びその製造方法
US09/166,176 US6344696B2 (en) 1997-10-03 1998-10-05 Chip size package semiconductor device and method of forming the same
EP19980118765 EP0907204A3 (en) 1997-10-03 1998-10-05 Chip size package semiconductor device and method of forming the same
US10/023,805 US6555416B2 (en) 1997-10-03 2001-12-21 Chip size package semiconductor device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27132397A JP3152180B2 (ja) 1997-10-03 1997-10-03 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH11111896A true JPH11111896A (ja) 1999-04-23
JP3152180B2 JP3152180B2 (ja) 2001-04-03

Family

ID=17498460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27132397A Expired - Lifetime JP3152180B2 (ja) 1997-10-03 1997-10-03 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US6344696B2 (ja)
EP (1) EP0907204A3 (ja)
JP (1) JP3152180B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281591B1 (en) 1999-03-11 2001-08-28 Oki Electric Industry Co., Ltd. Semiconductor apparatus and semiconductor apparatus manufacturing method
US6423566B1 (en) 1998-07-24 2002-07-23 International Business Machines Corporation Moisture and ion barrier for protection of devices and interconnect structures
US6437434B1 (en) 2000-09-29 2002-08-20 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor device mounting interconnection board
US6455920B2 (en) 1998-02-27 2002-09-24 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
JP2002368160A (ja) * 2001-05-31 2002-12-20 Samsung Electronics Co Ltd ウェーハレベルパッケージ及びその製造方法
US6538310B2 (en) 2000-03-15 2003-03-25 Nec Corporation LSI package with internal wire patterns to connect and mount bare chip to substrate
US6642627B2 (en) 2001-07-10 2003-11-04 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads and multi-chip package
US6696317B1 (en) 1999-11-04 2004-02-24 Nec Electronics Corporation Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
US7015576B2 (en) 2002-04-18 2006-03-21 Oki Electric Industry Co., Ltd. Semiconductor device which prevents light from entering therein
JP2007306027A (ja) * 2007-07-23 2007-11-22 Ibiden Co Ltd 半導体チップ
US7518217B2 (en) 2004-11-11 2009-04-14 Yamaha Corporation Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor
JP2010161430A (ja) * 1999-08-12 2010-07-22 Fujitsu Semiconductor Ltd 半導体装置
US8110922B2 (en) 2006-04-21 2012-02-07 Samsung Electronics Co., Ltd. Wafer level semiconductor module and method for manufacturing the same
JP2015090891A (ja) * 2013-11-05 2015-05-11 株式会社ザイキューブ 半導体デバイスおよびその製造方法
KR20170018449A (ko) 2014-06-26 2017-02-17 도판 인사츠 가부시키가이샤 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8421158B2 (en) 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
DE19940564C2 (de) * 1999-08-26 2002-03-21 Infineon Technologies Ag Chipkartenmodul und diesen umfassende Chipkarte, sowie Verfahren zur Herstellung des Chipkartenmoduls
JP2004507883A (ja) * 2000-06-27 2004-03-11 インフィネオン　テクノロジーズ　アクチエンゲゼルシャフト 低弾性率誘電体用の熱膨張を調節するための配線
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6486415B2 (en) * 2001-01-16 2002-11-26 International Business Machines Corporation Compliant layer for encapsulated columns
US8125087B2 (en) * 2001-02-20 2012-02-28 Intel Corporation High-density flip-chip interconnect
US6897123B2 (en) 2001-03-05 2005-05-24 Agityne Corporation Bonding of parts with dissimilar thermal expansion coefficients
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6674174B2 (en) * 2001-11-13 2004-01-06 Skyworks Solutions, Inc. Controlled impedance transmission lines in a redistribution layer
US7279787B1 (en) 2001-12-31 2007-10-09 Richard S. Norman Microelectronic complex having clustered conductive members
JP2003297922A (ja) * 2002-04-02 2003-10-17 Umc Japan 半導体装置及び半導体装置の製造方法
US7249174B2 (en) * 2002-06-12 2007-07-24 Bladelogic, Inc. Method and system for executing and undoing distributed server change operations
US6913952B2 (en) * 2003-07-03 2005-07-05 Micron Technology, Inc. Methods of forming circuit traces and contact pads for interposers utilized in semiconductor packages
JP4010298B2 (ja) * 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US20050230821A1 (en) * 2004-04-15 2005-10-20 Kheng Lee T Semiconductor packages, and methods of forming semiconductor packages
JP4072523B2 (ja) * 2004-07-15 2008-04-09 日本電気株式会社 半導体装置
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
CN1901163B (zh) 2005-07-22 2011-04-13 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
JP5263053B2 (ja) * 2009-07-24 2013-08-14 株式会社村田製作所 半導体パッケージおよび半導体パッケージモジュール
JP2012195388A (ja) * 2011-03-15 2012-10-11 Toshiba Corp 半導体装置の製造方法及び半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51137378A (en) 1975-05-22 1976-11-27 Mitsubishi Electric Corp Semi conductor wafer
GB2097998B (en) * 1981-05-06 1985-05-30 Standard Telephones Cables Ltd Mounting of integrated circuits
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
US5023205A (en) * 1989-04-27 1991-06-11 Polycon Method of fabricating hybrid circuit structures
US5852326A (en) * 1990-09-24 1998-12-22 Tessera, Inc. Face-up semiconductor chip assembly
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JPH06268108A (ja) * 1992-09-14 1994-09-22 Dow Corning Corp ハーメチックシール集積回路
WO1994018701A1 (en) * 1993-02-05 1994-08-18 W.L. Gore & Associates, Inc. Stress-resistant semiconductor chip-circuit board interconnect
CA2118994A1 (en) * 1993-06-21 1994-12-22 Claude L. Bertin Polyimide-insulated cube package of stacked semiconductor device chips
JPH0745649A (ja) 1993-07-30 1995-02-14 Toshiba Corp 樹脂封止型半導体装置およびその製造方法ならびにその実装方法
JP3648750B2 (ja) * 1993-09-14 2005-05-18 株式会社日立製作所 積層板及び多層プリント回路板
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
JP3468386B2 (ja) 1995-04-17 2003-11-17 カシオ計算機株式会社 半導体装置の製造方法
JPH0951051A (ja) * 1995-08-07 1997-02-18 Hitachi Ltd 半導体装置
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JPH09219421A (ja) 1996-02-14 1997-08-19 Hitachi Ltd 半導体電子部品の製造方法およびウエハ
US5926694A (en) * 1996-07-11 1999-07-20 Pfu Limited Semiconductor device and a manufacturing method thereof
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784542B2 (en) 1998-02-27 2004-08-31 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US7064047B2 (en) 1998-02-27 2006-06-20 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US6455920B2 (en) 1998-02-27 2002-09-24 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US6657282B2 (en) 1998-02-27 2003-12-02 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US7556985B2 (en) 1998-02-27 2009-07-07 Fujitsu Microelectronics Limited Method of fabricating semiconductor device
US6987054B2 (en) 1998-02-27 2006-01-17 Fujitsu Limited Method of fabricating a semiconductor device having a groove formed in a resin layer
US6423566B1 (en) 1998-07-24 2002-07-23 International Business Machines Corporation Moisture and ion barrier for protection of devices and interconnect structures
US6770543B2 (en) 1999-03-11 2004-08-03 Oki Electric Industry Co., Ltd. Semiconductor apparatus and semiconductor apparatus manufacturing method
US6281591B1 (en) 1999-03-11 2001-08-28 Oki Electric Industry Co., Ltd. Semiconductor apparatus and semiconductor apparatus manufacturing method
JP2010161430A (ja) * 1999-08-12 2010-07-22 Fujitsu Semiconductor Ltd 半導体装置
US6767761B2 (en) 1999-11-04 2004-07-27 Nec Electronics Corporation Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
US6696317B1 (en) 1999-11-04 2004-02-24 Nec Electronics Corporation Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
US6653168B2 (en) 2000-03-15 2003-11-25 Nec Corporation LSI package and internal connecting method used therefor
US6538310B2 (en) 2000-03-15 2003-03-25 Nec Corporation LSI package with internal wire patterns to connect and mount bare chip to substrate
US6437434B1 (en) 2000-09-29 2002-08-20 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor device mounting interconnection board
JP2002368160A (ja) * 2001-05-31 2002-12-20 Samsung Electronics Co Ltd ウェーハレベルパッケージ及びその製造方法
US7148578B2 (en) 2001-07-10 2006-12-12 Samsung Electronics Co., Ltd. Semiconductor multi-chip package
US7576440B2 (en) 2001-07-10 2009-08-18 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads and multi-chip package
US7825523B2 (en) 2001-07-10 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US7453159B2 (en) 2001-07-10 2008-11-18 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US6642627B2 (en) 2001-07-10 2003-11-04 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads and multi-chip package
US7541682B2 (en) 2001-07-10 2009-06-02 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US7547977B2 (en) 2001-07-10 2009-06-16 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
US7015576B2 (en) 2002-04-18 2006-03-21 Oki Electric Industry Co., Ltd. Semiconductor device which prevents light from entering therein
US7368815B2 (en) 2002-04-18 2008-05-06 Oki Electric Industry Co., Ltd. Semiconductor device which prevents light from entering therein
US7518217B2 (en) 2004-11-11 2009-04-14 Yamaha Corporation Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor
US8110922B2 (en) 2006-04-21 2012-02-07 Samsung Electronics Co., Ltd. Wafer level semiconductor module and method for manufacturing the same
JP2007306027A (ja) * 2007-07-23 2007-11-22 Ibiden Co Ltd 半導体チップ
JP4679553B2 (ja) * 2007-07-23 2011-04-27 イビデン株式会社 半導体チップ
JP2015090891A (ja) * 2013-11-05 2015-05-11 株式会社ザイキューブ 半導体デバイスおよびその製造方法
KR20170018449A (ko) 2014-06-26 2017-02-17 도판 인사츠 가부시키가이샤 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법
US9735099B2 (en) 2014-06-26 2017-08-15 Toppan Printing Co., Ltd. Wiring substrate, semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US20020068383A1 (en) 2002-06-06
US20010035586A1 (en) 2001-11-01
EP0907204A2 (en) 1999-04-07
JP3152180B2 (ja) 2001-04-03
EP0907204A3 (en) 1999-08-18
US6555416B2 (en) 2003-04-29
US6344696B2 (en) 2002-02-05

Similar Documents

Publication Publication Date Title
JP3152180B2 (ja) 半導体装置及びその製造方法
US6291271B1 (en) Method of making semiconductor chip package
US6025640A (en) Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US6261864B1 (en) Low-pin-count chip package and manufacturing method thereof
US8105856B2 (en) Method of manufacturing semiconductor device with wiring on side surface thereof
TWI278048B (en) Semiconductor device and its manufacturing method
US6808962B2 (en) Semiconductor device and method for fabricating the semiconductor device
JP2002026198A (ja) 半導体装置及びその製造方法
JP2003522401A (ja) 積層型集積回路パッケージ
JP2002184904A (ja) 半導体装置の製造方法及び半導体装置
US6989291B2 (en) Method for manufacturing circuit devices
JP2003007921A (ja) 回路装置およびその製造方法
JP3915630B2 (ja) Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置
JP3795628B2 (ja) 半導体チップを搭載する配線基板の製造方法
US6734042B2 (en) Semiconductor device and method for fabricating the same
JPH08316360A (ja) Ｉｃ実装構造
JP3279225B2 (ja) バンプを有する電子部品及びその実装構造
JP4023082B2 (ja) 半導体装置およびその製造方法
JPH11297740A (ja) 半導体チップが実装されるキャリアテープ、および半導体装置
JP2000058705A (ja) 半導体装置およびその製造方法
JP3403221B2 (ja) 配線基板付リードフレーム
US20030205793A1 (en) Wire-bonded chip on board package
JP3381833B2 (ja) Ｂｇａ型半導体装置およびその製造方法
EP1365450A1 (en) An improved wire-bonded chip on board package
KR20010045916A (ko) 웨이퍼 레벨 패키지 및 그 제조방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080126

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090126

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100126

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 12

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term