KR20170018449A - 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

배선 기판, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20170018449A
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아카네 고바야시
요시토 아쿠타가와
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도판 인사츠 가부시키가이샤
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
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    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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Abstract

반도체 장치의 제조 효율의 개선에 제공되는 배선 기판 (11) 은, 투명성을 갖는 지지체 (12) 와, 지지체 (12) 의 주면 (12a) 상에 형성됨과 함께, 광의 조사에 의해 분해 가능한 제 3 수지를 포함하는 박리층 (41) 및 박리층 (41) 상에 형성됨과 함께 제 4 수지를 포함하는 보호층 (42) 을 갖는 접착층 (13) 과, 제 1 수지층 (14), 제 1 수지층 (14) 상에 형성되는 제 2 수지층 (19), 및 제 1 수지층 (14) 및 제 2 수지층 (19) 의 사이에 적어도 형성되는 배선 패턴 (18) 을 가지며, 접착층 (13) 상에 형성되는 적층체 (21) 를 구비한다. 이로써, 반도체 칩 (22) 과 외부 접속 부재인 배선 기판 (11) 을 따로 따로 제조할 수 있기 때문에, 반도체 장치 (1) 의 제조 효율의 개선에 제공된다.

Description

배선 기판, 반도체 장치 및 반도체 장치의 제조 방법{WIRING BOARD, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 칩 및 외부 접속 부재를 사용한 반도체 장치가, 전자 기기 및 자동차 등의 여러 가지 분야에 이용되고 있다. 하기 특허문헌 1 에는, 반도체 칩 상에 재배선층 및 외부 접속 단자를 갖는 외부 접속 부재가 직접 형성되는 반도체 장치의 제조 방법이 기재되어 있다. 이 제조 방법에서는, 재배선층 및 외부 접속 단자를 갖는 외부 접속 부재가 반도체 칩 영역 내에 형성된다. 당해 제조 방법에 의해 형성된 반도체 장치는, Fan-in 형의 WLP (Wafer Level Package ： 웨이퍼 레벨 패키지) 로 불리고 있다.
또, 하기 특허문헌 2 에는, 지지 기판에 고정된 반도체 칩의 주위를 덮는 절연층을 형성하고, 당해 반도체 칩 상 및 당해 절연층 상에 재배선층 및 외부 접속 단자를 갖는 외부 접속 부재가 형성되는 반도체 장치의 제조 방법이 기재되어 있다. 이 제조 방법에서는, 반도체 칩의 외연으로부터 외측의 주변 영역에도 재배선층 및 외부 접속 단자를 갖는 외부 접속 부재가 형성된다. 당해 제조 방법에 의해 형성된 반도체 장치는, Fan-out 형의 WLP 로 불리고 있다.
일본 공개특허공보 평11-111896호 일본 공개특허공보 2011-187473호 일본 공개특허공보 2014-7315호
상기 특허문헌 1 에 기재되는 제조 방법에서는, 외부 접속 부재는 반도체 칩 영역 내에 형성되기 때문에, 외부 접속 단자의 수 및 위치가 제한된다. 또, 특허문헌 1, 2 에 기재되는 제조 방법에서는, 개편화된 반도체 칩 상에 직접 외부 접속 부재를 형성하므로, 반도체 장치의 제조 효율이 낮아진다.
본 발명은, 반도체 장치의 제조 효율의 개선에 제공되는 배선 기판과, 제조 효율이 개선된 반도체 장치와, 당해 반도체 장치를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 관련된 배선 기판은, 투명성을 갖는 지지체와, 지지체의 주면 상에 형성되는 접착층과, 제 1 수지층, 제 1 수지층 상에 형성되는 제 2 수지층, 및 제 1 수지층 및 제 2 수지층의 사이에 적어도 형성되는 배선 패턴을 가지며, 접착층 상에 형성되는 적층체를 구비하고, 접착층은, 지지체의 주면 상에 형성됨과 함께, 광의 조사에 의해 분해 가능한 제 3 수지를 포함하는 박리층과, 광으로부터 적층체를 보호하도록 박리층 상에 형성됨과 함께 제 4 수지를 포함하는 보호층을 갖는다.
이 배선 기판에서는, 반도체 장치에 있어서의 반도체 칩이 외부 장치와 접속하기 위한 외부 접속 부재로서 기능하는 적층체가 형성되어 있다. 이로써, 반도체 칩과 외부 접속 부재를 갖는 배선 기판을 따로 따로 제조할 수 있기 때문에, 반도체 장치의 제조 효율의 개선에 제공된다. 또, 이 배선 기판에서는 지지체가 투명성을 가지고 있다. 이로써, 지지체를 개재하여 박리층에 광이 조사됨으로써 제 3 수지가 분해되어, 박리층의 접착력을 약하게 할 수 있다. 더하여, 보호층이, 박리층과 적층체의 사이에 형성됨으로써, 적층체에 광의 에너지가 전달되는 것을 억제할 수 있다. 이로써, 적층체의 제 1 수지층 및 제 2 수지층에 포함되는 수지가 분해되는 것을 억제할 수 있다. 따라서, 반도체 칩과 배선 기판의 적층체를 접합한 후에, 용이하게 지지체를 적층체로부터 박리할 수 있기 때문에, 당해 배선 기판을 사용하여 제조되는 반도체 장치의 박형화가 가능해진다.
또, 지지체의 선팽창 계수는, -1 ppm/℃ 이상 10 ppm/℃ 이하여도 된다. 이 경우, 반도체 칩은 실리콘 기판 등의 무기물을 주성분으로 한 기판에 의해 제조되어 있으므로, 반도체 칩의 선팽창 계수와 지지체의 선팽창 계수가 서로 가까운 값이 된다. 따라서, 배선 기판에 반도체 칩을 탑재했을 때에 발생하는 위치 어긋남을 억제할 수 있다.
또, 지지체는 유리 기판이어도 된다. 이 경우, 지지체를 저렴하고 강도를 높게 함과 함께, 지지체의 대형화가 용이해진다. 또, 지지체의 표면의 조도를 용이하게 조정할 수 있다.
지지체의 주면의 최대 높이 조도는, 0.01 ㎛ 이상 5 ㎛ 이하여도 된다. 이 경우, 지지체 상에 형성되는 적층체의 요철이 작아지기 때문에, 배선 패턴의 단선 및 단락 등을 억제할 수 있다.
또, 보호층이 제 4 수지로 이루어지는 층, 또는 제 4 수지를 주성분으로 한 층이어도 된다. 이 경우, 배선 패턴에 대해 선택성 양호하게 보호층을 제거할 수 있다. 이로써, 배선 패턴의 에칭 등을 방지하고, 그 배선 패턴과 외부 장치의 양호한 접속을 확보할 수 있다. 따라서, 배선 기판을 사용하여 제조되는 반도체 장치의 수율이 향상된다.
또, 적층체의 두께는, 0.001 mm 이상 1 mm 이하여도 된다. 이 경우, 적층체에 있어서의 배선 패턴을 제 1 수지층 및 제 2 수지층에 의해 보호할 수 있음과 함께, 배선 기판의 휨을 억제할 수 있다.
또, 본 발명의 다른 일 양태에 관련된 반도체 장치는, 상기 단락에 기재되는 어느 하나의 배선 기판에 있어서, 지지체가 제거된 적층체와, 일 표면에 돌기 전극이 형성되어 있고, 당해 돌기 전극을 개재하여 적층체의 배선 패턴에 접속되는 반도체 칩을 구비한다. 이 반도체 장치에서는, 반도체 칩과 외부 접속 부재인 적층체가 따로 따로 제조되어 있기 때문에, 반도체 장치의 제조 효율이 개선된다. 또, 배선 기판에 있어서의 지지체가 적층체로부터 제거되어 있음으로써, 반도체 장치의 박형화가 가능해진다.
또, 배선 패턴과 반도체 칩은, 땜납을 포함하는 접속 단자를 개재하여 서로 접속되어 있어도 된다. 이 경우, 배선 패턴과 반도체 칩의 사이에 위치 어긋남이 발생한 경우여도, 땜납을 포함하는 접속 단자에 의해 어긋남을 메울 수 있어, 반도체 칩과 적층체의 사이에 발생하는 접속 불량을 억제할 수 있다.
또, 배선 패턴과 반도체 칩은, 금을 포함하는 접속 단자를 개재하여 서로 접속되어 있어도 된다. 이 경우, 접속 단자의 도전성이 향상됨과 함께, 당해 접속 단자의 부식이 억제된다.
또, 본 발명의 다른 일 양태에 관련된 반도체 장치의 제조 방법은, 상기 단락에 기재되는 어느 하나의 배선 기판을 준비하는 공정과, 배선 기판의 적층체에 반도체 칩을 탑재함과 함께, 배선 패턴에 반도체 칩을 접합하는 공정과, 지지체를 개재하여 접착층에 광을 조사함으로써, 지지체를 적층체로부터 박리하는 공정을 구비한다.
이 반도체 장치의 제조 방법에 의하면, 지지체를 개재하여 박리층에 광이 조사됨으로써 수지가 분해되어, 박리층의 접착력을 약하게 할 수 있다. 따라서, 반도체 칩과 배선 기판의 적층체를 접합한 후에, 용이하게 지지체를 적층체로부터 박리할 수 있기 때문에, 당해 배선 기판을 사용하여 제조되는 반도체 장치의 박형화가 가능해진다. 추가로 적층체에 반도체 칩을 탑재할 때에 지지체를 갖는 배선 기판을 사용함으로써, 핸들링을 용이하게 할 수 있다.
또, 광은 레이저 광이어도 된다. 이 경우, 박리층 내의 수지가 분해되기 위해서 필요한 열에너지를 충분히 가할 수 있어, 박리층의 접착력을 효과적으로 약하게 할 수 있다.
또, 상기 반도체 장치의 제조 방법은, 배선 패턴에 접합된 반도체 칩을 봉지 수지로 덮는 공정을 추가로 구비해도 된다. 이 경우, 반도체 칩을 봉지 수지에 의해 보호할 수 있음과 함께, 반도체 칩의 적층체로부터의 탈리를 억제할 수 있다.
또, 상기 반도체 장치의 제조 방법은, 지지체를 적층체로부터 박리한 공정 후, 적층체로부터 접착층을 제거하는 공정을 추가로 구비해도 된다.
또, 상기 반도체 장치의 제조 방법은, 지지체를 적층체로부터 박리한 공정 후, 적층체에 외부 접속 단자를 형성하는 공정과, 적층체를 절단하여 개편화하는 공정을 추가로 구비해도 된다.
본 발명의 배선 기판, 반도체 장치, 및 당해 반도체 장치를 제조하는 방법에 의하면, 반도체 장치의 제조 효율의 개선 및 당해 반도체 장치의 박형화에 제공되는 배선 기판과, 박형화가 가능해져 제조 효율이 개선된 반도체 장치와, 당해 반도체 장치를 제조하는 방법을 제공할 수 있다.
도 1 은, 본 실시형태의 배선 기판을 사용하여 제조된 반도체 장치를 설명하는 도면이다.
도 2 는, 본 실시형태의 배선 기판을 설명하는 도면이다.
도 3(a) ∼ (c) 는, 배선 기판의 제조 방법의 일례를 설명하는 도면이다.
도 4(a) ∼ (c) 는, 배선 기판의 제조 방법의 일례를 설명하는 도면이다.
도 5(a) ∼ (c) 는, 반도체 장치의 제조 방법의 일례를 설명하는 도면이다.
도 6(a) ∼ (c) 는, 반도체 장치의 제조 방법의 일례를 설명하는 도면이다.
도 7(a) ∼ (c) 는, 반도체 장치의 제조 방법의 일례를 설명하는 도면이다.
도 8 은, 변형예에 관련된 배선 기판의 일부를 나타내는 도면이다.
도 9(a) ∼ (c) 는, 실시예의 배선 기판의 제조 방법을 설명하는 도면이다.
도 10(a) ∼ (c) 는, 실시예의 배선 기판의 제조 방법을 설명하는 도면이다.
이하, 첨부 도면을 참조하여, 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다. 또한, 이하의 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는, 동일 부호를 사용하기로 하고, 중복되는 설명은 생략한다.
도 1 은, 본 실시형태의 배선 기판을 사용하여 제조된 반도체 장치를 설명하는 도면이다. 도 1 에 나타내는 바와 같이, 반도체 장치 (1) 는, 적층체 (21) 와 반도체 칩 (22) 과 언더 필 (24) 과 몰드 수지 (25) 와 복수의 외부 접속 단자 (31) 를 구비하고 있다. 또한, 적층체 (21) 의 상세한 것에 대해서는 후술한다.
반도체 칩 (22) 은, 예를 들어 반도체 기판 표면에 형성되는 트랜지스터 또는 다이오드 등을 갖는 집적 회로 (IC 또는 LSI) 이며, 대략 직방체 형상을 가지고 있다. 반도체 칩 (22) 에 사용되는 반도체 기판은, 예를 들어 실리콘 기판 (Si 기판), 질화갈륨 기판 (GaN 기판), 또는 탄화규소 기판 (SiC 기판) 등의 무기물을 주성분으로 한 기판이 사용된다. 본 실시형태에서는, 반도체 기판으로서 실리콘 기판이 사용된다. 실리콘 기판을 사용하여 형성되는 반도체 칩 (22) 의 선팽창 계수 (CTE ： Coefficient of Thermal Expansion) 는, 약 2 ∼ 4 ppm/℃ (예를 들어 3 ppm/℃) 이다. 본 실시형태에 있어서의 선팽창 계수는, 예를 들어 20 ℃ ∼ 260 ℃ 의 온도 범위 내에 있어서의 온도 상승에 대응하여 변화하는 길이이다.
반도체 칩 (22) 의 표면 (22a) 에는, 돌기 전극 (범프라고도 한다) (23) 이 형성되어 있다. 반도체 칩 (22) 은, 이 돌기 전극 (23) 을 개재하여 적층체 (21) 의 일방의 주면 (21a) 에서 노출되는 배선 패턴 (도시 생략) 과 전기적으로 접속되어 있다. 돌기 전극 (23) 은, 예를 들어 Au, Ag, Cu, Al 등의 금속 혹은 이들의 합금, Cu 에 Au 도금 등을 실시한 금속 복합체, 또는, Sn, Sn-Pb, Sn-Ag, Sn-Cu, Sn-Ag-Cu, Sn-Bi 혹은 Au 계 등의 땜납에 의해 형성된다. 돌기 전극 (23) 은, 반도체 칩 (22) 의 영역 내 전체에 배치되어 있어도 되고, 반도체 칩 (22) 의 주변 영역에 배치되어 있어도 된다. 배선 기판 (11) (도시 생략) 과 반도체 칩 (22) 을 서로 접속하는 방식으로서는, 예를 들어 와이어 본딩 방식 또는 플립 칩 방식을 들 수 있다. 본 실시형태에서는, 실장 면적의 축소화 및 작업의 효율화의 관점에서, 플립 칩 방식에 의해 반도체 칩 (22) 및 적층체 (21) 가 서로 접속되어 있다.
언더 필 (24) 은, 반도체 칩 (22) 을 적층체 (21) 상에 고정 및 봉지하기 위해서 사용되는 접착제이다. 언더 필 (24) 로서는, 예를 들어, 에폭시 수지, 폴리우레탄 수지, 실리콘 수지, 폴리에스테르 수지, 옥세탄 수지, 및 말레이미드 수지 중 1 종 또는 이들 수지의 2 종류 이상이 혼합된 수지에, 필러로서 실리카, 산화티탄, 산화알루미늄, 산화마그네슘, 또는 산화아연 등을 첨가한 재료가 사용된다. 언더 필 (24) 은, 액상이어도 되고, 필름상이어도 된다.
몰드 수지 (25) 는, 반도체 칩 (22) 을 덮어 봉지 및 보호하기 위해서 사용되는 봉지 수지이다. 몰드 수지 (25) 로서는, 예를 들어, 에폭시 수지, 폴리우레탄 수지, 실리콘 수지, 폴리에스테르 수지, 옥세탄 수지, 및 말레이미드 수지 중 1 종 또는 이들 수지의 2 종류 이상이 혼합된 수지에, 필러로서 실리카, 산화티탄, 산화알루미늄, 산화마그네슘, 또는 산화아연 등을 첨가한 재료가 사용된다.
외부 접속 단자 (31) 는, 적층체 (21) 의 타방의 주면 (21b) 상에 형성되어 있다. 외부 접속 단자 (31) 는, 적층체 (21) 내에 형성되어 있는 배선 패턴을 개재하여 반도체 칩 (22) 과 전기적으로 접속되어 있다. 외부 접속 단자 (31) 는, 예를 들어 Sn, Sn-Pb, Sn-Ag, Sn-Cu, Sn-Ag-Cu, 또는 Sn-Bi 등의 땜납에 의해 형성된다. 외부 접속 단자 (31) 가 땜납으로 형성되는 경우, 외부 접속 단자 (31) 를 형성하기 전, 적층체 (21) 의 타방의 주면 (21b) 에서 배선 패턴이 노출된 부분에, 예를 들어 Ni 도금, Au 도금, 또는 Sn 도금이 실시되어도 되고, 프리솔더 처리가 실시되어도 되고, OSP (Organic Solderability Preservative) 등의 유기 피막 처리가 실시되어도 된다.
도 2 는, 본 실시형태의 배선 기판을 설명하는 도면이다. 도 2 에 나타내는 바와 같이, 배선 기판 (11) 은, 지지체 (12) 와 접착층 (접착제층) (13) 과 적층체 (21) 를 구비하고 있다. 적층체 (21) 는, 제 1 수지층 (14), 접속 패드 (15), 배선 패턴 (18), 제 2 수지층 (19), 및 접속 단자 (20) 를 가지고 있다. 적층체 (21) 의 두께는, 예를 들어 0.001 mm 이상 1 mm 이하여도 되고, 0.01 mm 이상 0.8 mm 이하여도 되고, 0.03 mm 이상 0.5 mm 이하여도 되고, 0.001 mm 이상 0.8 mm 이하여도 되고, 0.001 mm 이상 0.5 mm 이하여도 되고, 0.01 mm 이상 0.8 mm 이하여도 되고, 0.01 mm 이상 0.5 mm 이하여도 된다. 적층체 (21) 의 두께가 0.001 mm 이상임으로써, 적층체 (21) 에 형성되는 배선 패턴 (18) 을 제 1 수지층 (14) 및 제 2 수지층 (19) 에 의해 보호할 수 있다. 적층체 (21) 의 두께가 1 mm 이하임으로써, 지지체 (12) 와 적층체 (21) 의 선팽창 계수 등의 차에서 기인한 배선 기판 (11) 의 휨을 억제할 수 있다. 또한, 본 명세서에 있어서의 적층체 (21) 의 두께란, 접착층 (13) 의 상면으로부터 제 2 수지층 (19) 또는 배선 패턴 (18) 의 최상면에 이르기까지의 두께 방향이다. 요컨대, 「두께」 란, 배선 기판 (11) 의 주면에 대한 수직 방향을 따른 길이로 한다.
지지체 (12) 는, 예를 들어 광을 투과하는 성질 (투명성) 을 갖는 재료로 구성되는 기판이다. 지지체 (12) 의 주면 (12a) 은, 예를 들어 대략 직사각형상, 대략 원형상, 또는 대략 타원 형상 등이다. 지지체 (12) 가 투과하는 광의 파장의 범위는, 예를 들어 300 nm 이상 2000 nm 이하여도 되고, 300 nm 이상 1100 nm 이하여도 된다. 지지체 (12) 는, 예를 들어 레이저 광과 같은 특정 파장을 투과하는 성질을 갖는 것이어도 된다. 지지체 (12) 는, 예를 들어 유리 기판이 사용된다. 유리로서는, 예를 들어 석영 유리, 붕규산 유리, 무알칼리 유리, 소다 유리, 또는 사파이어 유리 등이 사용된다. 유리의 선팽창 계수는, 상기 서술한 반도체 칩 (22) 의 선팽창 계수와 가까운 값인 것이 바람직하고, 예를 들어 -1 ppm/℃ 이상 10.0 ppm/℃ 이하 (또는 0.5 ppm/℃ 이상 5.0 ppm/℃ 이하) 이다. JIS B 0601 ： 2013 에 기초한 지지체 (12) 의 주면 (12a) 에 있어서의 최대 높이 조도 Rz 는, 예를 들어 0.01 ㎛ 이상 5 ㎛ 이하여도 되고, 0.1 ㎛ 이상 3 ㎛ 이하여도 된다. 지지체 (12) 의 주면 (12a) 의 최대 높이 조도 Rz 가 0.01 ㎛ 이상임으로써, 지지체 (12) 를 준비하는 비용의 증가를 억제할 수 있다. 지지체 (12) 의 주면 (12a) 의 최대 높이 조도 Rz 가 5 ㎛ 이하임으로써, 주면 (12a) 의 요철에서 기인한 배선 패턴 (18) 의 단선 및 단락 등을 억제할 수 있다.
접착층 (13) 은, 지지체 (12) 와 적층체 (21) 를 서로 접착시키기 위한 층이다. 접착층 (13) 은, 지지체 (12) 의 주면 (12a) 상에 형성되는 박리층 (41) 과 박리층 (41) 상에 형성되는 보호층 (42) 을 가지고 있다.
박리층 (41) 은, 광의 조사에 의해 분해 가능한 수지 (제 3 수지) 를 포함하고 있다. 본 실시형태에 있어서의 광은 레이저 광이므로, 박리층 (41) 에 포함되는 수지로서, 레이저 광이 조사됨으로써 열 분해 가능한 수지가 사용된다. 박리층 (41) 에 포함되는 수지로서는, 예를 들어 에폭시 수지, 폴리우레탄 수지, 실리콘 수지, 폴리에스테르 수지, 옥세탄 수지, 및 말레이미드 수지 중의 1 종 또는 이들 수지의 2 종류 이상이 혼합된 수지 등이 사용된다. 박리층 (41) 의 두께는, 예를 들어 1 ㎛ ∼ 10 ㎛ 이다.
보호층 (42) 은, 외부로부터 지지체 (12) 를 개재하여 조사되는 광으로부터 적층체 (21) 를 보호하도록 구성되어 있다. 보호층 (42) 으로서는, 예를 들어 에폭시 수지, 폴리우레탄 수지, 실리콘 수지, 폴리에스테르 수지, 옥세탄 수지, 및 말레이미드 수지 중의 1 종 또는 이들 수지의 2 종류 이상이 혼합된 수지 (제 4 수지) 등이 사용된다. 보호층 (42) 이 상기 수지로 이루어지는 층, 또는 상기 수지를 주성분으로 한 층으로 해도 된다. 보호층 (42) 의 두께는, 적층체 (21) 를 광으로부터 보호하는 관점에서, 박리층 (41) 보다 충분히 크고, 예를 들어 20 ㎛ ∼ 100 ㎛ 이다.
제 1 수지층 (14) 은, 접착층 (13) 상에 형성되는 수지층이며, 개구부 (14a) 를 가지고 있다. 제 1 수지층 (14) 은, 예를 들어 에폭시 수지, 폴리이미드, 말레이미드 수지, 폴리에틸렌테레프탈레이트, 폴리페닐렌옥사이드, 액정 폴리머, 또는 실리콘 등의 수지 재료 및 이들의 복합 재료를 포함한다. 또, 제 1 수지층 (14) 에는, 무기 필러 또는 유기 필러가 포함되어 있어도 된다. 제 1 수지층 (14) 은, 예를 들어 에폭시 수지 및 유리 섬유가 조합된 재료를 포함해도 된다. 제 1 수지층 (14) 으로서, 예를 들어 에폭시계의 절연성 수지 등으로 이루어지는 솔더 레지스트가 사용되어도 된다. 제 1 수지층 (14) 의 두께는, 예를 들어 0.5 ㎛ ∼ 30 ㎛ 이다.
접속 패드 (15) 는, 예를 들어 Au 등의 금속으로 구성되는 도전층이며, 제 1 수지층 (14) 의 개구부 (14a) 내에 형성되어 있다. 접속 패드 (15) 는, 개구부 (14a) 내에 있어서 접착층 (13) 과 접하고 있어도 된다. 접속 패드 (15) 의 두께는, 예를 들어 0.001 ㎛ ∼ 3 ㎛ 이다.
배선 패턴 (18) 은, 예를 들어 Au, Cu, Ni 등의 금속으로 구성되는 도전층이며, 제 1 수지층 (14) 및 접속 패드 (15) 상에 형성되어 있다. 배선 패턴 (18) 은, 제 1 수지층 (14) 의 개구부 (14a) 를 개재하여 접속 패드 (15) 에 전기적으로 접속되어 있다. 배선 패턴 (18) 의 두께는, 예를 들어 1 ㎛ ∼ 20 ㎛ 이다.
제 2 수지층 (19) 은, 제 1 수지층 (14), 접속 패드 (15), 및 배선 패턴 (18) 상에 형성되는 수지층이며, 개구부 (19a) 를 가지고 있다. 제 2 수지층 (19) 은, 예를 들어 에폭시 수지, 폴리이미드, 말레이미드 수지, 폴리에틸렌테레프탈레이트, 폴리페닐렌옥사이드, 액정 폴리머, 또는 실리콘 등의 수지 재료 및 이들의 복합 재료를 포함한다. 또, 제 2 수지층 (19) 에는, 무기 필러 또는 유기 필러가 포함되어 있어도 된다. 제 2 수지층 (19) 은, 예를 들어 에폭시 수지 및 유리 섬유가 조합된 재료를 포함해도 된다. 제 2 수지층 (19) 으로서, 예를 들어 에폭시계의 절연성 수지 등으로 이루어지는 솔더 레지스트가 사용되어도 된다. 제 2 수지층 (19) 에 형성되어 있는 개구부 (19a) 는, 제 1 수지층 (14) 의 개구부 (14a) 와 겹치지 않고, 배선 패턴 (18) 의 일부를 노출하도록 형성되어 있다. 제 2 수지층 (19) 의 두께는, 예를 들어 0.5 ㎛ ∼ 30 ㎛ 이다.
접속 단자 (20) 는, 제 2 수지층 (19) 의 개구부 (19a) 내에 형성되는 단자이며, 배선 패턴 (18) 이 반도체 칩 (22) 의 돌기 전극 (23) 과 전기적 접속하기 쉽게 형성되어 있다. 접속 단자 (20) 는, 예를 들어 공정 땜납 또는 납프리 땜납 (Sn-Ag, Sn-Cu, Sn-Ag-Cu, 또는 Sn-Bi 등) 에 의해 형성된다. 접속 단자 (20) 는, 여러 가지의 금속으로 이루어지는 도전층 상에 공정 땜납 또는 납프리 땜납이 형성된 단자여도 된다. 또, 개구부 (19a) 에, Ni, Au, Sn 등의 도금 처리를 실시하거나, 또는 OSP 등의 유기 피막 처리를 실시함으로써, 접속 단자 (20) 를 형성해도 된다. 또, 접속 단자 (20) 는, 배선 패턴 (18) 에 금 도금을 실시함으로써 형성해도 된다. 이 경우, 접속 단자 (20) 의 도전성이 향상됨과 함께, 접속 단자 (20) 의 부식이 억제된다. 반도체 칩 (22) 의 돌기 전극 (23) 이 금볼 범프 (예를 들어, Au, Au 를 포함하는 합금, 혹은 표면에 Au 도금을 실시한 금속 복합체에 의한 금 범프, 또는, Au 계의 땜납에 의해 형성된 범프) 인 경우, 당해 돌기 전극 (23) 과 금 도금이 실시된 접속 단자와의 접합성이 향상된다.
다음으로, 도 3(a) ∼ (c) 및 도 4(a) ∼ (c) 를 참조하면서, 본 실시형태에 관련된 배선 기판의 제조 방법을 설명한다. 도 3(a) ∼ (c) 및 도 4(a) ∼ (c) 는, 배선 기판의 제조 방법의 일례를 설명하는 도면이다.
먼저, 도 3(a) 에 나타내는 바와 같이, 지지체 (12) 의 주면 (12a) 상에 박리층 (41) 및 보호층 (42) 을 포함하는 접착층 (13) 을 형성한다. 박리층 (41) 은, 예를 들어 인쇄법, 진공 프레스법, 진공 라미네이트법, 롤 라미네이트법, 스핀 코트법, 다이 코트법, 커튼 코트법, 롤러 코트법, 또는 포토리소그래피법 등의 공지된 방법으로 형성된다. 또, 보호층 (42) 은, 인쇄법, 진공 프레스법, 진공 라미네이트법, 롤 라미네이트법, 스핀 코트법, 다이 코트법, 커튼 코트법, 롤러 코트법, 또는 포토리소그래피법 등 및 이들을 조합한 방법에 의해 형성된다.
다음으로, 도 3(b) 에 나타내는 바와 같이, 접착층 (13) 상에 제 1 수지층 (14) 을 형성한 후, 당해 제 1 수지층 (14) 에 개구부 (14a) 를 형성한다. 그리고, 당해 개구부 (14a) 내에 접속 패드 (15) 를 형성한다. 제 1 수지층 (14) 은, 예를 들어 인쇄법, 진공 프레스법, 진공 라미네이트법, 롤 라미네이트법, 스핀 코트법, 다이 코트법, 커튼 코트법, 롤러 코트법, 또는 포토리소그래피법 등의 공지된 방법으로 형성된다. 개구부 (14a) 는, 예를 들어 제 1 수지층 (14) 에 대해 레이저의 조사, 또는 포토리소그래피를 실시하고, 제 1 수지층 (14) 의 일부를 제거함으로써 형성된다. 접속 패드 (15) 는, 예를 들어 도금 처리에 의해 형성된다. 접속 패드 (15) 는, 반드시 형성하지 않아도 된다.
다음으로, 도 3(c) 에 나타내는 바와 같이, 제 1 수지층 (14) 및 접속 패드 (15) 상에 시드층 (16) 을 형성한다. 시드층 (16) 은, 제 1 수지층 (14) 의 개구부 (14a) 를 개재하여 접속 패드 (15) 에 접속되어 있다. 시드층 (16) 은, 예를 들어 무전해 도금법, 스퍼터법, 또는 CVD 법 등에 의해 형성된다. 또, 제 1 수지층 (14) 에 Cu 등으로 구성되는 도체박을 첩부함으로써, 시드층 (16) 을 형성해도 된다. 시드층 (16) 은, 예를 들어 Cu 층, Ni 도금이 이루어진 Cu 층, Au 도금이 이루어진 Cu 층, 땜납 도금이 이루어진 Cu 층, Al 층, 또는 Ag/Pd 합금층 등에 의해 형성된다. 본 실시형태에서는, 비용, 전기 특성, 및 제조 용이성의 관점에서 Cu 층이 사용된다.
다음으로, 도 4(a) 에 나타내는 바와 같이, 시드층 (16) 상에 개구부 (17a) 를 갖는 레지스트 (17) 를 형성한다. 그리고, 개구부 (17a) 에 의해 노출된 시드층 (16) 의 일부에, 예를 들어 도금 처리를 실시함으로써 당해 일부를 두껍게 한다. 여기서, 시드층 (16) 에 있어서의 얇은 영역을 제 1 영역 (16a) 으로 하고, 두꺼운 영역을 제 2 영역 (16b) 으로 한다. 제 1 영역 (16a) 은, 제 1 수지층 (14) 및 레지스트 (17) 의 사이에 존재하는 영역이다. 제 2 영역 (16b) 은, 예를 들어 Cu 층, Ni 도금이 이루어진 Cu 층, Au 도금이 이루어진 Cu 층, 땜납 도금이 이루어진 Cu 층, Al 층, 또는 Ag/Pd 합금층 등에 의해 형성된다. 본 실시형태에서는, 비용, 전기 특성, 및 제조 용이성의 관점에서 Cu 층이 사용된다. 또, 레지스트 (17) 로서는, 예를 들어 네거티브형 또는 포지티브형의 포토레지스트가 사용된다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 레지스트 (17) 및 시드층 (16) 에 있어서의 제 1 영역 (16a) 을 제거함으로써 배선 패턴 (18) 을 형성한다. 레지스트 (17) 는, 예를 들어 리프트 오프에 의해 제 1 수지층 (14) 상에서 제거되어도 되고, 에칭에 의해 제거되어도 된다. 제 1 영역 (16a) 은, 예를 들어 웨트 에칭 또는 드라이 에칭에 의해 제거된다. 제 1 영역 (16a) 이 제거됨으로써, 제 2 영역 (16b) 이 배선 패턴 (18) 이 된다. 제 2 영역 (16b) 의 일부는, 제 1 영역 (16a) 과 동시에 에칭되어도 된다. 즉, 본 실시형태에 있어서의 배선 패턴 (18) 은, 세미 애디티브법에 의해 형성된다. 세미 애디티브법이란, Cu 층 등의 시드층을 형성하고, 원하는 패턴을 갖는 레지스트를 시드층 상에 형성하고, 시드층에 있어서의 노출된 부분을 전해 도금법 등에 의해 후막화하고, 레지스트를 제거한 후, 얇은 시드층을 에칭하여 배선 패턴을 얻는 방법이다.
또, 도 4(b) 에 나타내는 바와 같이, 배선 패턴 (18) 의 형성 후, 제 2 수지층 (19) 을 제 1 수지층 (14) 및 배선 패턴 (18) 상에 형성하고, 제 2 수지층 (19) 의 일부에 개구부 (19a) 를 형성한다. 제 2 수지층 (19) 은, 예를 들어 인쇄법, 진공 프레스법, 진공 라미네이트법, 롤 라미네이트법, 스핀 코트법, 다이 코트법, 커튼 코트법, 롤러 코트법, 또는 포토리소그래피법 등의 공지된 방법으로 형성된다. 개구부 (19a) 는, 예를 들어 제 2 수지층 (19) 에 대해 레이저의 조사, 또는 포토리소그래피를 실시하고, 제 2 수지층 (19) 의 일부를 제거함으로써 형성된다. 개구부 (19a) 의 형성에 의해, 배선 패턴 (18) 의 일부가 노출된다.
마지막으로, 도 4(c) 에 나타내는 바와 같이, 개구부 (19a) 내에 접속 단자 (20) 를 형성한다. 접속 단자 (20) 는, 예를 들어 공정 땜납 또는 납프리 땜납을 개구부 (19a) 내에 공급함으로써 형성된다. 이상에 의해, 지지체 (12) 와, 접착층 (13) 과, 제 1 수지층 (14), 접속 패드 (15), 배선 패턴 (18), 제 2 수지층 (19) 및 접속 단자 (20) 를 포함하는 적층체 (21) 를 갖는 배선 기판 (11) 을 형성한다.
다음으로, 도 5(a) ∼ (c), 도 6(a) ∼ (c), 및 도 7(a) ∼ (c) 를 참조하면서, 본 실시형태에 관련된 배선 기판을 사용하여 반도체 장치를 제조하는 방법을 설명한다. 도 5(a) ∼ (c), 도 6(a) ∼ (c) 및 도 7(a) ∼ (c) 는, 반도체 장치의 제조 방법의 일례를 설명하는 도면이다.
먼저, 도 5(a) 에 나타내는 바와 같이, 지지체 (12), 접착층 (13), 및 적층체 (21) 를 갖는 배선 기판 (11) 을 준비한다. 배선 기판 (11) 은, 도 2 또는 도 4(c) 에 의해 나타내는 배선 기판 (11) 과 동등하다.
다음으로, 도 5(b) 에 나타내는 바와 같이, 배선 기판 (11) 에 복수의 반도체 칩 (22) 을 탑재한다. 구체적으로는, 배선 기판 (11) 에 있어서의 적층체 (21) 의 일방의 주면 (21a) 상에, 반도체 칩 (22) 을 플립 칩 방식으로 탑재한다. 반도체 칩 (22) 을 배선 기판 (11) 에 탑재할 때, 반도체 칩 (22) 의 돌기 전극 (23) 과 배선 기판 (11) 의 접속 단자 (20) (도 2 를 참조) 가, 서로 접속된다. 또, 반도체 칩 (22) 및 배선 기판 (11) 의 사이에 언더 필 (24) 을 형성해 둠으로써, 반도체 칩 (22) 및 배선 기판 (11) 을 고정 및 봉지한다. 언더 필 (24) 은, 반도체 칩 (22) 을 배선 기판 (11) 에 탑재한 후에, 반도체 칩 (22) 및 배선 기판 (11) 의 사이에 공급해도 된다. 또, 반도체 칩 (22) 또는 배선 기판 (11) 에 미리 언더 필 (24) 을 부착해 두고, 반도체 칩 (22) 을 배선 기판 (11) 에 탑재함과 동시에 언더 필 (24) 에 의한 봉지를 완료시켜도 된다. 예를 들어, 가열 또는 광 조사에 의한 경화 처리를 언더 필 (24) 에 실시함으로써, 언더 필 (24) 에 의한 반도체 칩 (22) 및 배선 기판 (11) 의 고정 및 봉지를 실시한다. 언더 필 (24) 은, 반드시 형성하지 않아도 된다.
다음으로, 도 5(c) 에 나타내는 바와 같이, 적층체 (21) 의 일방의 주면 (21a) 상에 몰드 수지 (25) 를 형성한다. 이 때, 몰드 수지 (25) 에 의해 반도체 칩 (22) 을 매설한다. 몰드 수지 (25) 는, 예를 들어 트랜스퍼 몰드법 또는 폿팅법 등의 공지된 방법으로 형성된다. 반도체 칩 (22) 은, 몰드 수지 (25) 에 의해 봉지되도록 덮여 있어도 된다.
다음으로, 도 6(a) 에 나타내는 바와 같이, 지지체 (12) 를 개재하여 접착층 (13) 에 레이저 광 (L) 을 조사한다. 지지체 (12) 전체에 걸쳐 레이저 광 (L) 을 조사해도 되고, 지지체 (12) 의 원하는 위치에 레이저 광 (L) 을 조사해도 된다. 본 실시형태에서는, 접착층 (13) 내의 박리층 (41) 의 수지를 확실하게 분해하는 관점에서, 직선적으로 왕복시키면서 지지체 (12) 전체에 레이저 광 (L) 을 조사한다. 레이저 광 (L) 은, 예를 들어 300 nm 이상 2000 nm 이하의 파장을 가져도 되고, 300 nm 이상 1500 nm 이하의 파장을 가지고 있어도 되고, 300 nm 이상 1100 nm 이하의 파장을 가지고 있어도 된다. 레이저 광 (L) 을 출사하는 장치의 일례로서 1064 nm 의 파장의 광을 출사하는 YAG 레이저 장치, 532 nm 의 파장의 2 배 고조파 YAG 레이저 장치, 또는 780 ∼ 1300 nm 의 파장의 광을 출사하는 반도체 레이저 장치 등을 들 수 있다. 지지체 (12) 는 투명성을 가지고 있어 레이저 광 (L) 을 투과한다. 따라서, 지지체 (12) 를 투과한 레이저 광 (L) 의 에너지는, 접착층 (13) 에 흡수된다. 흡수된 레이저 광 (L) 의 에너지는, 접착층 (13) 내에서 열에너지로 변환된다. 이 열에너지에 의해, 박리층 (41) 의 수지는 열분해 온도에 도달하여, 열분해된다. 이로써, 박리층 (41) 이 지지체 (12) 와 적층체 (21) 를 접착하는 힘이 약해진다.
다음으로, 도 6(b) 에 나타내는 바와 같이, 적층체 (21) 로부터 지지체 (12) 를 박리한다. 지지체 (12) 를 적층체 (21) 로부터 박리하는 방법은, 수동이어도 되고 기계를 사용하여 실시해도 된다. 다음으로, 적층체 (21) 로부터 접착층 (13) (보다 구체적으로는, 보호층 (42)) 을 제거한다. 박리층 (41) 이 잔존하고 있는 경우, 박리층 (41) 및 보호층 (42) 을 갖는 접착층 (13) 을 제거한다. 예를 들어, 적층체 (21) 의 타방의 주면 (21b) 에 점착 테이프를 첩부한 후 필함으로써, 타방의 주면 (21b) 상에 잔존하고 있던 접착층 (13) 을 적층체 (21) 에서 제거한다. 또, 타방의 주면 (21b) 을 과망간산칼륨 수용액 및 수산화나트륨 수용액의 혼합 용액 등에 침지하여 접착층 (13) 을 제거해도 되고, 당해 혼합 용액을 타방의 주면 (21b) 에 스프레이함으로써 접착층 (13) 을 제거해도 된다. 또, 타방의 주면 (21b) 을 아세톤 또는 메틸에틸케톤 등의 유기 용제에 침지하여 접착층 (13) 을 제거해도 되고, 당해 유기 용제를 타방의 주면 (21b) 에 스프레이함으로써 접착층 (13) 을 제거해도 된다. 또, 접착층 (13) 을 타방의 주면 (21b) 에 잔존한 채여도 되지만, 이 경우, 레이저 광 등을 사용하여 외부 접속 단자 (31) 를 형성하기 위한 개구부를 형성시킬 필요가 있다. 이상에 의해, 도 6(c) 에 나타내는 바와 같이, 적층체 (21) 로부터 지지체 (12) 및 접착층 (13) 을 제거한다.
다음으로, 도 7(a) 에 나타내는 바와 같이, 적층체 (21) 의 타방의 주면 (21b) 상에 복수의 외부 접속 단자 (31) 를 형성한다. 구체적으로는, 적층체 (21) 의 접속 패드 (15) (도 2 를 참조) 에 상당하는 부분에, 외부 접속 단자 (31) 를 형성한다. 예를 들어 땜납 볼 탑재법 등에 의해 외부 접속 단자 (31) 를 형성한다.
다음으로, 도 7(b) 에 나타내는 바와 같이, 몰드 수지 (25) 에 다이싱 테이프 (33) 를 첩부한 후, 각 반도체 칩 (22) 의 사이의 영역에 위치하는 적층체 (21) 및 몰드 수지 (25) 를 절단하여, 개편화한다. 예를 들어 다이싱소 또는 레이저 등을 사용하여 적층체 (21) 및 몰드 수지 (25) 를 절단한다. 이상에 의해, 도 7(c) 에 나타내는 바와 같이, 배선 기판 (11) 을 사용하여 형성된 반도체 장치 (1) 가 제조된다.
이상에서 설명한 본 실시형태에 관련된 배선 기판 (11) 에서는, 반도체 장치 (1) 에 있어서의 반도체 칩 (22) 이 외부 장치와 접속하기 위한 외부 접속 부재로서 기능하는 적층체 (21) 를 구비하고 있다. 이로써, 반도체 칩 (22) 과 외부 접속 부재를 갖는 배선 기판 (11) 을 따로 따로 제조할 수 있기 때문에, 반도체 장치 (1) 의 제조 효율의 개선에 제공된다. 또, 이 배선 기판 (11) 에서는 지지체 (12) 가 투명성을 가지고 있다. 이로써, 지지체 (12) 를 개재하여 박리층 (41) 에 광이 조사됨으로써 수지가 분해되어, 박리층 (41) 의 접착력을 약하게 할 수 있다. 따라서, 반도체 칩 (22) 과 배선 기판 (11) 의 적층체 (21) 를 접합한 후에, 용이하게 지지체 (12) 를 적층체 (21) 로부터 박리할 수 있고, 당해 배선 기판 (11) 을 사용하여 제조되는 반도체 장치 (1) 의 박형화가 가능해진다. 더하여, 접착층 (13) 이 박리층 (41) 및 보호층 (42) 을 가짐과 함께, 보호층 (42) 이 박리층 (41) 과 적층체 (21) 의 사이에 형성됨으로써, 적층체 (21) 에 광 (예를 들어 레이저 광) 의 에너지가 전달되는 것을 억제할 수 있다. 따라서, 적층체 (21) 의 제 1 수지층 (14) 및 제 2 수지층 (19) 에 포함되는 수지가 분해되는 것을 억제할 수 있다. 또한 지지체 (12) 를 갖는 배선 기판 (11) 을 사용하여 반도체 장치 (1) 를 제조함으로써, 배선 기판 (11) 의 핸들링을 용이하게 할 수 있다.
또, 지지체 (12) 의 선팽창 계수는, -1 ppm/℃ 이상 10 ppm/℃ 이하여도 된다. 이 경우, 반도체 칩 (22) 은 실리콘 기판 등의 무기물을 주성분으로 한 기판에 의해 제조되어 있으므로, 반도체 칩 (22) 의 선팽창 계수와 지지체 (12) 의 선팽창 계수가 서로 가까운 값이 된다. 이 때문에, 배선 기판 (11) 에 반도체 칩 (22) 을 탑재했을 때에 발생하는 위치 어긋남을 억제할 수 있다. 따라서, 반도체 칩 (22) 이 배선 기판 (11) 에 탑재 불가능이 되는 것, 및 반도체 칩 (22) 과 배선 기판 (11) 을 접합하는 부분이 파괴되는 것이 억제된다.
또, 지지체 (12) 는 유리 기판이어도 된다. 이 경우, 지지체 (12) 를 저렴하고 강도를 높게 함과 함께, 지지체 (12) 의 대형화를 용이하게 할 수 있다. 또, 지지체 (12) 의 표면의 조도를 용이하게 조정할 수 있다.
지지체 (12) 의 주면 (12a) 의 최대 높이 조도 Rz 는, 0.01 ㎛ 이상 5 ㎛ 이하여도 된다. 이 경우, 지지체 (12) 상에 형성되는 적층체 (21) 의 요철이 작아지기 때문에, 배선 패턴 (18) 의 단선 및 단락 등을 억제할 수 있다.
또, 보호층 (42) 이 수지로 이루어지는 층, 또는 수지를 주성분으로 한 층이어도 된다. 이 경우, 접속 패드 (15) 에 대해 선택성 양호하게 보호층 (42) 을 제거할 수 있다. 이로써, 접속 패드 (15) 의 에칭 등을 방지하고, 그 접속 패드 (15) 와 외부 접속 단자 (31) 의 양호한 접속을 확보할 수 있다. 따라서, 반도체 장치 (1) 의 수율이 향상된다.
또, 적층체 (21) 의 두께는, 0.001 mm 이상 1 mm 이하여도 된다. 이 경우, 적층체 (21) 에 있어서의 배선 패턴 (18) 을 제 1 수지층 (14) 및 제 2 수지층 (19) 에 의해 보호할 수 있음과 함께, 배선 기판 (11) 의 휨을 억제할 수 있다.
또, 광은 레이저 광 (L) 이어도 된다. 이 경우, 박리층 (41) 내의 수지가 분해되기 위해서 필요한 열에너지를 충분히 가할 수 있어, 박리층 (41) 의 접착력을 효과적으로 약하게 할 수 있다. 또, 레이저 광 (L) 은 지지체 (12) 를 개재하여 박리층 (41) 에 조사되기 때문에, 반도체 칩 (22) 에 레이저 광 (L) 에 의한 데미지를 주지 않고 박리층 (41) 의 접착력을 효과적으로 약하게 할 수 있다.
또, 본 실시형태에 관련된 배선 기판 (11) 을 사용하여 제조되는 반도체 장치 (1) 는, 지지체 (12) 가 제거된 적층체 (21) 와, 표면 (22a) 에 돌기 전극 (23) 이 형성되어 있고, 당해 돌기 전극 (23) 을 개재하여 적층체 (21) 의 배선 패턴 (18) 에 접속되는 반도체 칩 (22) 을 구비하고 있다. 이 반도체 장치 (1) 에서는, 반도체 칩 (22) 과 외부 접속 부재인 적층체 (21) 가 따로 따로 제조되어 있기 때문에, 반도체 장치 (1) 의 제조 효율이 개선된다. 또, 배선 기판 (11) 에 있어서의 지지체 (12) 가 적층체 (21) 에서 제거되어 있음으로써, 반도체 장치 (1) 의 박형화가 가능해진다.
또, 배선 패턴 (18) 과 반도체 칩 (22) 은, 땜납을 포함하는 접속 단자 (20) 를 개재하여 서로 접속되어 있어도 된다. 이 경우, 배선 패턴 (18) 과 반도체 칩 (22) 의 사이에 위치 어긋남이 발생한 경우여도, 접속 단자 (20) 가 포함하는 땜납에 의해 어긋남을 메울 수 있어, 반도체 칩 (22) 과 적층체 (21) 의 사이에 발생하는 접속 불량을 억제할 수 있다.
도 8 은, 변형예에 관련된 접속 배선의 일부를 나타내는 도면이다. 도 8 에 나타내는 바와 같이, 접착층 (13A) 의 박리층 (41A) 은, 구리, 니켈, 금, 은, 티탄, 크롬, 알루미늄 등의 금속 및 이들의 금속 산화물을 포함하고 있어도 된다. 이 금속 및 금속 산화물은, 예를 들어 박리층 (41A) 에 분산되는 입자 (51) 이다. 박리층 (41A) 내에 분산된 입자 (51) 는, 박리층 (41A) 의 수지보다 레이저 광 등의 광의 에너지를 흡수하기 쉽다. 입자 (51) 에 의해 흡수된 광 에너지가 열 에너지로 변환되고, 그 열 에너지가 박리층 (41A) 내에 전달됨으로써, 박리층 (41A) 내의 수지의 분해를 촉진할 수 있다. 이로써, 배선 기판 (11) 에 조사되는 광의 에너지의 총량을 저감해도 박리층 (41A) 의 접착력을 충분히 약하게 할 수 있으므로, 적층체 (21) 에 광의 에너지가 전달되는 것을 한층 억제할 수 있다. 따라서, 적층체 (21) 의 제 1 수지층 (14) 및 제 2 수지층 (19) 에 포함되는 수지가 분해되는 것을 바람직하게 억제할 수 있다. 또한, 박리층 (41A) 내에 포함되는 금속 또는 금속 산화물은, 입자가 아니라 파편 등이어도 된다.
본 발명에 의한 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법은, 상기 서술한 실시형태에 한정되는 것이 아니고, 그 밖에 여러 가지 변형이 가능하다. 예를 들어, 상기 실시형태 및 변형예를 적절히 조합해도 된다. 또, 적층체 (21) 에 적층되는 반도체 칩 (22) 은, 개편화되는 배선 기판 (11) 의 영역에 복수 탑재되어도 된다. 또, 적층체 (21) 에는, 반도체 칩 (22) 이외의 부재 (예를 들어 콘덴서 등의 수동 부품) 가 탑재되어 있어도 된다.
또, 예를 들어 제 1 수지층 (14) 에 있어서의 개구부 (14a) 와 제 2 수지층 (19) 에 있어서의 개구부 (19a) 는, 서로 겹쳐 있어도 된다. 또한, 예를 들어 적층체 (21) 에 있어서의 접속 단자 (20) 는, 반드시 형성되어 있지 않아도 된다.
또, 배선 기판 (11) 에 있어서의 배선 패턴 (18) 은, 세미 애디티브법으로 한정되지 않고, 예를 들어 서브트랙티브법 또는 풀 애디티브법 등의 공지된 방법으로 형성된다. 여기서, 서브트랙티브법이란, Cu 층 등의 도체층 상에 원하는 패턴을 갖는 레지스트를 형성하여 불필요한 도체층을 에칭한 후, 레지스트를 박리하여 배선 패턴을 얻는 방법이다. 또, 풀 애디티브법은, 먼저 수지층 상에 무전해 도금 촉매를 흡착시켜, 원하는 패턴의 레지스트를 수지층 상에 형성한다. 다음으로, 이 레지스트를 절연막으로서 남긴 채 촉매를 활성화시키고, 무전해 도금법에 의해 레지스트 개구부 내에 Cu 등의 도체를 석출시킨다. 그리고, 레지스트를 제거하여 원하는 배선 패턴을 얻는 방법이다.
또, 제 2 수지층 (19) 상에, 새로운 배선 패턴과 제 3 수지층을 형성해도 된다. 요컨대, 적층체 (21) 는, 수지층을 3 층 가져도 된다. 또한, 상기 서술한 배선 패턴 및 수지층의 형성을 반복함으로써, 배선 패턴 및 수지층이 다수 적층된 적층체 (21) 를 형성할 수도 있다.
실시예
본 발명을 이하의 실시예에 의해 한층 더 상세하게 설명하지만, 본 발명은 이들의 예로 한정되는 것은 아니다.
(배선 기판)
실시예에서는, 먼저, 도 9(a) 에 나타내는 바와 같이, 지지체 (12) 의 주면 (12a) 상에 박리층 (41) 및 보호층 (42) 을 순서대로 형성했다. 지지체 (12) 로서, 유리 (OA-10G (닛폰 전기 유리 주식회사 제조), 1.1 mm 두께) 를 사용했다. 지지체 (12) 의 선팽창 계수는, 약 4 ppm/℃ 였다. 지지체 (12) 의 주면 (12a) 상의 박리층 (41) 은, 3M Light-To-Heat-Conversion (LTHC) Release Coating (스미토모 3M 주식회사 제조) 을 사용하여 형성했다. 보호층 (42) 은, 3M UV-Curable Adhesive LC-5200 (스미토모 3M 주식회사 제조) 을 사용하여 형성했다. 박리층 (41) 및 보호층 (42) 은, 모두 스핀 코트법에 의해 형성했다.
다음으로, 도 9(b) 에 나타내는 바와 같이, 보호층 (42) 상에 제 1 수지층 (14) 을 형성한 후, 당해 제 1 수지층 (14) 에 개구부 (14a) 를 형성했다. 제 1 수지층 (14) 은, 진공 라미네이트법에 의해 보호층 (42) 상에 형성했다. 제 1 수지층 (14) 으로서, ABF-GX-T31 (아지노모토 파인 테크노 주식회사 제조) 을 사용했다. 개구부 (14a) 는, 레이저 조사에 의해 형성했다. 그리고, 당해 개구부 (14a) 내에 접속 패드 (15) 를 Au 도금에 의해 형성했다.
다음으로, 도 9(c) ∼ 도 10(b) 에 나타내는 바와 같이, 접속 패드 (15) 를 형성한 후, 세미 애디티브법에 의해 배선 패턴 (18) 을 형성했다. 배선 패턴 (18) 의 재료는 Cu 로 했다. 또, 배선 패턴 (18) 을 형성한 후, 제 2 수지층 (19) 을 형성하고, 개구부 (19a) 를 제 2 수지층 (19) 에 형성했다. 제 2 수지층 (19) 은, 진공 라미네이트법에 의해 제 1 수지층 (14) 및 배선 패턴 (18) 상에 형성했다. 제 2 수지층 (19) 으로서, ABF-GX-T31 (아지노모토 파인 테크노 주식회사 제조) 을 사용했다. 개구부 (19a) 는, 레이저 조사에 의해 형성했다.
마지막으로, 도 10(c) 에 나타내는 바와 같이, 개구부 (19a) 내에 OSP 처리를 실시함으로써 접속 단자 (20A) 를 형성하는 것에 의해, 적층체 (21) 를 갖는 배선 기판 (11A) 을 얻었다. 제 1 수지층 (14), 제 2 수지층 (19) 및 배선 패턴 (18) 으로 이루어지는 적층체 (21) 의 두께는, 약 0.07 mm 였다.
(반도체 장치)
다음으로, 얻어진 배선 기판 (11A) 에 반도체 칩 (22) 을 탑재했다. 반도체 칩 (22) 은, Cu 포스트의 선단에 Sn-3.5 Ag 땜납층을 형성한 돌기 전극 (23) 을 가지고 있는 것을 사용했다. 또, 반도체 칩 (22) 의 선팽창 계수는, 약 3 ppm/℃ 였다. 배선 기판 (11A) 에는 미리 언더 필 (24) 을 공급해 두었다. 반도체 칩 (22) 의 돌기 전극 (23) 과 배선 기판 (11A) 의 접속 단자 (20) 의 위치 맞춤을 실시한 후, 반도체 칩 (22) 을 배선 기판 (11A) 에 압착시켜, 가열했다. 이 후, 반도체 칩 (22) 을 포함하는 배선 기판 (11A) 의 상면을, 트랜스퍼 몰드법에 의해, 몰드 수지 (25) 를 사용하여 봉지했다. 그리고, 배선 기판 (11A) 의 지지체 (12) 측으로부터, 직선적으로 왕복시키면서 지지체 전체에 1064 nm 의 YAG 레이저를 조사하고, 지지체 (12) 를 배선 기판 (11A) 에서 제거했다. 또한, 적층체 (21) 및 보호층 (42) 에 점착 테이프를 첩부한 후에 당해 점착 테이프를 필함으로써, 보호층 (42) 을 배선 기판 (11A) 에서 제거했다. 다음으로, 적층체 (21) 에 Sn-3 Ag-0.5 Cu 땜납 볼을 탑재하여, 외부 접속 단자 (31) 를 형성했다. 이 구성체를 다이싱 테이프에 첩부하여, 다이싱함으로써, 도 1 에 나타내는 반도체 장치 (1) 를 얻었다.
(X 선 투시 장치에 의한 관찰)
상기와 같이 하여 제조된 반도체 장치 (1) 에 대해, X 선 투시 장치 (주식회사 유니하이트 시스템 제조, XVA-160α) 로 관찰을 실시했다. 반도체 장치 (1) 를 관찰한 결과, 반도체 칩 (22) 의 돌기 전극 (23) 과 배선 기판 (11A) 의 접속 단자 (20) 의 사이에는, 설계치로부터 약 2 ㎛ 의 위치 어긋남이 생기고 있었다. 여기서, 반도체 장치의 형성에 사용되는 배선 기판의 지지체로서, 수지 중에서 선팽창 계수가 비교적 낮은 폴리이미드제의 지지체를 사용한 경우, 반도체 칩의 돌기 전극과 당해 배선 기판의 접속 단자의 사이에는, 통상적으로, 설계치로부터 약 15 ㎛ 의 위치 어긋남이 생긴다. 이와 같은 지지체의 재질에 의한 위치 어긋남의 차이는, 폴리이미드제의 지지체의 선팽창 계수는 약 12 ∼ 50 ppm/℃ 이며, 반도체 칩의 선팽창 계수 (약 2 ∼ 4 ppm/℃) 와 크게 상이하기 때문이라고 생각된다. 따라서, 배선 기판에 유리제의 지지체를 사용한 것이, 수지제의 지지체를 사용하는 것보다, 반도체 칩과 배선 기판의 사이에 발생하는 위치 어긋남이 작아져 있는 것을 확인할 수 있었다.
산업상 이용가능성
본 발명의 배선 기판, 반도체 장치, 및 당해 반도체 장치를 제조하는 방법에 의하면, 반도체 장치의 제조 효율의 개선 및 당해 반도체 장치의 박형화에 제공되거나, 또는 반도체 장치의 박형화 및 제조 효율을 개선할 수 있다.
1 : 반도체 장치
11, 11A : 배선 기판
12 : 지지체
13, 13A : 접착층
14 : 제 1 수지층
15 : 접속 패드
16 : 시드층
17 : 레지스트
18 : 배선 패턴
19 : 제 2 수지층
20, 20A : 접속 단자
21 : 적층체
22 : 반도체 칩
23 : 돌기 전극
24 : 언더 필
25 : 몰드 수지
31 : 외부 접속 단자
33 : 다이싱 테이프
41 : 박리층
42 : 보호층
L : 레이저 광

Claims (14)

  1. 투명성을 갖는 지지체와,
    상기 지지체의 주면 상에 형성되는 접착층과,
    제 1 수지층, 상기 제 1 수지층 상에 형성되는 제 2 수지층, 및 상기 제 1 수지층 및 제 2 수지층의 사이에 적어도 형성되는 배선 패턴을 가지며, 상기 접착층 상에 형성되는 적층체를 구비하고,
    상기 접착층은, 상기 지지체의 상기 주면 상에 형성됨과 함께, 광의 조사에 의해 분해 가능한 제 3 수지를 포함하는 박리층과, 상기 광으로부터 상기 적층체를 보호하도록 상기 박리층 상에 형성됨과 함께 제 4 수지를 포함하는 보호층을 갖는, 배선 기판.
  2. 제 1 항에 있어서,
    상기 지지체의 선팽창 계수는, -1 ppm/℃ 이상 10 ppm/℃ 이하인, 배선 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 지지체는 유리 기판인, 배선 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 지지체의 상기 주면의 최대 높이 조도는, 0.01 ㎛ 이상 5 ㎛ 이하인, 배선 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 보호층이 상기 제 4 수지로 이루어지는 층, 또는 상기 제 4 수지를 주성분으로 한 층인, 배선 기판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 적층체의 두께는, 0.001 mm 이상 1 mm 이하인, 배선 기판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재되는 배선 기판에 있어서, 상기 지지체가 제거된 상기 적층체와,
    표면에 돌기 전극이 형성되어 있고, 당해 돌기 전극을 개재하여 상기 적층체의 상기 배선 패턴에 접속되는 반도체 칩을 구비하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 배선 패턴과 상기 반도체 칩은, 땜납을 포함하는 접속 단자를 개재하여 서로 접속되어 있는, 반도체 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 배선 패턴과 상기 반도체 칩은, 금을 포함하는 접속 단자를 개재하여 서로 접속되어 있는, 반도체 장치.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 기재되는 배선 기판을 준비하는 공정과,
    상기 배선 기판의 상기 적층체에 반도체 칩을 탑재함과 함께, 상기 배선 패턴에 상기 반도체 칩을 접합하는 공정과,
    상기 지지체를 개재하여 상기 접착층에 광을 조사함으로써, 상기 지지체를 상기 적층체로부터 박리하는 공정을 구비하는, 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 광은 레이저 광인, 반도체 장치의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 배선 패턴에 접합된 상기 반도체 칩을 봉지 수지로 덮는 공정을 추가로 구비하는, 반도체 장치의 제조 방법.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 지지체를 상기 적층체로부터 박리한 상기 공정 후, 상기 적층체로부터 상기 접착층을 제거하는 공정을 추가로 구비하는, 반도체 장치의 제조 방법.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 지지체를 상기 적층체로부터 박리한 상기 공정 후, 상기 적층체에 외부 접속 단자를 형성하는 공정과,
    상기 적층체를 절단하여 개편화하는 공정을 추가로 구비하는, 반도체 장치의 제조 방법.
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