WO2016116980A1 - 配線基板積層体及びこれを用いた半導体装置の製造方法 - Google Patents

配線基板積層体及びこれを用いた半導体装置の製造方法 Download PDF

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泰人 芥川
小林　茜
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Definitions

  • the present invention relates to a wiring board laminate and a method for manufacturing a semiconductor device using the same.
  • Patent Document 1 describes a method of manufacturing a semiconductor device in which an external connection member having a rewiring layer and an external connection terminal is directly formed on a semiconductor chip. In this manufacturing method, an external connection member having a rewiring layer and external connection terminals is formed in the semiconductor chip region.
  • a semiconductor device provided by the manufacturing method is called a Fan-in type WLP (Wafer Level Package).
  • Patent Document 2 there is an external connection member that forms an insulating layer that covers the periphery of a semiconductor chip fixed to a support substrate, and that has a rewiring layer and an external connection terminal on the semiconductor chip and the insulating layer.
  • a method of manufacturing the semiconductor device to be formed is described. In this manufacturing method, the external connection member having the rewiring layer and the external connection terminals is also formed in the peripheral region outside the outer edge of the semiconductor chip.
  • a semiconductor device provided by the manufacturing method is called a fan-out type WLP.
  • An object of the present invention is to provide a wiring board laminate capable of reducing the thickness of a wiring board and increasing the efficiency of manufacturing a semiconductor device, and a method of manufacturing a semiconductor device using the same.
  • a wiring board laminate according to the present invention is used for manufacturing a semiconductor device incorporating a semiconductor chip, and includes a support, a copper foil layer that is detachably laminated on at least one surface of the support, and a copper And a wiring board laminated on the foil layer.
  • the wiring board includes an external connection terminal provided on a copper foil layer, a one-layer or multilayer wiring layer provided on an upper layer of the external connection terminal, an interlayer between the external connection terminal and the wiring layer, and a multilayer wiring layer.
  • An insulating layer provided between the layers, a via hole for electrically connecting an interlayer between the external connection terminal and the wiring layer, an interlayer of the multilayer wiring layer, an insulating film provided in the uppermost wiring layer, It includes a chip connection terminal which is formed by removing a part of the insulating film and exposing a part of the uppermost wiring layer and serving as a connection portion with the semiconductor chip.
  • the method for manufacturing a semiconductor device uses the above-described wiring board laminate, and electrically connects the semiconductor chip to chip connection terminals on the wiring board formed on at least one surface of the support board.
  • the step of mounting the semiconductor chip by connecting them, the step of forming the sealing resin that seals the mounted semiconductor chip, and the copper foil layer is peeled off from the support so that the sealing resin and the semiconductor A step of integrally separating the chip, the wiring board and the copper foil layer from the support; a step of exposing the external connection terminals by etching away the copper foil layer formed on the surface of the wiring board; A step of forming a solder layer on the external connection terminal, and a step of separating the semiconductor device by cutting the sealing resin and the wiring substrate.
  • the present invention it is possible to provide a wiring board laminate capable of reducing the thickness of the wiring board and increasing the efficiency of manufacturing a semiconductor device, and a method of manufacturing a semiconductor device using the same.
  • FIG. 1 is a diagram illustrating a semiconductor device manufactured using the wiring board laminate according to the embodiment.
  • FIG. 2 is a view for explaining the wiring board laminate according to the embodiment.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a wiring board laminate.
  • FIG. 4 is a diagram illustrating an example of a method for manufacturing a wiring board laminate.
  • FIG. 5 is a diagram illustrating an example of a method for manufacturing a wiring board laminate.
  • FIG. 6 is a diagram illustrating a modification of the method for manufacturing a wiring board laminate.
  • FIG. 7 is a diagram illustrating a modification of the method for manufacturing a wiring board laminate.
  • FIG. 8 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 1 is a diagram illustrating a semiconductor device manufactured using a wiring board according to an embodiment of the present invention.
  • the semiconductor device 1 includes a wiring substrate 10, a semiconductor chip 11, an underfill 13, a sealing resin 14, a plurality of external connection terminals 15, and a plurality of solder balls 18. Yes. Details of the wiring board 10 will be described later.
  • the semiconductor chip 11 is an integrated circuit (IC or LSI) having, for example, a transistor or a diode formed on the surface of a semiconductor substrate, and has a substantially rectangular parallelepiped shape.
  • a substrate mainly composed of an inorganic substance such as a silicon substrate (Si substrate), a gallium nitride substrate (GaN substrate), or a silicon carbide substrate (SiC substrate) is used.
  • a silicon substrate is used as the semiconductor substrate.
  • the coefficient of linear expansion (CTE: Coefficient of Thermal Expansion) of the semiconductor chip 11 formed using the silicon substrate is about 2 to 4 ppm / ° C. (for example, 3 ppm / ° C.).
  • the linear expansion coefficient in the present embodiment is a length that changes in response to an increase in temperature within a temperature range of 20 ° C. to 260 ° C., for example.
  • Protruding electrodes 16 are provided on the surface of the surface of the semiconductor chip 11 facing the wiring board.
  • the semiconductor chip 11 is electrically connected to connection terminals formed on the main surface of the wiring substrate 10 through the protruding electrodes 16.
  • the protruding electrode 16 is made of, for example, a metal such as Au, Ag, Cu, Al, or an alloy thereof, a metal composite obtained by applying Cu plating to Cu, or Sn, Sn—Pb, Sn—Ag, Sn—Cu, Sn. -Ag-Cu, Sn-Bi, or Au-based solder.
  • the protruding electrode 16 may be disposed in the entire region of the semiconductor chip 11 or may be disposed in the peripheral region of the semiconductor chip 11.
  • Examples of a method for connecting the semiconductor chip 11 and the wiring substrate 10 to each other include a wire bonding method and a flip chip method.
  • the semiconductor chip 11 and the wiring substrate 10 are connected to each other by the flip chip method from the viewpoint of reducing the mounting area and improving the work efficiency.
  • the underfill 13 is an adhesive used for fixing and sealing the semiconductor chip 11 on the wiring substrate 10.
  • the underfill 13 for example, one of epoxy resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, and maleimide resin or a mixture of two or more of these resins, silica as a filler, A material to which titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added is used.
  • the underfill 13 may be in a liquid form or a film form.
  • the sealing resin 14 is a sealing resin used for covering and protecting the semiconductor chip 11.
  • the sealing resin 14 for example, one of epoxy resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, and maleimide resin, or a mixture of two or more of these resins, silica as filler A material to which titanium oxide, aluminum oxide, magnesium oxide, zinc oxide or the like is added is used.
  • the external connection terminal 15 is provided on the back surface of the wiring board 10 (the surface opposite to the main surface on which the semiconductor chip 11 is mounted).
  • the external connection terminal 15 is electrically connected to the semiconductor chip 11 via a wiring layer provided in the wiring substrate 10.
  • solder for example, Ni plating, Au plating, Pd plating, or Sn before the external connection terminal 15 is formed or when the surface of the external connection terminal 15 of the wiring board 10 is exposed.
  • Plating may be applied, pre-solder treatment may be applied, or organic coating treatment such as OSP (Organic Solderability Preservative) may be applied.
  • FIG. 2A is a schematic view showing an example of a wiring board laminate according to the embodiment.
  • the wiring board 10 according to the present embodiment is formed on each of both surfaces of the support 12 via a copper foil 20 that can be peeled off from the support 12.
  • the peeling surface of the copper foil 20 is a surface facing the support 12, and the copper foil layer 20 is peeled together with the wiring substrate 10 when the wiring substrate 10 is peeled from the support 12.
  • the wiring board 10 formed on the peelable copper foil 20 on both sides of the support 12 is a board having the same structure on both the front and back sides.
  • FIG. 2B is an enlarged view of a portion A in FIG. 2A and is a diagram for explaining a detailed structure of the wiring board laminate according to the present embodiment.
  • the wiring board 10 according to the present invention is formed on a copper foil layer 20 formed on a support 12.
  • the wiring substrate 10 has an insulating resin layer 21, an insulating film 23, an external connection terminal 15, a wiring layer 22, a connection terminal 24 with a semiconductor chip, a solder layer 17, and a via hole 25 that electrically connects the multilayer wiring layers. ing.
  • the thickness of the wiring board 10 is the thickness from the top of the copper foil layer 20 to the upper surface of the insulating film 23 in FIG.
  • the thickness of the wiring board 10 in the present invention is preferably 0.001 mm or more, and if it is 0.001 mm or less, it is difficult to ensure circuit insulation between the wiring layers 22. When it is 1 mm or more, the advantage that the wiring board 10 can be thinned by being formed on the support 12 is lost. Therefore, the thickness of the wiring board 10 is desirably 0.001 mm or more and 1 mm or less.
  • the average thermal expansion coefficient from 20 ° C. to 260 ° C. of the support 12 shown in FIGS. 2 (a) and 2 (b) is ⁇ 1 ppm / ° C. or more and 15 ppm / ° C. or less.
  • the thermal expansion coefficient of the support 12 is more preferably 2 ppm or more and 10 ppm or less. According to the wiring board 10 of the present invention, the yield reduction due to the positional deviation can be suppressed by making the thermal expansion coefficient of the support 12 close to that of silicon.
  • the support 12 is preferably a glass substrate, a glass fiber reinforced resin substrate, or a copper-clad laminate because it is realistic and can be obtained at low cost.
  • the glass substrate for example, quartz glass, borosilicate glass, alkali-free glass, soda glass, sapphire glass, or the like is used.
  • the resin of the glass fiber reinforced resin substrate is generally an epoxy resin or a bismaleimide triazine resin, but is not limited by the present invention.
  • a copper-clad laminate may be used as long as the average linear thermal expansion coefficient between 20 ° C. and 260 ° C. is not less than ⁇ 1 ppm and not more than 15 ppm.
  • the thickness of the support 12 is not particularly limited, but is preferably 0.2 mm or more and 3 mm or less because it is easy to handle in the manufacturing process.
  • the thickness of the support 12 is more preferably 0.4 mm or more and 2 mm or less.
  • the copper foil layer 20 that can be peeled off from the support 12 can be constituted by, for example, a peelable copper foil in which two layers of copper foil are laminated so as to be peelable between layers.
  • a peelable copper foil in which two layers of copper foil are laminated so as to be peelable between layers.
  • This is a method for forming a laminate on the support 12, and a prepreg is placed on both sides of the support, and a peelable copper foil is placed on the prepreg, and then the peelable copper foil is laminated on the support 12 by vacuum pressing. I can do it.
  • peelable copper foil may be bonded to the support 12 via an adhesive.
  • the adhesive can be selected from, for example, epoxy resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, maleimide resin, and acrylic resin.
  • the thickness of the adhesive is, for example, about 20 ⁇ m to 100 ⁇ m.
  • the type, thickness, coating method, and laminating method of the adhesive are not particularly limited, and known methods can be employed.
  • the thickness of the copper foil on the side on which the wiring substrate 10 is formed is desirably 5 ⁇ m or more and 20 ⁇ m or less. When the thickness of the copper foil on the side on which the wiring substrate 10 is formed is 5 ⁇ m or less, there is a possibility that it will be peeled off from the support during the manufacturing process due to generation of pinholes or etching treatment. On the other hand, when the thickness of the copper foil on the side on which the wiring substrate 10 is formed is 20 ⁇ m or more, it is difficult to etch away the copper foil layer 20 thereafter.
  • the copper foil layer 20 that can be peeled off from the support 12 is formed by laminating copper after forming a metal selected from nickel, cobalt, titanium, tin, and zinc or a compound layer thereof as a release layer on the support 12. Can also be formed.
  • the release layer on the support 12 can be formed as the above metal film by a method selected from, for example, a sputtering method, a vapor deposition method, a CVD method, and an electroless plating method. If the support 12 is a copper clad laminate, the above-described metal layer can be formed also by electrolytic plating. A plurality of types of the above metal layers may be formed.
  • an oxide film layer can be formed by thermal oxidation. Further, a chromate film may be formed by performing chromic acid treatment.
  • the copper foil layer 20 that can be peeled off from the support can be obtained by forming the copper foil layer 20 after forming the upper release layer.
  • the copper foil layer 20 can be formed by, for example, sputtering, vapor deposition, CVD, electroless plating, or electrolytic plating. More preferably, it is simple and desirable to form by electrolytic plating.
  • the thickness of the copper foil layer 20 provided on the release layer is desirably 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the copper foil layer 20 provided on the release layer is 5 ⁇ m or less, there is a possibility that it will be released from the support during the manufacturing process due to generation of pinholes or etching treatment.
  • the thickness of the copper foil layer 20 provided on the release layer is 20 ⁇ m or more, it is difficult to etch away the copper foil layer thereafter.
  • External connection terminals 15 are formed on the copper foil layer 20.
  • the external connection terminal 15 facing the copper foil layer 20 is peeled from the support 12 together with the copper foil layer 20 in a later step, and further exposed by etching away the copper foil layer 20 on the back surface of the wiring board 10. .
  • solder bumps are formed in a later process, it is desirable that a metal film made of Ni, Au, Pd, and Sn is formed in advance on the surface of the external connection terminal 15. Therefore, it is desirable to form the external connection terminal 15 after performing the surface treatment with the above metal on the surface of the place where the external connection terminal is formed.
  • the external connection terminal 15 is preferably made of copper for simplicity. In this case, the thickness of the copper layer of the external connection terminal 15 is, for example, 1 ⁇ m or more and 20 ⁇ m or less.
  • the insulating resin layer 21 is an insulating resin layer provided on the copper foil layer 20 and between the wiring layers 22.
  • the insulating resin layer 21 is made of an epoxy resin, polyimide resin, bismaleimide triazine resin, cyanate resin, polyphenylene oxide, liquid crystal polymer, or silicone resin, or a built-up resin, prepreg, or polyimide resin containing these, The composite material is formed.
  • the insulating resin layer 21 may contain an inorganic filler or an organic filler such as silica, alumina, barium carbonate or the like. Alternatively, the insulating resin layer 21 may be a glass fiber reinforced material.
  • the thickness of the insulating resin layer 21 is, for example, not less than 0.5 ⁇ m and not more than 40 ⁇ m.
  • the via hole (via) 25 electrically connects the external connection terminal 15 and the wiring layer 22 and also electrically connects the wiring layers 22 to each other.
  • the via hole diameter is not particularly limited, but is preferably 5 ⁇ m or more and 100 ⁇ m or less. When the via hole diameter is 5 ⁇ m or less, there is a concern that the via connection reliability is lowered. On the other hand, when the via hole diameter is 100 ⁇ m or more, it is disadvantageous for forming a fine circuit.
  • the via is only required to be formed of a conductor, but it is more preferable that the via is made of the same metal as the wiring. More preferably, the via is formed of copper.
  • the inside of the via has a filled structure so-called filled via structure because it is possible to stack vias and is advantageous for forming a fine circuit
  • a conformal via in which the conductor metal is not filled up to the inside of the via may be used.
  • the wiring layer 22 may be a wiring substrate having a multilayer wiring in which the wiring layer 22 is formed through the via hole 25, or may be a single layer circuit.
  • connection terminal 24 is provided so as to be easily electrically connected to the protruding electrode 16 of the semiconductor chip 11.
  • a solder layer 17 is formed on the connection terminal 24 by eutectic solder or lead-free solder (Sn—Ag, Sn—Cu, Sn—Ag—Cu, Sn—Bi, or the like), for example.
  • the connection terminal 24 may be a terminal in which eutectic solder or lead-free solder is provided on conductive layers made of various metals.
  • connection terminal 24 may be formed by performing a plating process such as Ni, Au, Pd, or Sn on the opening, or an organic film process such as OSP.
  • the connection terminal 24 may be formed by performing gold plating on the wiring layer 22. In this case, the conductivity of the connection terminal 24 is improved and corrosion of the connection terminal 24 is suppressed.
  • the protruding electrode 16 of the semiconductor chip 11 is a gold ball bump (for example, a gold bump made of Au, an alloy containing Au, or a metal composite having a surface plated with Au, or a bump formed of Au-based solder). In this case, the bondability between the protruding electrode 16 and the connection terminal subjected to gold plating is improved.
  • FIGS. 3 and 4 are diagrams for explaining an example of the manufacturing method of the wiring board laminate according to the present embodiment, and is an enlarged view of a portion A in FIG. 3 and 4 partially illustrate the wiring board according to the present embodiment, the wiring board and the semiconductor device according to the present invention are not limited to FIGS. 3 and 4.
  • a peelable copper foil layer 20 is formed on the surface of the support 12.
  • Examples of a method for forming the copper foil layer 20 include a method in which the peelable copper foil described above is attached to the support 12 via a prepreg, or a method in which the copper foil layer 20 is attached to the support 12 with an adhesive.
  • a method for applying the adhesive for example, a printing method, a vacuum pressing method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, or a known method can be employed.
  • the copper foil layer 20 may be formed by laminating copper after forming a layer of a metal selected from nickel, cobalt, titanium, tin, and zinc or a compound thereof as a release layer on the support 12 in advance. Good.
  • a method for forming the release layer made of the above metal on the substrate for example, a method selected from sputtering, vapor deposition, CVD, and electroless plating can be used.
  • the support is a copper clad laminate, the above-described metal layer can be formed also by electrolytic plating.
  • the metal layer described above may be formed in multiple layers using a plurality of types of metals.
  • an oxide film layer can also be formed by heat oxidation.
  • a chromate film may be formed by performing chromic acid treatment.
  • the copper foil layer 20 that can be peeled off from the support can be obtained by laminating copper after the release layer is formed.
  • the copper foil layer 20 can be formed by sputtering, vapor deposition, CVD, electroless plating, or electrolytic plating. More preferably, it is simple and desirable to form by electrolytic plating.
  • external connection terminals 15 are formed on the copper foil layer 20.
  • the external connection terminal 15 is formed by a known semi-additive method.
  • a photoresist layer is formed on the copper foil layer 20.
  • the photoresist may be a positive or negative liquid resist or a dry film resist, but a dry film resist is desirable because it is simple and inexpensive.
  • exposure is performed using a photomask on which a pattern corresponding to a desired external connection terminal is drawn to form a resist pattern.
  • Ni plating, Au plating, Pd plating, or Sn plating may be performed as surface treatment in advance on the external connection terminals 15 where the copper foil layer is exposed.
  • the forming method is preferably electroless plating or electrolytic plating.
  • the external connection terminals 15 can be formed by performing electrolytic copper plating after the surface treatment. By removing the resist pattern that is no longer needed, a substrate on which the external connection terminals 15 shown in FIG. 3B are formed is obtained.
  • the insulating resin layer 21 is a resin material such as epoxy resin, polyimide resin, bismaleimide triazine resin, cyanate resin, polyphenylene oxide, liquid crystal polymer, or silicone resin, or a built-up resin, prepreg, or polyimide resin containing these. .
  • the insulating resin layer 21 may include these composite materials.
  • the insulating resin layer 21 may contain an inorganic filler or an organic filler such as silica, alumina, barium carbonate or the like.
  • the insulating resin layer 21 may be a glass fiber reinforced material.
  • the thickness of the insulating resin layer 21 is, for example, not less than 0.5 ⁇ m and not more than 40 ⁇ m.
  • the insulating resin layer 21 is formed by a known method such as a printing method, a vacuum pressing method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, or a photolithography method.
  • the via hole 25 is formed, for example, by performing laser processing or photolithography on the insulating resin layer 21 and removing a part of the insulating resin layer 21.
  • a wiring layer 22 is formed on the insulating resin layer 21. It is desirable to form the circuit on the insulating resin by a subtractive method and a semi-additive method.
  • the semi-additive method is more desirable because it is advantageous for forming a fine circuit.
  • the circuit formation by the semi-additive method will be described.
  • a thin metal layer (seed layer) is formed on the insulating resin layer 21 in which the via hole 25 is formed.
  • the resin surface is roughened or cleaned by permanganic acid treatment, UV cleaning, argon plasma, or oxygen plasma treatment, so that the adhesion between the seed layer and the resin layer is improved. Improvements may be made.
  • the seed layer may be nickel, titanium, copper, silver, tin, gold, etc., but copper is simple and desirable.
  • the seed layer forming method include sputtering, CVD, vapor deposition, ion plating, and electroless plating. The sputtering or electroless plating is simple and practical.
  • a resist pattern is formed on the seed layer.
  • the resist may be a liquid positive resist or negative resist, or may be a dry film resist. However, a dry film resist is desirable because it is simple and inexpensive.
  • a resist pattern in which the circuit portion is exposed is obtained.
  • an electrolytic copper plating process is performed using the seed layer as a power feeding layer to form the wiring layer 22.
  • the resist layer that has become unnecessary after the formation of the wiring layer is stripped, and the seed layer in unnecessary portions is removed by etching to obtain the wiring layer 22.
  • a wiring board on which the wiring layer 22 is formed is obtained.
  • the multilayer wiring board shown in FIG. 4E can be obtained by repeating the steps of FIG. 3C and FIG. 3D.
  • the number of wiring layers is not limited by the present invention.
  • connection terminal 24 to the semiconductor chip may be provided by forming an opening after forming the insulating film 23 on the outermost wiring layer 22, or by forming the same material as the insulating resin layer 21.
  • the connection terminal 24 may be provided by providing an opening, and the manufacturing method of the connection terminal 24 is not particularly limited, and a known method can be adopted. More preferably, it is desirable to provide a solder resist layer as the insulating film 23.
  • the insulating film 23 is formed by a known method such as a printing method, a vacuum pressing method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, or a photolithography method. .
  • the opening is formed by removing a part of the insulating film 23 by performing laser irradiation or photolithography.
  • the surface of the connection terminal 24 may be subjected to Ni plating, Au plating, Pd plating, or Sn plating as a surface treatment.
  • the connection terminal 24 may be further provided by supplying eutectic solder or lead-free solder to the opening.
  • the wiring substrate 10 including the support 12, the peelable copper foil layer 20, the insulating resin layer 21, the external connection terminal 15, the wiring layer 22, and the connection terminal 24 with the semiconductor chip is formed.
  • the wiring substrate 10 may be formed only on one side of the support 12 or may be formed on both sides of the support 12. When forming the wiring board 10 on both surfaces of the support 12, the steps shown in FIGS. 3 and 4 may be performed on one surface of the support 12 or simultaneously on both surfaces of the support 12.
  • FIG. 5 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • a wiring board laminate in which a peelable copper foil layer 20 and a wiring board 10 are laminated on a support 12 is prepared.
  • the peelable copper foil layer 20 and the wiring board 10 are formed on both surfaces of the support 12.
  • the wiring board 10 is the same as that shown in FIG. 1, FIG. 2, and FIG.
  • a plurality of semiconductor chips 11 are mounted on the wiring board 10.
  • the semiconductor chip 11 is mounted on the wiring board 10 by a flip chip method.
  • the protruding electrode 16 of the semiconductor chip 11 and the connection terminal 24 (see FIGS. 2 and 3) of the wiring substrate 10 are connected to each other.
  • the semiconductor chip 11 and the wiring substrate 10 are fixed and sealed.
  • the underfill 13 may be supplied between the semiconductor chip 11 and the wiring substrate 10 after the semiconductor chip 11 is mounted on the wiring substrate 10.
  • the underfill 13 may be attached to the semiconductor chip 11 or the wiring substrate 10 in advance, and the sealing with the underfill 13 may be completed simultaneously with mounting the semiconductor chip on the wiring substrate.
  • the semiconductor chip 11 and the wiring substrate 10 are fixed and sealed by the underfill 13 by applying a curing process to the underfill 13 by heating or light irradiation.
  • the underfill 13 is not necessarily provided.
  • a sealing resin 14 is formed on the main surface of the wiring board 10. At this time, the semiconductor chip 11 is embedded with the sealing resin 14.
  • the sealing resin 14 is formed by a known method such as a transfer molding method or a potting method.
  • the semiconductor device on which the semiconductor chip 11 is mounted and the sealing resin 14 formed on both surfaces of the support 12 is peeled off from the support 12.
  • the method of peeling the support 12 from the wiring board 10 may be performed manually or using a machine. Further, both sides may be peeled simultaneously, or one side may be peeled off.
  • FIG. 6 and 7 illustrate a modification of the method for manufacturing the semiconductor device illustrated in FIG. 5, in which an example in which the semiconductor chip 11 is mounted on each side of the wiring substrate 10 provided on both surfaces of the support 12 is described. It is a figure to do.
  • a substrate in which a peelable copper foil layer 20 and a wiring substrate 10 are laminated on a support 12 is prepared.
  • the peelable copper foil layer 20 and the wiring board 10 are formed on both surfaces of the support 12.
  • the wiring board 10 is the same as that shown in FIG. 1, FIG. 2, and FIG.
  • the semiconductor chip 11 is mounted on the wiring substrate on one side of the support 12.
  • the mounting method of the semiconductor chip 11 the one described with reference to FIG.
  • a sealing resin 14 is formed on the wiring substrate 10 on which the semiconductor chip 11 is mounted, and the semiconductor chip 11 is embedded.
  • the method for forming the sealing resin the method described with reference to FIG.
  • FIGS. 7E to 7G the semiconductor chip 11 is mounted on the other wiring board 10 and the sealing resin 14 is formed. Then, the wiring board 10 is peeled from the support 12. 7E to 7G are performed in the same manner as FIGS. 6B to 7D.
  • FIG. 8 is a diagram for explaining an example of the method for manufacturing the semiconductor device according to the present embodiment, and is a diagram illustrating a process that continues after the wiring substrate 10 is peeled from the support 12 in FIGS. 5, 6, and 7. is there.
  • the copper foil layer 20 is formed so as to cover the external connection terminals 15 provided on the back surface of the wiring board 10.
  • the copper foil layer 20 is removed to expose the external connection terminals 15.
  • the removal of the copper foil layer 20 can be performed using a copper etching solution.
  • Etching solution of copper is mixed aqueous solution of sulfuric acid and hydrogen peroxide, aqueous solution of persulfates (sodium, potassium, ammonium salt), ferric chloride solution, cupric chloride solution, cupric chloride and ammonia mixed etchant, ammonia -Can be selected from aqueous hydrogen peroxide and nitric acid. Since it is easy to control the etching amount, it is desirable to use a mixed aqueous solution of sulfuric acid and hydrogen peroxide or a persulfate aqueous solution.
  • solder balls 18 are mounted on the external connection terminals 15.
  • the solder ball may be formed by a known method such as a solder paste screen printing method or a ball mounting method.
  • the wiring substrate 10 and the sealing resin 14 located in the region between the semiconductor chips 11 are cut. Divide into pieces.
  • the wiring substrate 10 and the sealing resin 14 can be cut using, for example, a dicing saw or a laser.
  • the semiconductor device 1 formed using the wiring board laminate is manufactured.
  • the wiring board 10 functions as an external connection member for connecting the semiconductor chip 11 to an external device. Since the semiconductor chip 11 and the wiring substrate 10 serving as the external connection member can be manufactured separately, the number and arrangement of external connection terminals are not limited, and the manufacturing efficiency of the semiconductor device 1 can be improved.
  • the wiring substrate 10 is formed on a peelable and removable copper foil layer 20 formed on the support 12. Therefore, after bonding the semiconductor chip 11 and the wiring substrate 10, the support 12 can be easily peeled off, and the semiconductor device 1 manufactured using the wiring substrate 10 can be thinned. Furthermore, by manufacturing the semiconductor device 1 using the wiring substrate 10 having the support 12, the wiring substrate 10 can be easily handled even if the wiring substrate 10 is an extremely thin substrate of about several tens of ⁇ m. Therefore, it is possible to improve the yield not only when the substrate is manufactured but also when the semiconductor chip 11 is mounted and assembled.
  • the wiring substrate 10 having the same structure can be formed on both the front and back surfaces of the support 12, and the curing shrinkage of the insulating resin layer 21, the area ratio of the wiring layer 22, and the different types laminated on the support 12
  • the occurrence of warpage due to the difference in thermal expansion coefficient of the material is suppressed. Therefore, it is possible to suppress the yield reduction due to the warping of the wiring board 10.
  • the linear expansion coefficient of the support 12 is ⁇ 1 ppm / ° C. or more and 15 ppm / ° C. or less. Since the semiconductor chip 11 is manufactured from a substrate mainly composed of an inorganic substance such as a silicon substrate, the linear expansion coefficient of the semiconductor chip 11 and the linear expansion coefficient of the support 12 are close to each other. For this reason, it is possible to suppress misalignment that occurs when the semiconductor chip 11 is mounted on the wiring board 10. Therefore, it becomes possible to prevent the semiconductor chip 11 from being mounted on the wiring substrate 10 and to destroy the portion where the semiconductor chip 11 and the wiring substrate 10 are joined.
  • the support 12 may be a glass substrate, a glass fiber reinforced resin substrate, or a copper clad laminate, and the support 12 can be made inexpensive and high in strength, and the support 12 can be easily enlarged.
  • the thickness of the wiring board 10 is 0.001 mm or more and 1 mm or less. In this case, the insulation of the wiring pattern in the wiring substrate 10 can be ensured, and the merit of thinning the semiconductor device by thinning the wiring substrate according to the present invention can be enjoyed.
  • the semiconductor device 1 manufactured using the wiring board 10 according to the present embodiment includes the wiring board 10 and the semiconductor chip 11 connected to the wiring layer 22 of the wiring board 10 on the surface via the solder layer 17. I have.
  • the manufacturing efficiency of the semiconductor device 1 is improved.
  • the wiring board 10 can be thinned, and as a result, the semiconductor device 1 can be thinned.
  • the wiring board, the semiconductor device, and the manufacturing method of the semiconductor device according to the present invention are not limited to the above-described embodiments, and various other modifications are possible. For example, you may combine the said embodiment and modification suitably. Further, a plurality of semiconductor chips 11 stacked on the wiring board 10 may be mounted in a region of the wiring board 10 to be separated. Further, a member other than the semiconductor chip 11 (for example, a passive component such as a capacitor) may be mounted on the wiring board 10.
  • the wiring layer 22 in the wiring substrate 10 is formed not only by the semi-additive method but also by a known method such as a subtractive method or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a conductor layer such as a Cu layer, an unnecessary conductor layer is etched, and then the resist is removed to obtain a wiring pattern.
  • the full additive method an electroless plating catalyst is adsorbed on the resin layer, a resist having a desired pattern is formed on the resin layer, and the catalyst is activated while leaving the resist as an insulating film.
  • the resist is removed to obtain a desired wiring pattern.
  • the wiring substrate 10 was produced along the steps shown in FIGS.
  • a 15 ⁇ m thick prepreg and peelable copper foil are arranged on both sides of the support 12 and vacuum pressed to form a peelable copper foil layer 20 on both sides of the support 12.
  • the copper foil layer 20 the copper foil thickness on the side where the wiring substrate 10 is formed is 5 ⁇ m, and the copper foil thickness on the side in contact with the support 12 through the prepreg is 18 ⁇ m.
  • Example 1 Glass (OA-10G (manufactured by Nippon Electric Glass Co., Ltd.)), 1.1 mm thickness, linear expansion coefficient 4 ppm / ° C.
  • Example 2 Glass fiber reinforced epoxy resin, 1.0 mm thickness, linear expansion coefficient 7 ppm / ° C.
  • Example 3 Copper-clad double-sided board, 1.0 mm thickness, linear expansion coefficient 8 ppm / ° C
  • external connection terminals 15 were formed on the peelable copper foil layer 20.
  • the external connection terminal 15 was formed using a semi-additive method. Specifically, a dry film resist having a thickness of 25 ⁇ m was formed on both surfaces by a laminating method on the peelable copper foil layer 20 formed on both surfaces on the support 12. Next, exposure processing was performed while performing front / back alignment using a photomask on which a pattern corresponding to the external connection terminals was drawn, and spray development processing was performed with a 1% sodium carbonate aqueous solution.
  • electrolytic Ni plating 1 ⁇ m, electrolytic gold plating 0.05 ⁇ m, electrolytic Ni plating 3 ⁇ m, and electrolytic copper plating 15 ⁇ m were formed, and external connection terminals 15 were formed.
  • the dry film resist was spray-peeled into a 3% sodium hydroxide solution at 60 ° C. to obtain a substrate on which the external connection terminals 15 were formed.
  • an insulating resin layer 21 and a via hole 25 were formed. Specifically, the copper layer on the external connection terminal 15 and the peelable copper foil layer 20 is roughened, and after the adhesion improving treatment with the insulating resin layer 21 formed on the upper layer is performed, ABF-GX-T31 (Ajinomoto Fine Techno Co., Ltd.) was vacuum laminated. After the lamination, the resin was cured, and then via holes 25 were formed by carbon dioxide laser irradiation. After laser processing, it was immersed in a basic permanganic acid solution to roughen the smear and the resin surface in the via hole.
  • ABF-GX-T31 Ajinomoto Fine Techno Co., Ltd.
  • a wiring layer 22 was formed. Specifically, an electroless copper plating process was performed to form an electroless plating layer with a thickness of 0.7 ⁇ m on the surface of the insulating resin layer 21 in which the via hole 25 was formed. Subsequently, a dry film resist having a thickness of 25 ⁇ m was laminated on the electroless plating layer, and alignment exposure was performed using a photomask on which a wiring circuit was drawn to form a resist pattern. Subsequently, electrolytic plating was performed using the electroless plating layer as a power feeding layer.
  • the dry film resist is removed by spray peeling treatment, and the electroless copper plating layer that is no longer needed is removed by etching with a sulfuric acid-hydrogen peroxide solution to remove the substrate on which the wiring layer 22 is formed on the support 12. Obtained.
  • an insulating resin layer 21 and a wiring layer 22 were formed as shown in FIG. 4E.
  • the insulating film 23 was formed to a thickness of 20 ⁇ m on the wiring substrate 10 on which the multilayer wiring layer was formed.
  • a portion corresponding to the connection terminal of the semiconductor chip was exposed using a photomask on which a solder resist pattern was drawn, thereby forming the connection terminal 24 with the semiconductor chip.
  • the surface of the connection terminal 24 was cleaned by dipping in a basic hot permanganate solution, and then Ni—Pd—Au plating was performed.
  • the wiring layer 10 according to Examples 1 to 3 was obtained by forming the solder layer 17 by a ball mounting method.
  • the semiconductor device 1 was manufactured along the steps shown in FIGS.
  • the semiconductor chip 11 was mounted on the wiring board 10 according to Examples 1 to 3.
  • a semiconductor chip 11 having a protruding electrode 16 having a Sn-3.5Ag solder layer formed on the tip of a Cu post was used.
  • the linear expansion coefficient of the semiconductor chip 11 was about 3 ppm / ° C.
  • An underfill 13 has been supplied to the wiring board 10 in advance. After aligning the protruding electrode 16 of the semiconductor chip 11 and the connection terminal 24 of the wiring substrate 10, the semiconductor chip 11 was pressure-bonded to the wiring substrate 10 and heated.
  • the upper surface of the wiring board 10 including the semiconductor chip 11 was sealed with a sealing resin 14 by a transfer molding method.
  • the semiconductor device having the wiring substrate 10 formed on the support 12 via the copper foil layer 20 was peeled off and separated from the support.
  • the copper foil layer 20 is spray-etched with a sulfuric acid-hydrogen peroxide aqueous solution, whereby the copper foil layer 20 and the nickel film of the external connection terminal 15 are formed. Was dissolved and removed. In this state, the surface of the external connection terminal 15 is surface-treated by Ni—Au plating.
  • FIG. 8D a dicing tape 19 was attached to this structure and diced to obtain the semiconductor device 1 shown in FIG. 8E (FIG. 1).
  • the semiconductor A positional deviation of about 15 ⁇ m from the design value usually occurs between the protruding electrode of the chip 11 and the connection terminal 24 of the wiring board 10.
  • the difference in position shift due to the material of the support 12 is that the linear expansion coefficient of the support 12 is about 15 ppm / ° C. or more, which is greatly different from the linear expansion coefficient (about 2 to 4 ppm / ° C.) of the semiconductor chip 11. it is conceivable that.
  • the semiconductor device is used for improving the manufacturing efficiency of the semiconductor device and reducing the thickness of the semiconductor device, or reducing the thickness and manufacturing efficiency of the semiconductor device. Can be improved.

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Abstract

　配線基板の薄型化と半導体装置の製造の効率化を可能とする配線基板積層体及びこれを用いた半導体装置の製造方法を提供する。配線基板積層体は、支持体（１２）と、支持体の少なくとも一方面に剥離可能に積層される銅箔層（２０）と、銅箔層（２０）上に積層される配線基板（１０）とを備える。配線基板（１０）は、外部接続端子（１５）と、１層または多層の配線層（２２）と、外部接続端子（１５）と配線層（２２）との層間及び多層の配線層（２２）の層間に設けられる絶縁層（２１）と、ビアホール（２５）と、最上層の配線層に設けられる絶縁膜（２３）と、半導体チップとの接続箇所となる接続端子（２４）とを有する。

Description

配線基板積層体及びこれを用いた半導体装置の製造方法
　本発明は、配線基板積層体及びこれを用いた半導体装置の製造方法に関する。
　近年、半導体チップ及び外部接続部材を用いた半導体装置が、電子機器及び自動車等の様々な分野に用いられている。下記特許文献１には、半導体チップ上に再配線層及び外部接続端子を有する外部接続部材が直接形成される半導体装置の製造方法が記載されている。この製造方法では、再配線層及び外部接続端子を有する外部接続部材が半導体チップ領域内に形成される。当該製造方法によって設けられた半導体装置は、Ｆａｎ－ｉｎ型のＷＬＰ（Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ：ウエハレベルパッケージ）と呼ばれている。
　また、下記特許文献２には、支持基板に固定された半導体チップの周囲を覆う絶縁層を形成し、当該半導体チップ上及び当該絶縁層上に再配線層及び外部接続端子を有する外部接続部材が形成される半導体装置の製造方法が記載されている。この製造方法では、半導体チップの外縁より外側の周辺領域にも再配線層及び外部接続端子を有する外部接続部材が形成される。当該製造方法によって設けられた半導体装置は、Ｆａｎ－ｏｕｔ型のＷＬＰと呼ばれている。
特開平１１－１１１８９６号公報 特開２０１１－１８７４７３号公報 特開２０１４－７３１５号公報
　上記特許文献１に記載される製造方法では、外部接続部材は半導体チップ領域内に形成されるため、外部接続端子の数及び位置が制限される。また、特許文献１、２に記載される製造方法では、個片化された半導体チップ上に直接外部接続部材を形成するので、半導体装置の製造効率が低くなる。
　本発明は、配線基板の薄型化と半導体装置の製造の効率化を可能とする配線基板積層体及びこれを用いた半導体装置の製造方法を提供することを目的とする。
　本発明に係る配線基板積層体は、半導体チップを内蔵する半導体装置の製造に用いられるものであって、支持体と、支持体の少なくとも一方面に剥離可能に積層される銅箔層と、銅箔層上に積層される配線基板とを備える。当該配線基板は、銅箔層上に設けられる外部接続端子と、外部接続端子の上層に設けられる１層または多層の配線層と、外部接続端子と配線層との層間と、多層の配線層の層間とに設けられる絶縁層と、外部接続端子と配線層との層間と、多層の配線層の層間とを電気的に接続するためのビアホールと、最上層の配線層に設けられる絶縁膜と、絶縁膜の一部を除去して最上層の配線層の一部を露出させることによって形成され、半導体チップとの接続箇所となるチップ接続端子とを含む。
　また、本発明に係る半導体装置の製造方法は、上記の配線基板積層体を用いるものであって、支持基板上の少なくとも一方面に形成された配線基板上のチップ接続端子に、半導体チップを電気的に接続することによって、半導体チップを実装する工程と、実装された半導体チップを封止する封止樹脂を形成する工程と、銅箔層を支持体から剥離させることにより、封止樹脂と半導体チップと配線基板と銅箔層を一体的に支持体から分離させる工程と、配線基板の表面に形成されている銅箔層を、エッチング除去することによって外部接続端子を露出させる工程と、露出した外部接続端子上に半田層を形成する工程と、封止樹脂および配線基板を切断することによって半導体装置を個片化する工程とを備える。
　本発明によれば、配線基板の薄型化と半導体装置の製造の効率化を可能とする配線基板積層体及びこれを用いた半導体装置の製造方法を提供できる。
図１は、実施形態に係る配線基板積層体を用いて製造された半導体装置を説明する図である。 図２は、実施形態に係る配線基板積層体を説明する図である。 図３は、配線基板積層体の製造方法の一例を説明する図である。 図４は、配線基板積層体の製造方法の一例を説明する図である。 図５は、配線基板積層体の製造方法の一例を説明する図である。 図６は、配線基板積層体の製造方法の変形例を説明する図である。 図７は、配線基板積層体の製造方法の変形例を説明する図である。 図８は、半導体装置の製造方法の一例を説明する図である。
　以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　図１は、本発明の実施形態に係る配線基板を用いて製造された半導体装置を説明する図である。図１に示されるように、半導体装置１は、配線基板１０と、半導体チップ１１と、アンダーフィル１３と、封止樹脂１４と、複数の外部接続端子１５と、複数の半田ボール１８を備えている。なお、配線基板１０の詳細については後述する。
　半導体チップ１１は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路（ＩＣ又はＬＳＩ）であり、略直方体形状を有している。半導体チップ１１に用いられる半導体基板は、例えばシリコン基板（Ｓｉ基板）、窒化ガリウム基板（ＧａＮ基板）、又は炭化ケイ素基板（ＳｉＣ基板）等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される半導体チップ１１の線膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ　ｏｆ　Ｔｈｅｒｍａｌ　Ｅｘｐａｎｓｉｏｎ）は、約２～４ｐｐｍ／℃（例えば３ｐｐｍ／℃）である。本実施形態における線膨張係数は、例えば２０℃～２６０℃の温度範囲内における温度の上昇に対応して変化する長さとする。
　半導体チップ１１の配線基板と対向する面の表面には、突起電極１６（バンプとも言う）が設けられている。半導体チップ１１は、この突起電極１６を介して配線基板１０の主面に形成される接続端子と電気的に接続している。突起電極１６は、例えばＡｕ、Ａｇ、Ｃｕ、Ａｌ等の金属もしくはこれらの合金、ＣｕにＡｕめっき等を施した金属複合体、又は、Ｓｎ、Ｓｎ－Ｐｂ、Ｓｎ－Ａｇ、Ｓｎ－Ｃｕ、Ｓｎ－Ａｇ－Ｃｕ、Ｓｎ－ＢｉもしくはＡｕ系等のはんだによって形成される。突起電極１６は、半導体チップ１１の領域内全体に配置されていてもよいし、半導体チップ１１の周辺領域に配置されていてもよい。半導体チップ１１と配線基板１０とを互いに接続する方式としては、例えばワイヤボンディング方式又はフリップチップ方式が挙げられる。本実施形態では、実装面積の縮小化及び作業の効率化の観点から、フリップチップ方式によって半導体チップ１１及び配線基板１０が互いに接続されている。
　アンダーフィル１３は、半導体チップ１１を配線基板１０上に固定及び封止するために用いられる接着剤である。アンダーフィル１３としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。アンダーフィル１３は、液状であってもよいし、フィルム状であってもよい。
　封止樹脂１４は、半導体チップ１１を覆って封止及び保護するために用いられる封止樹脂である。封止樹脂１４としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。
　外部接続端子１５は、配線基板１０の裏面（半導体チップ１１が搭載された主面と反対側の面）に設けられている。外部接続端子１５は、配線基板１０内に設けられている配線層を介して半導体チップ１１と電気的に接続されている。外部接続端子１５上には、例えばＳｎ、Ｓｎ－Ｐｂ、Ｓｎ－Ａｇ、Ｓｎ－Ｃｕ、Ｓｎ－Ａｇ－Ｃｕ、又はＳｎ－Ｂｉ等のはんだによって形成される。外部接続端子１５がはんだから形成される場合、外部接続端子１５を形成する前に、あるいは、配線基板１０の外部接続端子１５表面が露出したときに例えばＮｉめっき、Ａｕめっき、Ｐｄめっき、又はＳｎめっきを施してもよく、プレソルダー処理が施されてもよく、ＯＳＰ（Ｏｒｇａｎｉｃ　Ｓｏｌｄｅｒａｂｉｌｉｔｙ　Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機被膜処理が施されてもよい。
　図２（ａ）は、実施形態に係る配線基板積層体の一例を示す概略図である。本実施形態に係る配線基板１０は、支持体１２から剥離可能な銅箔２０を介して支持体１２の両面のそれぞれに形成されている。銅箔２０の剥離面は、支持体１２との対向面であり、支持体１２より配線基板１０を剥離する際には配線基板１０と共に銅箔層２０が剥離される。支持体１２の両面の剥離可能な銅箔２０上に形成される配線基板１０は、表裏共に同一構造の基板である。
　図２（ｂ）は、図２（ａ）中のＡ部分の拡大図であって、本実施形態の配線基板積層体の詳細構造を説明する図である。図２（ｂ）に示されるように、本発明に係る配線基板１０は、支持体１２上に形成された銅箔層２０上に形成されている。配線基板１０は、絶縁樹脂層２１、絶縁膜２３、外部接続端子１５、配線層２２、半導体チップとの接続端子２４、半田層１７、及び多層配線層間を電気的に接続するビアホール２５を有している。配線基板１０の厚さは、図２における銅箔層２０上から絶縁膜２３の上面までの厚さである。本発明における配線基板１０の厚さであるが、０．００１ｍｍ以上であることが望ましい、０．００１ｍｍ以下である場合、配線層２２間の回路絶縁性を確保することが困難となる。１ｍｍ以上である場合、支持体１２上に形成することで配線基板１０を薄型化できるというメリットがなくなってしまう。よって、配線基板１０の厚さは０．００１ｍｍ以上１ｍｍ以下であることが望ましい
　図２（ａ）及び（ｂ）記載の支持体１２の２０℃から２６０℃までの平均熱膨張係数は－１ｐｐｍ／℃以上１５ｐｐｍ／℃以下である。支持体１２の熱膨張係数が－１ｐｐｍ以下とする場合、支持体１２として使用できる材料の選択肢がなくなってしまい現実性がない。支持体１２の熱膨張係数が１５ｐｐｍ以上である場合、半導体チップとの熱膨張係数との差異が大きくなってしまい、半導体装置を歩留まりよく実装、製造することが困難となる。支持体１２の熱膨張係数は、２ｐｐｍ以上１０ｐｐｍ以下であることがより好ましい。本発明による配線基板１０によれば、支持体１２の熱膨張係数をシリコンに近づけることによって、位置ズレによる歩留まり低下を抑制することが出来る。
　支持体１２は、ガラス基板あるいはガラス繊維強化樹脂基板あるいは銅張積層板であることが現実的で安価に入手できるので望ましい。例えばガラス基板としては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。ガラス繊維強化樹脂基板の樹脂は、エポキシ樹脂、ビスマレイミドトリアジン樹脂が一般的にあげられるが、本発明により限定されるものではない。銅張積層板であってもよく２０℃から２６０℃の間の平均線熱膨張係数が－１ｐｐｍ以上１５ｐｐｍ以下であればよい。支持体１２の厚みは特に限定されるものではないが、０．２ｍｍ以上３ｍｍ以下であれば、製造工程上のハンドリングがしやすいため望ましい。支持体１２の厚みは、０．４ｍｍ以上２ｍｍ以下であることがさらに望ましい。
　支持体１２から剥離可能な銅箔層２０は、例えば、二層の銅箔を層間で剥離可能に積層したピーラブル銅箔により構成することができる。支持体１２上への積層形成方法であるが、支持体両面にプリプレグ、さらにその上にピーラブル銅箔を重ねて配置して真空プレスにより、支持体１２にピーラブル銅箔を積層して張り合わせることが出来る。あるいは、支持体１２上に接着材を介してピーラブル銅箔を張り合わせても良い。接着剤は、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂、アクリル樹脂より選ぶことが出来る。これらの樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂を接着剤として用いてもよい。接着剤の厚さは、例えば２０μｍ～１００μｍ程度である。接着剤の種類、厚み、塗布方法、張り合わせ方法については特に限定されるものではなく、公知の方法を採用できる。配線基板１０を形成する側の銅箔の厚みは、５μｍ以上２０μｍ以下であることが望ましい。配線基板１０を形成する側の銅箔の厚みが５μｍ以下である場合、ピンホールの発生やエッチング処理によって製造工程中に支持体より剥離してしまう可能性がある。一方、配線基板１０を形成する側の銅箔の厚みが２０μｍ以上である場合、その後に銅箔層２０をエッチング除去することが困難となる。
　あるいは、支持体１２から剥離可能な銅箔層２０は、支持体１２上に剥離層としてニッケル、コバルト、チタン、錫、亜鉛から選ばれる金属あるいはその化合物層を形成した後に、銅を積層することによって形成することもできる。支持体１２上の剥離層は、例えばスパッタ法、蒸着法、ＣＶＤ法、無電解めっき法より選ばれる方法によって上記の金属の皮膜として形成することが出来る。支持体１２が銅張積層板であれば、電解めっき法によっても上述の金属層を形成することが出来る。上述の金属層を複数種多層層形成しても良い。さらに上術の金属の化合物層の形成方法であるが、加熱酸化によって酸化膜層を形成することも出来る。さらにクロム酸処理を行うことによってクロメート皮膜を形成してもよい。上術の剥離層を形成した後に銅箔層２０を形成することで支持体より剥離可能な銅箔層２０を得ることが出来る。銅箔層２０は、例えばスパッタ法、蒸着法、ＣＶＤ法、無電解めっき法、電解めっき法より形成することが出来る。より好ましくは電解めっき法により形成することが簡便であり望ましい。剥離層上に設ける銅箔層２０の厚みは、５μｍ以上２０μｍ以下であることが望ましい。剥離層上に設ける銅箔層２０の厚みが５μｍ以下である場合、ピンホールの発生やエッチング処理によって製造工程中に支持体より剥離してしまう可能性がある。剥離層上に設ける銅箔層２０の厚みが２０μｍ以上である場合、その後に銅箔層をエッチング除去することが困難となる。
　銅箔層２０上に外部接続端子１５が形成されている。銅箔層２０に面した外部接続端子１５は、後の工程で銅箔層２０と共に支持体１２から剥離され、さらに銅箔層２０をエッチング除去することによって、配線基板１０の裏面上に露出する。さらに後の工程で半田バンプが形成されるので、外部接続端子１５の表面にはＮｉ、Ａｕ、Ｐｄ、Ｓｎよりなる金属皮膜があらかじめ形成されていることが望ましい。よって、外部接続端子の形成箇所の表面に上記金属により表面処理を行った後に、外部接続端子１５を形成することが望ましい。外部接続端子１５は、銅であることが簡便で望ましい。この場合、外部接続端子１５の銅層の厚みは、例えば１μｍ以上２０μｍ以下である。
　絶縁樹脂層２１は、銅箔層２０上及び配線層２２間に設けられる絶縁樹脂層である。絶縁樹脂層２１は、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂、ポリフェニレンオキシド、液晶ポリマー、またはシリコーン樹脂等の樹脂材料あるいは、これらを含有するビルトアップ樹脂、プリプレグ、乃至ポリイミド樹脂、これらの複合材料により形成される。また絶縁樹脂層２１にはシリカ、アルミナ、炭酸バリウム等の無機フィラー又は有機フィラーが含まれていてもよい。あるいは、絶縁樹脂層２１は、ガラス繊維強化材料であってもよい。絶縁樹脂層２１の厚みは例えば０．５μｍ以上４０μｍ以下である。
　ビアホール（ビア）２５は、外部接続端子１５と配線層２２とを電気的に接続すると共に、配線層２２同士を電気的に接続する。ビアホール径は特に限定されるものではないが、５μｍ以上１００μｍ以下であることが望ましい。ビアホール径が５μｍ以下である場合、ビア接続信頼性が低下する懸念がある。一方、ビアホール径が１００μｍ以上である場合、微細な回路形成に不利となる。ビアは導電体より形成されていればよいが、より好ましくは、配線と同じ金属であることが簡便でよい。より好ましくは、ビアは銅で形成される。ビア内部は充填構造いわゆるフィルドビア構造であることがビアスタック可能で微細回路形成に有利なことから望ましいが、ビア内部まで導電体金属が充填されていないコンホーマルビアでもよい。以上のように配線層２２がビアホール２５を介して多層形成されている多層配線を有する配線基板であってもよく、単層回路であっても良い。
　配線基板１０の最表層には、ソルダーレジストあるいは絶縁樹脂層よりなる絶縁膜２３が形成され、半導体チップとの接続端子２４部分のみが露出形成されている構造となっている。接続端子２４は、半導体チップ１１の突起電極１６と電気的接続しやすいように設けられている。接続端子２４上には、例えば共晶はんだ又は鉛フリーはんだ（Ｓｎ－Ａｇ、Ｓｎ－Ｃｕ、Ｓｎ－Ａｇ－Ｃｕ、又はＳｎ－Ｂｉ等）によって半田層１７が形成される。接続端子２４は、種々の金属からなる導電層上に共晶はんだ又は鉛フリーはんだが設けられた端子でもよい。また、開口部に、Ｎｉ、Ａｕ、Ｐｄ、Ｓｎ等のめっき処理を施す、又はＯＳＰ等の有機被膜処理を施すことにより、接続端子２４を形成してもよい。また、接続端子２４は、配線層２２に金めっきを行うことにより形成してもよい。この場合、接続端子２４の導電性が向上すると共に、接続端子２４の腐食が抑制される。半導体チップ１１の突起電極１６が金ボールバンプ（例えば、Ａｕ、Ａｕを含む合金、もしくは表面にＡｕめっきを施した金属複合体による金バンプ、又は、Ａｕ系のはんだによって形成されたバンプ）である場合、当該突起電極１６と金めっきが施された接続端子との接合性が向上する。
　次に、図３及び図４を参照しながら、本実施形態に係る配線基板積層体の製造方法を説明する。図３及び図４は、本実施形態に係る配線基板積層体の製造方法の一例を説明する図であって、図２（ａ）のＡ部分を拡大図示したものである。尚、図３及び図４は、本実施形態に係る配線基板を部分的に図示するものであるが、図３及び図４により本発明による配線基板及び半導体装置が限定されるものではない。
　まず、図３（ａ）に示されるように、支持体１２の表面に剥離可能な銅箔層２０を形成する。銅箔層２０の形成方法としては、先に述べたピーラブル銅箔をプリプレグを介して支持体１２に張り付ける方法、あるいは、接着剤で支持体１２に貼り付ける方法が挙げられる。接着剤の塗布方法は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、公知の方法を採用できる。
　また、支持体１２上にあらかじめ剥離層としてニッケル、コバルト、チタン、錫、亜鉛から選ばれる金属あるいはその化合物の層を形成した後に、銅を積層することによって、銅箔層２０を形成してもよい。基板上に上記の金属からなる剥離層を形成する方法としては、例えばスパッタ法、蒸着法、ＣＶＤ法、無電解めっき法より選ばれる方法を利用できる。支持体が銅張積層板であれば、電解めっき法によっても上述の金属層を形成することが出来る。上述の金属層は、複数種の金属で多層に層形成しても良い。さらに上述の金属の化合物層の形成方法であるが、加熱酸化によって酸化膜層を形成することも出来る。さらにクロム酸処理を行うことによってクロメート皮膜を形成してもよい。上記の剥離層を形成した後に銅を積層することで支持体より剥離可能な銅箔層２０を得ることが出来る。銅箔層２０の形成はスパッタ法、蒸着法、ＣＶＤ法、無電解めっき法、電解めっき法より形成することが出来る。より好ましくは電解めっき法により形成することが簡便であり望ましい。
　次に、図３（ｂ）に示されるように、支持体上に剥離可能な銅箔層２０を形成した後に外部接続端子１５を銅箔層２０上に形成する。外部接続端子１５の形成方法は公知のセミアディティブ工法によって形成することが簡便で望ましい。その１例を説明すると、銅箔層２０の上にフォトレジスト層を形成する。フォトレジストはポジ型あるいはネガ型の液体レジストであってもドライフィルムレジストであっても良いが、ドライフィルムレジストであることが簡便で安価で望ましい。レジスト層を形成した後に所望の外部接続端子に対応するパターンが描画されているフォトマスクを用いて露光し、レジストパターンを形成する。銅箔層が露出した部分の外部接続端子１５にあらかじめ表面処理としてＮｉめっき、Ａｕめっき、Ｐｄめっき、又はＳｎめっきを行っても良い。形成方法は無電解めっきあるいは電解めっきであることが望ましい。表面処理後に電解銅めっきを行うことで外部接続端子１５を形成することが出来る。不要になったレジストパターンを剥離することによって、図３（ｂ）に記載の外部接続端子１５が形成された基板を得る。
　次に、図３（ｃ）に記載するように外部接続端子１５上に絶縁樹脂層２１を形成する。絶縁樹脂層２１は、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂、ポリフェニレンオキシド、液晶ポリマー、またはシリコーン樹脂等の樹脂材料あるいは、これらを含有するビルトアップ樹脂、プリプレグ、乃至ポリイミド樹脂である。あるいは、絶縁樹脂層２１は、これらの複合材料を含んでもよい。また、絶縁樹脂層２１は、シリカ、アルミナ、炭酸バリウム等の無機フィラー又は有機フィラーを含んでいてもよい。あるいは、絶縁樹脂層２１は、ガラス繊維強化材料であってもよい。絶縁樹脂層２１の厚みは、例えば０．５μｍ以上４０μｍ以下である。絶縁樹脂層２１は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。ビアホール２５は、例えば絶縁樹脂層２１に対してレーザー加工、又はフォトリソグラフィーを行い、絶縁樹脂層２１の一部を除去することによって形成される。
　次に、図３（ｄ）に示されるように、絶縁樹脂層２１上に配線層２２を形成する。絶縁樹脂上への回路形成はサブトラクティブ法及びセミアディティブ法により形成することが望ましい。より望ましくはセミアディティブ法が微細回路形成に有利であることからより望ましい。セミアディティブ法による回路形成を説明すると、ビアホール２５が形成された絶縁樹脂層２１に薄い金属層（シード層）を形成する。この際、シード層を形成する前に樹脂表面を過マンガン酸処理、あるいはＵＶ洗浄、アルゴンプラズマ、あるいは酸素プラズマ処理することによって粗化、あるいはクリーニングを行うことでシード層と樹脂層との密着性向上を行っても良い。シード層はニッケル、チタン、銅、銀、錫、金等が考えられるが、銅であることが簡便であり望ましい。シード層の形成方法であるが、スパッタ法、ＣＶＤ法、蒸着法、イオンプレーティング法、無電解めっき法が挙げられるが、スパッタ法あるいは無電解めっき法であることが簡便で現実的である。絶縁樹脂層２１上及びビアホール２５の表面にシード層を形成した後に、シード層上にレジストパターンを形成する。レジストは液体のポジ型レジストあるいはネガ型レジストであっても良いし、ドライフィルムレジストであっても良いが、ドライフィルムレジストが簡便で安価であり望ましい。シード層上に形成されたレジスト層に所望の配線パターンが描画されているフォトマスクを用いて露光現像処理することで、回路部分が露出したレジストパターンを得る。続いてシード層を給電層として電解銅めっき処理を行うことで配線層２２を形成する。配線層形成後に不要になったレジスト層を剥離処理し、不要部分のシード層をエッチング除去することによって配線層２２を得る。こうして配線層２２が形成された配線基板を得る。
　多層配線層を形成する場合、図３（ｃ）及び図３（ｄ）の工程を繰り返すことによって、図４（ｅ）に示す多層配線基板を得ることができる。配線の層数は本発明により限定されない。
　続いて図４（ｆ）に示されるように、多層配線層の最外層に半導体チップとの接続端子を形成する。半導体チップとの接続端子２４は最外層の配線層２２上に絶縁膜２３を形成した後に開口部を設けることによって接続端子２４を設けても良いし、絶縁樹脂層２１と同じ材料を形成して開口を設けることによって接続端子２４としても良く、接続端子２４の製造方法は特に限定されず公知の方法を採用できる。より好ましくは、絶縁膜２３として、ソルダーレジスト層を設けることが望ましい。絶縁膜２３は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部は、レーザーの照射、又はフォトリソグラフィーを行いて絶縁膜２３の一部を除去することよって形成される。接続端子２４の表面には表面処理としてＮｉめっき、Ａｕめっき、Ｐｄめっき、又はＳｎめっきを行っても良い。接続端子２４はさらに共晶はんだ又は鉛フリーはんだを開口部に供給することによって設けてもよい。以上によって、支持体１２と、剥離可能な銅箔層２０、絶縁樹脂層２１、外部接続端子１５、配線層２２、半導体チップとの接続端子２４を含む配線基板１０を形成する。
　尚、配線基板１０は、支持体１２の一方面にのみ形成してもよいし、支持体１２の両面に形成してもよい。支持体１２の両面に配線基板１０を形成する場合、図３及び図４に示した各工程を支持体１２の片面ずつ行ってもよいし、支持体１２の両面に同時に行ってもよい。
　次に、図５を参照しながら、本実施形態に係る配線基板積層体を用いて半導体装置を製造する方法を説明する。図５は、半導体装置の製造方法の一例を説明する図である。
　まず、図５（ａ）に示されるように、支持体１２上に剥離可能な銅箔層２０と配線基板１０とが積層された配線基板積層体を準備する。剥離可能な銅箔層２０及び配線基板１０は、支持体１２の両面に形成されている。配線基板１０は、図１、図２、図４（ｆ）に示したものと同じである。
　次に、図５（ｂ）に示されるように、配線基板１０に複数の半導体チップ１１を搭載する。具体的には、配線基板１０に半導体チップ１１をフリップチップ方式にて搭載する。半導体チップ１１を配線基板１０に搭載する際、半導体チップ１１の突起電極１６と配線基板１０の接続端子２４（図２、図３を参照）とが、互いに接続される。また、半導体チップ１１及び配線基板１０の間にアンダーフィル１３を設けておくことによって、半導体チップ１１及び配線基板１０を固定及び封止する。アンダーフィル１３は、半導体チップ１１を配線基板１０に搭載した後に、半導体チップ１１及び配線基板１０の間に供給してもよい。また、半導体チップ１１又は配線基板１０に予めアンダーフィル１３を付着させておき、半導体チップを配線基板に搭載すると同時にアンダーフィル１３による封止を完了させてもよい。例えば、加熱又は光照射による硬化処理をアンダーフィル１３に施すことによって、アンダーフィル１３による半導体チップ１１及び配線基板１０の固定及び封止を行う。アンダーフィル１３は、必ずしも設けなくてもよい。
　次に、図５（ｃ）に示されるように、配線基板１０の主面上に封止樹脂１４を形成する。この際、封止樹脂１４によって半導体チップ１１を埋設する。封止樹脂１４は、例えばトランスファーモールド法又はポッティング法等の公知の方法にて形成される。
　次に、図５（ｄ）に示されるように、支持体１２両面に形成された、半導体チップ１１が搭載されかつ封止樹脂１４が形成された半導体装置を支持体１２から剥離する。支持体１２を配線基板１０から剥離する方法は、手動でもよいし機械を用いて行ってもよい。さらに両面同時に剥離してもよいし、片面ずつ剥離してもよい。
　図６及び図７は、図５に示した半導体装置の製造方法の変形例であって、支持体１２の両面に設けられた配線基板１０に対して一面ずつ半導体チップ１１を搭載する例を説明する図である。
　まず、図６（ａ）に示されるように、支持体１２上に剥離可能な銅箔層２０と配線基板１０とが積層された基板を準備する。剥離可能な銅箔層２０及び配線基板１０は、支持体１２の両面に形成されている。配線基板１０は、図１、図２、図４（ｆ）に示したものと同じである。
　次に、図６（ｂ）に示されるように、支持体１２の一方面の配線基板に半導体チップ１１を搭載する。半導体チップ１１の搭載方法は、図５（ｂ）で説明したものを採用できる。
　次に、図６（ｃ）に示されるように、半導体チップ１１を搭載した配線基板１０に封止樹脂１４を形成し、半導体チップ１１を埋設する。封止樹脂の形成方法は、図５（ｃ）で説明したものを採用できる。
　次に、図７（ｄ）に示されるように、半導体チップ１１を搭載して封止樹脂１４を形成した配線基板１０のみを支持体から剥離する。支持体１２の剥離方法は、図５（ｄ）で説明したものを採用できる。
　その後、図７（ｅ）～（ｇ）に示すように、他方の配線基板１０に半導体チップ１１を搭載し、封止樹脂１４を形成した後、配線基板１０を支持体１２から剥離する。尚、図７（ｅ）～（ｇ）の工程は、図６（ｂ）～図７（ｄ）と同様に行う。
　図８は、本実施形態に係る半導体装置の製造方法の一例を説明する図であって、図５、図６及び図７において支持体１２から配線基板１０を剥離した後に続く工程を示す図である。
　図８（ａ）に示すように、支持体１２から配線基板１０を剥離した状態では、配線基板１０の裏面に設けられた外部接続端子１５を覆うように銅箔層２０が形成されている。
　次に、図８（ｂ）に示すように、銅箔層２０を除去して外部接続端子１５を露出させる。銅箔層２０の除去は、銅のエッチング液を用いて行うことが出来る。銅のエッチング液は硫酸と過酸化水素の混合水溶液、過硫酸塩類（ナトリウム、カリウム、アンモニウム塩）の水溶液、塩化第二鉄液、塩化第二銅液、塩化第二銅とアンモニア混合エッチャント、アンモニア－過酸化水素混合水溶液、硝酸から選択することが出来る。エッチング量のコントロールが容易なことから、硫酸と過酸化水素の混合水溶液、過硫酸塩水溶液を用いることが望ましい。剥離後の銅箔層２０に異種金属あるいは有機物の付着等が有る場合、これらを除去する処理をあらかじめ行ってから銅箔層２０のエッチング処理をおこなっても良い。
　次に、図８（ｃ）に示されるように、外部接続端子１５上に半田ボール１８を搭載する。半田ボールの形成方法は、半田ペーストのスクリーン印刷法、ボール搭載工法いずれの公知の方法であってもよい。
　次に、図８（ｄ）に示されるように、封止樹脂１４にダイシングテープ１９を貼り付けた後、各半導体チップ１１の間の領域に位置する配線基板１０及び封止樹脂１４を切断し、個片化する。配線基板１０及び封止樹脂１４の切断は、例えばダイシングソー又はレーザー等を用いて行うことができる。
　以上の工程を経ることにより、図８（ｅ）に示されるように、配線基板積層体を用いて形成された半導体装置１が製造される。
　以上に説明した本実施形態に係る配線基板１０は、半導体チップ１１を外部装置に接続するための外部接続部材として機能する。半導体チップ１１と外部接続部材となる配線基板１０とを別々に製造することができるため、外部接続端子の数や配置の制限がなくなると共に、半導体装置１の製造効率を改善できる。また、配線基板１０は支持体１２上に形成された剥離除去可能な銅箔層２０の上に形成される。したがって、半導体チップ１１と配線基板１０とを接合した後に、容易に支持体１２を剥離することができ、当該配線基板１０を用いて製造される半導体装置１の薄型化が可能になる。さらに支持体１２を有する配線基板１０を用いて半導体装置１を製造することによって、配線基板１０が数十μｍ程度の極薄型基板であっても容易にハンドリングをすることができる。よって基板製造時のみならず、半導体チップ１１の実装組み立て時の歩留まりを改善することが出来る。
　また、支持体１２の表裏両面に同一構造の配線基板１０を作成することも可能であると共に、絶縁樹脂層２１の硬化収縮や、配線層２２の面積比率、支持体１２上に積層される異種材料の熱膨張係数差に起因する反りの発生が抑制される。よって配線基板１０の反りに起因する歩留まり低下を抑制することが出来る。
　また、支持体１２の線膨張係数は、－１ｐｐｍ／℃以上１５ｐｐｍ／℃以下である。半導体チップ１１はシリコン基板等の無機物を主成分とした基板によって製造されているので、半導体チップ１１の線膨張係数と支持体１２の線膨張係数とが互いに近い値となる。このため、配線基板１０に半導体チップ１１を搭載した際に発生する位置ずれを抑制することができる。したがって、半導体チップ１１が配線基板１０に搭載不可能となること、及び半導体チップ１１と配線基板１０とを接合する部分が破壊することが抑制される。
　また、支持体１２はガラス基板あるいはガラス繊維強化樹脂基板あるいは銅張積層板であってもよく、支持体１２を安価で強度を高くすると共に、支持体１２の大型化が容易にできる。
　また、配線基板１０の厚さは、０．００１ｍｍ以上１ｍｍ以下である。この場合、配線基板１０における配線パターンの絶縁性を確保することが出来ると共に、本発明による配線基板の薄型化による半導体装置の薄型化のメリットを享受することが出来る。
　また、本実施形態に係る配線基板１０を用いて製造される半導体装置１は、配線基板１０と、表面に半田層１７を介して配線基板１０の配線層２２に接続される半導体チップ１１とを備えている。この半導体装置１では、半導体チップ１１と外部接続部材である配線基板１０とが別々に製造されているため、半導体装置１の製造効率が改善される。また、配線基板１０を支持体１２上で形成した後に支持体１２から剥離することによって、配線基板１０を薄型化することができ、この結果、半導体装置１の薄型化が可能になる。
　本発明による配線基板、半導体装置及び半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例を適宜組み合わせてもよい。また、配線基板１０に積層される半導体チップ１１は、個片化される配線基板１０の領域に複数搭載されてもよい。また、配線基板１０には、半導体チップ１１以外の部材（例えばコンデンサ等の受動部品）が搭載されていてもよい。
　また、配線基板１０における配線層２２は、セミアディティブ法に限らず、例えばサブトラクティブ法又はフルアディティブ法等の公知の方法にて形成される。ここで、サブトラクティブ法とは、Ｃｕ層等の導体層上に所望のパターンを有するレジストを形成して不要な導体層をエッチングした後、レジストを剥離して配線パターンを得る方法である。また、フルアディティブ法は、樹脂層上に無電解めっき触媒を吸着させ、所望のパターンのレジストを樹脂層上に形成し、このレジストを絶縁膜として残したまま触媒を活性化させ、無電解めっき法によりレジスト開口部内にＣｕ等の導体を析出させた後、レジストを除去して所望の配線パターンを得る方法である。
　本発明を以下の実施例によりさらに詳細に説明する。
　（配線基板）
　配線基板１０は、図３及び図４に示した工程に沿って作製した。
　まず、図３（ａ）に示すように、支持体１２の両面に１５μｍ厚のプリプレグ及びピーラブル銅箔を配して真空プレスを行い、支持体１２の両面に剥離可能な銅箔層２０を形成した。銅箔層２０として、配線基板１０が形成される側の銅箔厚が５μｍ、支持体１２とプリプレグを介して接する側の銅箔厚が１８μｍのものを用いた。支持体１２としては下記のものを用いた
・実施例１：ガラス（ＯＡ－１０Ｇ（日本電気硝子株式会社製））、１．１ｍｍ厚、線膨張係数　４ｐｐｍ／℃
・実施例２：ガラス繊維強化エポキシ樹脂、１.０ｍｍ厚、線膨張係数　７ｐｐｍ／℃
・実施例３：銅張両面板、１.０ｍｍ厚、線膨張係数　８ｐｐｍ／℃
　次に、図３（ｂ）に示されるように、剥離可能な銅箔層２０上に外部接続端子１５を形成した。外部接続端子１５の形成方法はセミアディティブ法を用いて行った。具体的には、支持体１２上両面に形成された剥離可能な銅箔層２０上に厚さ２５μｍのドライフィルムレジストを両面にラミネート法により形成した。次に、外部接続端子に対応するパターンが描画されたフォトマスクを用いて表裏アライメントを行いながら露光処理し、１％炭酸ソーダ水溶液にてスプレー現像処理を行った。続いて剥離可能な銅箔層を給電層として、電解Ｎｉめっき１μｍ、電解金めっき０．０５μｍ、電解Ｎｉめっき３μｍ、電解銅めっき１５μｍを形成し、外部接続端子１５を形成した。外部接続端子形成後にドライフィルムレジストを６０℃、３％の水酸化ナトリウム溶液にスプレー剥離処理することで、外部接続端子１５が形成された基板を得た。
　次に、図３（ｃ）に示されるように、絶縁樹脂層２１及びビアホール２５を形成した。具体的には、外部接続端子１５及び剥離可能な銅箔層２０上の銅層を粗化処理し、上層に形成する絶縁樹脂層２１との密着向上処理を行った後、ＡＢＦ－ＧＸ－Ｔ３１（味の素ファインテクノ株式会社製）を真空ラミネート形成した。ラミネート後に樹脂をキュアしてから、ビアホール２５を炭酸ガスレーザー照射により設けた。レーザー加工後に塩基性過マンガン酸溶液に浸漬し、ビアホール中のスミア及び樹脂表面を粗化処理した。
　次に、図３（ｄ）に示されるように、配線層２２を形成した。具体的には、無電解銅めっき処理を行い、ビアホール２５が形成された絶縁樹脂層２１表面に無電解めっき層を０．７μｍ厚で形成した。続いて厚さ２５μｍのドライフィルムレジストを無電解めっき層上にラミネートし、配線回路が描画されたフォトマスクを用いてアライメント露光を行い、レジストパターンを形成した。続いて無電解めっき層を給電層として電解めっき処理を行った。さらにドライフィルムレジストをスプレー剥離処理することによって除去し、不要となった無電解銅めっき層を硫酸－過酸化水素水溶液でエッチング除去することによって支持体１２上に配線層２２が形成された基板を得た。
　更に、図３（ｃ）及び（ｄ）と同じ工程を経て、図４（ｅ）に示すように、絶縁樹脂層２１及び配線層２２をもう一層形成した。
　次に、図４（ｆ）に示されるように、多層配線層が形成された配線基板１０上に絶縁膜２３を２０μｍ厚で形成した。半導体チップの接続端子に対応する部分をソルダーレジストパターンが描画されたフォトマスクを用いて露光することで、半導体チップとの接続端子２４を開口形成した。続いて塩基性熱過マンガン酸溶液に浸漬することで接続端子２４表面をクリーニングした後に、Ｎｉ－Ｐｄ－Ａｕめっきを行った。続いて半田層１７をボール搭載工法で形成することで、実施例１～３に係る配線基板１０を得た。
　（半導体装置）
　半導体装置１は、図５及び図８に示した工程に沿って作製した。
　まず、図５（ａ）及び（ｂ）に示されるように、実施例１～３に係る配線基板１０に半導体チップ１１を搭載した。半導体チップ１１には、Ｃｕポストの先端にＳｎ－３．５Ａｇはんだ層を形成した突起電極１６を有しているものを用いた。また、半導体チップ１１の線膨張係数は、約３ｐｐｍ／℃であった。配線基板１０には予めアンダーフィル１３を供給しておいた。半導体チップ１１の突起電極１６と配線基板１０の接続端子２４との位置合わせを行った後、半導体チップ１１を配線基板１０に圧着させ、加熱した。
　次に、図５（ｃ）に示されるように、半導体チップ１１を含む配線基板１０の上面を、トランスファーモールド法により、封止樹脂１４を用いて封止した。
　次に、図５（ｄ）に示されるように、支持体１２上に銅箔層２０を介して形成された配線基板１０を有する半導体装置を支持体から剥離・分離した。
　次に、図８（ａ）及び（ｂ）に示されるように、銅箔層２０を硫酸－過酸化水素水溶液でスプレーエッチング処理することによって、銅箔層２０と外部接続端子１５のニッケル皮膜とを溶解除去した。この状態では外部接続端子１５表面はＮｉ－Ａｕめっきによって表面処理されている状態にある。
　次に、図８（ｃ）に示されるように外部接続端子１５上にＳｎ－３Ａｇ－０．５Ｃｕはんだを搭載し、に半田ボール１８を形成した。
　次に、図８（ｄ）に示されるように、この構成体にダイシングテープ１９を貼り付け、ダイシングすることによって、図８（ｅ）（図１）に示す半導体装置１を得た。
　（Ｘ線透視装置による観察）
　上記のようにして作成された実施例１～３の半導体装置１を、Ｘ線透視装置（株式会社ユニハイトシステム製、ＸＶＡ－１６０α）で観察した。半導体装置１を観察した結果、半導体チップ１１の突起電極１６と配線基板１０の接続端子２４との間には、設計値から約２μｍの位置ずれが生じていた。ここで、半導体装置１の配線基板１０の支持体１２として、線膨張係数が２５ｐｐｍ／℃のガラス繊維強化エポキシ基板、及び、線膨張係数が２０ｐｐｍ／℃の銅張両面板を用いた場合、半導体チップ１１の突起電極と配線基板１０の接続端子２４との間には、通常、設計値から約１５μｍの位置ずれが生じる。このような支持体１２の材質による位置ずれの違いは、支持体１２の線膨張係数は約１５ｐｐｍ／℃以上であり、半導体チップ１１の線膨張係数（約２～４ｐｐｍ／℃）と大きく異なるためと考えられる。これに対して、実施例１～３の配線基板１０においては、支持体の線膨張係数を４～８ｐｐｍ／℃としたことにより、半導体チップ１１と配線基板１０との間に発生する位置ずれが小さくなっていることが確認できた。
　本発明の配線基板、半導体装置、及び当該半導体装置を製造する方法によれば、半導体装置の製造効率の改善及び当該半導体装置の薄型化に供される、又は半導体装置の薄型化及び製造効率を改善することができる。
　１・・・半導体装置
１０・・・配線基板
１１・・・半導体チップ
１２・・・支持体
１３・・・アンダーフィル
１４・・・モールド樹脂
１５・・・外部接続端子
１６・・・突起電極
１７・・・半田層
１８・・・半田ボール
１９・・・ダイシングテープ
２０・・・銅箔層
２１・・・絶縁樹脂層
２２・・・配線層
２３・・・絶縁膜
２４・・・半導体チップとの接続端子
２５・・・ビアホール

Claims (8)

  1. 　半導体チップを内蔵する半導体装置の製造に用いられる配線基板積層体であって、
    　支持体と、
    　支持体の少なくとも一方面に剥離可能に積層される銅箔層と、
    　前記銅箔層上に積層される配線基板とを備え、
    　前記配線基板は、
    　　前記銅箔層上に設けられる外部接続端子と、
    　　前記外部接続端子の上層に設けられる１層または多層の配線層と、
    　　前記外部接続端子と前記配線層との層間と、前記多層の配線層の層間とに設けられる絶縁層と、
    　　前記外部接続端子と前記配線層との層間と、前記多層の配線層の層間とを電気的に接続するためのビアホールと、
    　　最上層の配線層に設けられる絶縁膜と、
    　　前記絶縁膜の一部を除去して前記最上層の配線層の一部を露出させることによって形成され、前記半導体チップとの接続箇所となるチップ接続端子とを含む、配線基板積層体。
  2. 　前記支持体の２０℃～２６０℃における平均線膨張係数は、－１ｐｐｍ／℃以上１５ｐｐｍ／℃以下である、請求項１に記載の配線基板積層体。
  3. 　前記支持体は、ガラス基板、ガラス繊維強化樹脂基板、銅張積層板のいずれかである、請求項１に記載の配線基板積層体。
  4. 　前記銅箔層は、二層の銅箔を層間で剥離可能となるように一体化したピーラブル銅箔よりなる、請求項１に記載の配線基板積層体。
  5. 　前記支持体上には、ニッケル、コバルト、チタン、錫、亜鉛から選ばれる金属あるいはその化合物よりなる剥離層が設けられ、
    　前記銅箔層は、前記剥離層上に銅を積層することによって形成される、請求項１に記載の配線基板積層体。
  6. 　前記銅箔層に形成される、前記外部接続端子と前記配線層と前記絶縁樹脂層と前記絶縁膜との総厚が、０．００１ｍｍ以上１ｍｍ以下である、請求項１に記載の配線基板積層体。
  7. 　請求項１に記載の配線基板積層体を用いた半導体装置の製造方法であって、
    　前記支持基板上の少なくとも一方面に形成された前記配線基板上の前記チップ接続端子に、前記半導体チップを電気的に接続することによって、前記半導体チップを実装する工程と、
    　実装された前記半導体チップを封止する封止樹脂を形成する工程と、
    　前記銅箔層を前記支持体から剥離させることにより、前記封止樹脂と前記半導体チップと前記配線基板と前記銅箔層を一体的に前記支持体から分離させる工程と、
    　前記配線基板の表面に形成されている前記銅箔層を、エッチング除去することによって前記外部接続端子を露出させる工程と、
    　露出した前記外部接続端子上に半田層を形成する工程と、
    　前記封止樹脂および前記配線基板を切断することによって前記半導体装置を個片化する工程とを備える、半導体装置の製造方法。
  8. 　前記支持基板の両面に前記配線基板が設けられており、
    　前記支持基板の一方面に設けられた前記配線基板に対して、前記半導体チップを実装する工程と、前記封止樹脂を形成する工程と、前記封止樹脂と前記半導体チップと前記配線基板と前記銅箔層を一体的に前記支持体から分離させる工程とを行った後、前記支持基板の他方面に設けられた前記配線基板に対して、前記半導体チップを実装する工程と、前記封止樹脂を形成する工程と、前記封止樹脂と前記半導体チップと前記配線基板と前記銅箔層を一体的に前記支持体から分離させる工程とを行うことを特徴とする、請求項７に記載の半導体装置の製造方法。
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