JP2015144157A - 回路基板、電子装置及び電子装置の製造方法 - Google Patents

回路基板、電子装置及び電子装置の製造方法 Download PDF

Info

Publication number
JP2015144157A
JP2015144157A JP2014016310A JP2014016310A JP2015144157A JP 2015144157 A JP2015144157 A JP 2015144157A JP 2014016310 A JP2014016310 A JP 2014016310A JP 2014016310 A JP2014016310 A JP 2014016310A JP 2015144157 A JP2015144157 A JP 2015144157A
Authority
JP
Japan
Prior art keywords
circuit board
land
layer
barrier layer
conductor portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2014016310A
Other languages
English (en)
Inventor
靖志 小林
Yasushi Kobayashi
靖志 小林
中田　義弘
Yoshihiro Nakada
義弘 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014016310A priority Critical patent/JP2015144157A/ja
Publication of JP2015144157A publication Critical patent/JP2015144157A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】電子部品と回路基板を高い信頼性で接続する。
【解決手段】回路基板１は、絶縁層１０、絶縁層１０の表面１０ａに設けられた凹部１１、凹部１１に設けられたランド２０及びバリア層３０を含む。ランド２０は、絶縁層１０の凹部１１の側面１１ｂから離間し、表面１０ａから突出するように設けられる。バリア層３０は、ランド２０の底面２０ｃ側を覆い、ランド２０の側面２０ｂと凹部１１の側面１１ｂとの間の、表面１０ａから窪んだ位置に、上面３０ａが位置するように設けられる。電子部品との接続に用いられるバンプが、ランド２０の上面２０ａ及び側面２０ｂ、並びにバリア層３０の上面３０ａと接続され、ランド２０との接続強度が高められる。
【選択図】図１

Description

本発明は、回路基板、電子装置及び電子装置の製造方法に関する。
電子装置には、電子部品が実装される各種回路基板が用いられている。回路基板に関し、回路基板の端子となる導体部（例えばランドと称される）に、他の回路基板や半導体チップ等の電子部品を、半田等のバンプを用いて接続する技術が知られている。
特開２００９−４７４４号公報 特開２００４−１４６６０２号公報 特開２００２−１６４４６７号公報
上記のようにバンプを用いて電子部品と接続される回路基板では、端子となる導体部とその周辺の構造上、導体部とそれに接続されるバンプとの間で十分な接続強度が得られず、電子部品を高い信頼性で接続することができない場合があった。
本発明の一観点によれば、絶縁層と、前記絶縁層の第１面に設けられた凹部と、前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部とを含む回路基板が提供される。
また、本発明の一観点によれば、上記のような回路基板を含む電子装置、及び電子装置の製造方法が提供される。
開示の技術によれば、電子部品を高い信頼性で接続することのできる回路基板が実現可能になる。また、そのような回路基板を用いた信頼性の高い電子装置が実現可能になる。
第１の実施の形態に係る回路基板の一例を示す図である。 第１の実施の形態に係る回路基板と電子部品との接合工程の一例を示す図である。 別形態の回路基板の一例を示す図である。 第１の実施の形態に係る回路基板の変形例を説明する図である。 第２の実施の形態に係る電子装置の一例を示す図（その１）である。 第２の実施の形態に係る電子装置の一例を示す図（その２）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その１）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その２）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その３）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その４）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その５）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その６）である。 第２の実施の形態に係る電子装置の形成方法の一例を説明する図（その７）である。 第３の実施の形態に係る回路基板の一例を示す図である。 第３の実施の形態に係る電子装置の一例を示す図である。 第３の実施の形態に係る回路基板の形成方法の一例を説明する図（その１）である。 第３の実施の形態に係る回路基板の形成方法の一例を説明する図（その２）である。 第３の実施の形態に係る回路基板の形成方法の一例を説明する図（その３）である。 第３の実施の形態に係る回路基板の形成方法の一例を説明する図（その４）である。 第３の実施の形態に係る回路基板の形成方法の一例を説明する図（その５）である。 第３の実施の形態に係る回路基板の形成方法の一例を説明する図（その６）である。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る回路基板の一例を示す図である。尚、図１は回路基板の一例の要部断面模式図である。
図１に示す回路基板１は、絶縁層１０、ランド２０（端子）及びバリア層３０を有している。
絶縁層１０には、その表面１０ａに、表面１０ａから内部に陥没する凹部１１が設けられている。
絶縁層１０には、各種絶縁材料を用いることができる。例えば、絶縁層１０には、絶縁樹脂材料を用いることができる。絶縁樹脂材料としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、アクリル樹脂、オレフィン樹脂等の樹脂材料、或いはこのような樹脂材料にガラス繊維や炭素繊維を含有した複合樹脂材料を挙げることができる。
ランド２０は、絶縁層１０の凹部１１に設けられている。ランド２０は、その一部が絶縁層１０の凹部１１内に収容され、他の一部が凹部１１外、即ち絶縁層１０の表面１０ａから突出するように、設けられている。
ランド２０には、各種導体材料を用いることができる。例えば、ランド２０には、金属材料を用いることができる。ランド２０には、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）、アルミニウム（Ａｌ）、若しくはコバルト（Ｃｏ）、又はこれらのうちの少なくとも１種を含む金属材料を用いることができる。ランド２０は、これらの金属材料が用いられた単層構造、積層構造、或いは合金層構造とすることができる。
ランド２０には、後述のように、回路基板１と電子部品とを接合するための半田等のバンプが接続される。ランド２０には、例えば、このような電子部品の接合時に、バンプと反応し、ランド２０とバンプの接合部の全体又は一部に合金層を形成するような材料を用いることができる。
バリア層３０は、絶縁層１０の凹部１１内に設けられている。図１の例では、バリア層３０が、ランド２０の底面２０ｃと側面２０ｂの一部とを覆うカップ形状となっている。ランド２０の側面２０ｂと凹部１１の側面１１ｂとの間の、絶縁層１０の表面１０ａから窪んだ位置に、バリア層３０の上面３０ａが位置している。回路基板１では、ランド２０の側面２０ｂと凹部１１の側面１１ｂとの間の、バリア層３０の上面３０ａよりも上方に、隙間１ａが存在している。
バリア層３０には、各種導体材料を用いることができる。バリア層３０には、ランド２０に用いる導体材料とは異なる導体材料を用いることができる。例えば、バリア層３０には、金属材料を用いることができる。バリア層３０には、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｒ、Ｔｉ、Ｗ、Ｖ、Ａｌ、若しくはＣｏ、又はこれらのうちの少なくとも１種を含む金属材料を用いることができる。バリア層３０は、これらの金属材料が用いられた単層構造、積層構造、或いは合金層構造とすることができる。
上記のような構成を有する回路基板１上に、半導体チップや他の回路基板等の電子部品が、半田等のバンプを用いて接合される。
図２は第１の実施の形態に係る回路基板と電子部品との接合工程の一例を示す図である。尚、図２（Ａ）には、接合前の状態の一例を模式的に図示し、図２（Ｂ）には、接合後の状態の一例を模式的に図示している。
接合工程では、まず図２（Ａ）に示すように、回路基板１の、ランド２０の配設面側（絶縁層１０の表面１０ａ側）に、この回路基板１と接合する電子部品２が配置される。
ここで、電子部品２は、半導体チップや回路基板等である。電子部品２には、回路基板１のランド２０に対応する位置に、電極部２ａが設けられている。例えば、このような電子部品２の電極部２ａに、図２（Ａ）に示すように、予めバンプ３（接合材）が設けられている。バンプ３には、例えば、一定の加熱環境で溶融し、冷却環境で凝固する導体材料を用いることができる。このような導体材料としては、例えば、半田を用いることができる。半田としては、スズ（Ｓｎ）、銀（Ａｇ）、亜鉛（Ｚｎ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、Ｃｕ等を含む材料が挙げられる。
電極部２ａにバンプ３が設けられた電子部品２が、図２（Ａ）に示すように、回路基板１に対向配置され、バンプ３の材料（融点）に応じた加熱環境下で、図２（Ｂ）に示すように、回路基板１に接合される。これにより、回路基板１と電子部品２がバンプ３を用いて接合された電子装置５０が得られる。尚、回路基板１と電子部品２の接合の際には、バンプ３、ランド２０、バリア層３０の表面に存在し得る酸化膜を除去するための処理を施してもよい。
接合の際、加熱により溶融したバンプ３は、ランド２０の上面２０ａを濡れ広がり、更に、ランド２０の側面２０ｂと凹部１１の側面１１ｂとの間の隙間１ａに進入してランド２０の側面２０ｂに濡れ広がる。その結果、バンプ３は、ランド２０の上面２０ａ及び側面２０ｂ、並びに隙間１ａの底に位置するバリア層３０の上面３０ａと接続されるようになる。この接続の際、ランド２０、バンプ３は、成分の拡散によって合金化し得る。接続後、バンプ３（又は合金化したバンプ）は冷却により凝固される。
尚、ここでは電子部品２の電極部２ａ上に予めバンプ３を設けておき、加熱を伴う接合の際に、電子部品２に設けたバンプ３を回路基板１のランド２０及びバリア層３０に接続する場合を例示した。このほか、回路基板１のランド２０上、又はランド２０上とバリア層３０上に、予めバンプ３を設けておき、加熱を伴う接合の際に、電子部品２の電極部２ａを回路基板１のバンプ３に接続し、バンプ３をランド２０及びバリア層３０に接続するようにしてもよい。
上記のように回路基板１では、バンプ３が、回路基板１のランド２０の上面２０ａ及び側面２０ｂ、並びに隙間１ａの底に位置するバリア層３０の上面３０ａと接続される。このため、回路基板１では、バンプ３とランド２０の接触面積を大きくし、更にバンプ３をバリア層３０とも接触させて、バンプ３とランド２０の接続強度を高めることが可能になっている。
ここで比較のため、別形態の回路基板の一例を図３に示す。
図３（Ａ）及び図３（Ｂ）にはそれぞれ、ランド１０２０とその周りの絶縁層１０１０の間に、上記のような隙間１ａが存在しない回路基板１０００Ａ及び回路基板１０００Ｂを例示している。ここで、図３（Ａ）の回路基板１０００Ａは、ランド１０２０の上面１０２０ａの縁部が絶縁層１０１０で覆われた回路基板の一例である。図３（Ｂ）の回路基板１０００Ｂは、ランド１０２０の上面１０２０ａが絶縁層１０１０の平坦性の良い上面１０１０ａ（例えば存在する段差が１μｍ以下の上面）と同一面内にある回路基板の一例である。
このような回路基板１０００Ａ及び回路基板１０００Ｂについて、例えば上記の回路基板１と同様に、バンプ３を用いてそれらに電子部品２を接合する場合を想定する。この場合、図３（Ａ）の回路基板１０００Ａでは、バンプ３が、絶縁層１０１０で覆われていない、ランド１０２０の上面１０２０ａと接続される。そのため、バンプ３とランド１０２０との接触面積が小さくなり、密着力が小さくなって、十分な接続強度が得られなくなる可能性がある。また、図３（Ｂ）の回路基板１０００Ｂでは、ランド１０２０の上面１０２０ａが絶縁層１０１０の平坦性の良い上面１０１０ａと同一面内にあることで、バンプ３とランド１０２０との密着力が小さくなり、十分な接続強度が得られなくなる可能性がある。十分な接続強度が得られない場合には、バンプ３とランド１０２０の間で断線が生じる恐れがある。
これに対し、上記の回路基板１では、バンプ３が、ランド２０の上面２０ａ及び側面２０ｂ、並びに隙間１ａのバリア層３０の上面３０ａに接続される。そのため、バンプ３とランド２０の接触面積が大きくなり、更にバンプ３がバリア層３０とも接触して、バンプ３とランド２０の接続強度が高められる。これにより、バンプ３とランド２０の間の断線を効果的に抑制することが可能になる。
また、ランド２０の底面２０ｃと側面２０ｂの一部がバリア層３０で覆われる。そのため、バリア層３０の材料を適宜選択することで、加熱時や通電時にも、ランド２０の成分の絶縁層１０への拡散、ランド２０に拡散したバンプ３の成分の絶縁層１０への拡散を効果的に抑制することが可能になる。
上記の回路基板１によれば、電子部品２を、バンプ３を用い、高い信頼性で接合することが可能になる。回路基板１と電子部品２がバンプ３を用いて高い信頼性で接合された電子装置５０を実現することが可能になる。
尚、図１には、バリア層３０を、ランド２０の底面２０ｃと側面２０ｂの一部とを覆うカップ形状とする場合を例示したが、少なくともランド２０の底面２０ｃを覆う形状とすれば、カップ形状とした場合と同様の効果を得ることが可能である。但し、バリア層３０とランド２０との界面部分における密着低下が発生する可能性はあり、より好ましくはカップ形状であることが好ましい。
図４は第１の実施の形態に係る回路基板の変形例を説明する図である。
図４（Ａ）は回路基板の変形例の要部断面模式図、図４（Ｂ）は図４（Ａ）の回路基板に電子部品を接合した電子装置の一例の要部断面模式図である。
図４（Ａ）に示す回路基板１Ａは、絶縁層１０の凹部１１に設けられたランド２０の底面２０ｃを覆うように、バリア層３０Ａが設けられている点で、カップ形状のバリア層３０を設けた上記図１の回路基板１と相違する。
この図４（Ａ）のような構成を有する回路基板１Ａでも、図４（Ｂ）に示すように、電子部品２との接合時には、バンプ３がランド２０の上面２０ａ及び側面２０ｂ、並びに隙間１ａの底に位置するバリア層３０Ａと接続される。これにより、バンプ３とランド２０の接続強度が高められ、バンプ３とランド２０の間の断線を効果的に抑制することが可能になる。
また、ランド２０の底面２０ｃをバリア層３０Ａで覆うことで、加熱時や通電時のランド２０の成分やランド２０に拡散したバンプ３の成分の絶縁層１０への拡散を効果的に抑制することが可能になる。
図４（Ａ）のような回路基板１Ａによっても、電子部品２がバンプ３を用いて高い信頼性で接合された電子装置５０Ａを得ることができる。
次に、第２の実施の形態について説明する。
図５及び図６は第２の実施の形態に係る電子装置の一例を示す図である。尚、図５は電子装置の一例の要部断面模式図、図６は図５のＸ部の拡大模式図である。
図５に示す電子装置１００は、ベース基板１１０（回路基板）と、そのベース基板１１０上に設けられた回路基板１２０と、その回路基板１２０上に設けられた半導体チップ１４０ａ及び半導体チップ１４０ｂとを有している。
ベース基板１１０と回路基板１２０とは、半田等のバンプ１５０（接合材）を用いて接合されている。ベース基板１１０と回路基板１２０の間には、例えば、図５に示すように、アンダーフィル材等の樹脂層１６０が設けられ、それらの接合強度の向上が図られる。
回路基板１２０と半導体チップ１４０ａ及び半導体チップ１４０ｂとは、半田等のバンプ１７０（接合材）を用いて接合されている。回路基板１２０と半導体チップ１４０ａ及び半導体チップ１４０ｂの間には、例えば、図５に示すように、アンダーフィル材等の樹脂層１８０が設けられ、それらの接合強度の向上が図られる。
バンプ１５０及びバンプ１７０に半田を用いる場合、その半田としては、Ｓｎ、Ａｇ、Ｚｎ、Ｂｉ、Ｉｎ、Ｃｕ等を含むものを用いることができる。
ベース基板１１０には、各種回路基板を用いることができる。例えば、ベース基板１１０には、ビルドアップ基板を用いることができる。ビルドアップ基板は、例えば、コア基板上に絶縁層を介して形成された導体パターン、及び異なる導体パターン間を接続するビアを含む。この場合、コア基板には、セラミックス材料や有機材料等を用いることができる。絶縁層には、プリプレグ等の絶縁材料を用いることができる。導体パターンには、Ｃｕ等の金属材料を用いることができる。
回路基板１２０には、各種回路基板を用いることができるが、ここでは、後述のような所謂転写プロセスを用いてベース基板１１０に接合される回路基板を例にして説明する。
図５及び図６に示すように、回路基板１２０は、絶縁層１２１（１２１Ａ，１２１Ｂ）と、絶縁層１２１に設けられた導体部として、ランド１２２（端子）及びバリア層１２３を有している。回路基板１２０は更に、導体部として、配線１２４及びビア１２５、並びにそれらに接続されたバリア層１２６を有している。尚、図５では、バリア層１２３及びバリア層１２６の図示を省略している。
絶縁層１２１の、半導体チップ１４０ａ及び半導体チップ１４０ｂが接合される側の表面１２１ａには、図６に示すように、その表面１２１ａから内部に陥没する凹部１２１ｂが設けられている。図６の例では、凹部１２１ｂの、表面１２１ａから連続する縁部１２１ｃが、断面視で湾曲した形状（ラウンド形状）になっている。
ランド１２２は、図６に示すように、絶縁層１２１の凹部１２１ｂに設けられ、その一部が絶縁層１２１の凹部１２１ｂ内に収容され、他の一部が凹部１２１ｂ外、即ち絶縁層１２１の表面１２１ａから突出するように、設けられている。
ランド１２２には、例えば、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｒ、Ｔｉ、Ｗ、Ｖ、Ａｌ、若しくはＣｏ、又はこれらのうちの少なくとも１種を含む金属材料を用いることができる。ランド１２２は、これらの金属材料が用いられた単層構造、積層構造、或いは合金層構造とすることができる。
バリア層１２３は、図６に示すように、絶縁層１２１の凹部１２１ｂ内に設けられ、ランド１２２の底面１２２ｃと側面１２２ｂの一部とを覆うカップ形状となっている。ランド１２２の側面１２２ｂと凹部１２１ｂの側面１２１ｂｂとの間の、絶縁層１２１の表面１２１ａから窪んだ位置に、バリア層１２３の上面１２３ａが位置している。バンプ１７０が接続される前の回路基板１２０には、ランド１２２の側面１２２ｂと凹部１２１ｂの側面１２１ｂｂとの間の、バリア層１２３の上面１２３ａよりも上方に、隙間１２０ａが存在する。
バリア層１２３には、例えば、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｒ、Ｔｉ、Ｗ、Ｖ、Ａｌ、若しくはＣｏ、又はこれらのうちの少なくとも１種を含む金属材料を用いることができる。バリア層３０は、これらの金属材料が用いられた単層構造、積層構造、或いは合金層構造とすることができる。ここではバリア層１２３に、ランド１２２に用いる金属材料とは異なる金属材料を用いる。この場合、バリア層１２３には、例えば、ランド１２２が金属材料の積層構造とされる場合、その積層構造内のどの層とも異なる金属材料が用いられる。尚、ランド１２２とバリア層１２３に同種の金属が含まれていたとしても、例えば、一方が純金属であり、もう一方が窒化金属であるような場合には、ランド１２２とバリア層１２３の金属材料が互いに異なるものとする。
ランド１２２とバリア層１２３の材料の組合せ例を表１に示す。
Figure 2015144157
表１に例示した組合せのランド１２２とバリア層１２３の少なくとも一方の材料に、更に窒素（Ｎ）、リン（Ｐ）、ホウ素（Ｂ）等の元素が添加されてもよい。
表１に例示した組合せの材料、更に各組合せの材料にＮ、Ｐ、Ｂ等を添加した材料によれば、ランド１２２とバンプ１７０が比較的容易に合金化され、また、ランド１２２とバリア層１２３が比較的強固に密着するようになる。
配線１２４及びビア１２５は、図５及び図６に示すように、絶縁層１２１内に設けられ、バリア層１２６は、図６に示すように、配線１２４及びビア１２５の表面（少なくとも一面）に設けられている。配線１２４及びビア１２５には、各種導体材料を用いることができ、例えば、上記ランド１２２と同様、Ｃｕ等の金属材料を用いることができる。バリア層１２６には、各種導体材料を用いることができ、例えば、上記バリア層１２３と同様、Ｔｉ等の金属材料を用いることができる。回路基板１２０の、接合されるベース基板１１０側の最下層に形成される配線１２４は、ベース基板１１０と接合される端子として機能する部位を含む。
このような回路基板１２０が、ベース基板１１０に、バンプ１５０を用いて接合される。尚、回路基板１２０は、この例では所謂転写プロセスを用いてベース基板１１０に接合されるが、転写プロセスの詳細については後述する。
図５及び図６に示すように、回路基板１２０の、ベース基板１１０と反対の面側（絶縁層１２１の表面１２１ａ側）には、半導体チップ１４０ａ及び半導体チップ１４０ｂが、それらの電極部１４１に設けられたバンプ１７０を用いて接合される。接合の際、バンプ１７０は、加熱により溶融され、冷却により凝固される。バンプ１７０は、図６に示すように、回路基板１２０のランド１２２の上面１２２ａ及び側面１２２ｂ、並びに隙間１２０ａの底に位置するバリア層１２３の上面１２３ａに接する。
このようにバンプ１７０が、回路基板１２０の隙間１２０ａに入り込み、ランド１２２の上面１２２ａだけでなく側面１２２ｂにも接することで、バンプ１７０とランド１２２の接触面積の増大、それらの密着力の向上が図られる。これにより、バンプ１７０とランド１２２の接続強度の向上を図り、バンプ１７０とランド１２２の間の断線を効果的に抑制することが可能になる。この時、バンプ１７０は、絶縁層１２１の縁部１２１ｃの湾曲に沿ってバリア層１２３の上面１２３ａへと流れ込み接する。縁部１２１ｃの湾曲形状によりバンプ１７０の流入が容易に可能となり、気泡が発生する等、隙間１２０ａへの接合の不良はない。
また、ランド１２２の底面１２２ｃと側面１２２ｂの一部がバリア層１２３で覆われる。そのため、バリア層１２３の材料を適宜選択することで、加熱時や通電時にも、ランド１２２の成分の絶縁層１２１への拡散、ランド１２２に拡散したバンプ１７０の成分の絶縁層１２１への拡散を効果的に抑制することが可能になる。
上記の回路基板１２０によれば、半導体チップ１４０ａ及び半導体チップ１４０ｂを、バンプ１７０を用い、高い信頼性で接合することが可能になる。ベース基板１１０上の回路基板１２０と半導体チップ１４０ａ及び半導体チップ１４０ｂとが、バンプ１７０を用いて高い信頼性で接合された電子装置１００が実現される。
続いて、上記のような回路基板１２０を含む電子装置１００の形成方法の一例について説明する。
図７〜図１３は第２の実施の形態に係る電子装置の形成方法の一例を説明する図である。尚、ここでは上記図５のＸ部（図６）に着目し、電子装置１００を形成する各工程の要部断面を図７〜図１３に模式的に図示している。以下、図７〜図１３並びに上記図５及び図６を参照して、電子装置１００の形成方法の一例について説明する。
まず、図７に示すような支持体１９０を準備する。支持体１９０は、支持基板１９０ａと、その支持基板１９０ａ上に設けられた剥離層１９０ｂとを有している。支持基板１９０ａには、シリコン基板、ガラス基板、石英基板等、一定の剛性を有する基板を用いることができる。剥離層１９０ｂには、加熱によって剥離性が生じる樹脂材料、例えば、ポリイミド樹脂を用いることができる。或いは剥離層１９０ｂには、酸性又はアルカリ性の溶液によって溶解する金属材料、例えばＣｕ、Ａｌ、Ｎｉ等を用いることができる。
支持体１９０を準備した後、図７に示すように、その支持基板１９０ａ上の剥離層１９０ｂの上に、シード層１２２ｄを形成し、更にそのシード層１２２ｄの上に、ランド１２２を形成する領域に開口部１９１ａが設けられたレジストパターン１９１を形成する。
尚、シード層１２２ｄには、Ｃｕ等の金属材料を用いることができる。剥離層１９０ｂに金属材料を用いる場合には、例えば、その溶解時に用いる溶液に対して不溶性を示す材料でシード層１２２ｄを形成する。シード層１２２ｄは、例えばスパッタ法を用いて、剥離層１９０ｂ上に形成することができる。
開口部１９１ａを有するレジストパターン１９１は、シード層１２２ｄ上にレジスト材料を塗布した後、フォトリソグラフィ技術を用いて露光、現像を行うことで、形成することができる。
レジストパターン１９１の形成後、その開口部１９１ａに、シード層１２２ｄを給電層に用いた電解めっきによりランド１２２を形成する。そして、ランド１２２の形成後、レジストパターン１９１を除去し、レジストパターン１９１の除去後に露出するシード層１２２ｄを除去する。例えば、有機溶剤を用いてレジストパターン１９１を除去し、酸性溶剤を用いてシード層１２２ｄを除去（エッチング）する。これにより、図８に示すような、支持体１９０上にランド１２２を形成した構造を得る。
尚、ランド１２２は、上記のように電解めっきにより形成することができるほか、無電解めっきにより形成することもできる。その場合は、剥離層１９０ｂ上に、シード層１２２ｄを形成せずにレジストパターン１９１を形成し、その開口部１９１ａ内に無電解めっきによりランド１２２を形成し、その後、レジストパターン１９１を除去すればよい。尚、無電解めっきの際には、レジストパターン１９１上にもめっき層が形成され、そのめっき層は、その後、レジストパターン１９１と共に除去される。また、無電解めっきによりランド１２２を形成する場合で、剥離層１９０ｂに金属材料を用いる場合には、例えば、その溶解時に用いる溶液に対して不溶性を示す材料でランド１２２を形成する。
ランド１２２の形成後は、図９に示すように、ランド１２２及び剥離層１９０ｂの表面に、バリア層１２３を形成する。バリア層１２３は、ランド１２２よりも薄い膜厚で、ランド１２２及び剥離層１９０ｂの表面に形成する。バリア層１２３の形成方法は、特に限定されるものではなく、金属ペーストを塗布する方法、めっき法（無電解めっき又は電解めっき）、スパッタ法、蒸着法等を用いてバリア層１２３を形成することが可能である。
バリア層１２３の形成は、剥離層１９０ｂ及び支持基板１９０ａの耐熱温度以下で行われることが好ましい。例えば、バリア層１２３の形成は、剥離層１９０ｂ及び支持基板１９０ａの材料にもよるが、６００℃以下、好ましくは４００℃以下、より好ましくは３００℃以下で行う。バリア層１２３の形成時の温度、形成方法を適宜選択することで、加熱による剥離層１９０ｂ及び支持基板１９０ａの破壊を抑えることができる。
剥離層１９０ｂとそこから立ち上がるランド１２２とのコーナー部分１９２に形成されるバリア層１２３の表面には、例えば、図９に示すように、湾曲面１２３ｂが形成される。バリア層１２３の形成条件、例えば膜厚を調整することで、湾曲面１２３ｂの形状、例えば曲率半径を調整することができる。
尚、後述のように、ランド１２２は、このバリア層１２３の膜厚分、絶縁層１２１の表面１２１ａから突出するようになる。また、バリア層１２３の湾曲面１２３ｂの形状は、絶縁層１２１に形成される凹部１２１ｂの縁部の形状に対応するようになる。バリア層１２３の膜厚は、ランド１２２から絶縁層１２１への成分拡散の抑制のほか、湾曲面１２３ｂの形状や、表面１２１ａからのランド１２２の突出量等を考慮して、設定することができる。
バリア層１２３の形成後は、図１０に示すように、バリア層１２３上に、絶縁層１２１並びに、配線１２４、ビア１２５及びバリア層１２６を含む配線層構造を形成する。このバリア層１２３上の配線層構造は、例えば、フォトビア法又はダマシン法を用いて形成することができる。
その場合、まずバリア層１２３上に絶縁層１２１Ａ（絶縁層１２１の一部）を形成する。この時、ランド１２２とその表面を覆うバリア層１２３の上に形成される絶縁層１２１Ａの部位に、凹部１２１ｂが形成される。この例では、上記図９のようにコーナー部分１９２のバリア層１２３の表面に湾曲面１２３ｂが形成されていることで、凹部１２１ｂの開口端側の縁部に相当する絶縁層１２１Ａの部位が、バリア層１２３の湾曲面１２３ｂに沿って湾曲したラウンド形状となる。
絶縁層１２１Ａの形成後は、それが感光性であればフォトリソグラフィ技術を用いて、また非感光性であればフォトリソグラフィ技術とエッチング技術を用いて、バリア層１２３に通じるビアホール１２１Ａａを形成する。次いで、絶縁層１２１Ａの上面及びビアホール１２１Ａａの内面に、バリア層１２６を形成し、絶縁層１２１Ａの上面のバリア層１２６上に、１層目の配線１２４を形成する領域に開口部を有するレジストパターン（図示せず）を形成する。その後、そのレジストパターンをマスクにして、レジストパターンの開口部内、及び先に形成したビアホール１２１Ａａ内に、所定の導体材料を埋め込み、１層目の配線１２４及びビア１２５を形成する。尚、導体材料の埋め込みを電解めっきにより行う場合には、絶縁層１２１Ａの上面及びビアホール１２１Ａａの内面にバリア層１２６を形成した後、シード層（図示せず）が形成される。
１層目の配線１２４及びビア１２５の形成後は、それらの上に絶縁層１２１Ｂ（絶縁層１２１の一部）を形成し、上記同様、ビアホール１２１Ｂａの形成、及びバリア層１２６（及びシード層）の形成を行う。そして、２層目の配線１２４を形成する領域に開口部を有するレジストパターン（図示せず）を形成した後、それをマスクにして所定の導体材料を埋め込み、２層目の配線１２４及びビア１２５を形成する。
尚、バリア層１２３上の配線層構造は、このような方法のほか、セミアディティブ法を用いて形成することも可能である。
また、ここではバリア層１２３上に２層分の配線層を形成する場合を例示するが、バリア層１２３上に形成する配線層構造は、１層分の配線層のみを含む構造、３層分以上の配線層を含む構造とすることもできる。
以上のような工程により、支持基板１９０ａ上の剥離層１９０ｂ及びランド１２２を覆うバリア層１２３上に、所定の配線層構造が形成された回路基板１２０を得る。
次いで、上記のようにして支持基板１９０ａ上に剥離層１９０ｂを介して形成された回路基板１２０を、図１１及び図１２に示すように、ベース基板１１０に転写する。
ベース基板１１０は、例えば、ビルドアップ基板とされる。ベース基板１１０を準備し、まず図１１に示すように、そのベース基板１１０に、上記のようにして得られた支持体１９０上の回路基板１２０を、半田等のバンプ１５０を用いて接合する。
その後、図１２に示すように、支持体１９０をその剥離層１９０ｂの位置で回路基板１２０から剥離する。支持体１９０の剥離は、剥離層１９０ｂの材料の種類により、加熱により剥離層１９０ｂに剥離性を生じさせたり、酸性又はアルカリ性の溶液によって剥離層１９０ｂを溶解させたりすることで、行うことができる。支持体１９０が剥離された回路基板１２０の表面には、ランド１２２（シード層１２２ｄ）及びバリア層１２３が露出する。
このようにして、支持体１９０上に形成された回路基板１２０を、ベース基板１１０上に転写する。バンプ１５０を介して接合されるベース基板１１０と回路基板１２０の間には、例えば図１１及び図１２に示すように、アンダーフィル材等の樹脂層１６０が形成される。
回路基板１２０の転写後は、図１３に示すように、支持体１９０の除去後に露出した、絶縁層１２１（１２１Ａ）の表面１２１ａ上のバリア層１２３、及び凹部１２１ｂの縁部のバリア層１２３を選択的に除去する。これにより、ランド１２２の一部が、絶縁層１２１の表面１２１ａから、除去したバリア層１２３の膜厚分、突出するようになる。更に、凹部１２１ｂの開口端側の縁部（この例ではラウンド形状の縁部）、及びランド１２２の側面１２２ｂの一部が露出し、凹部１２１ｂの側面１２１ｂｂとランド１２２の側面１２２ｂとの間に隙間１２０ａが形成されるようになる。
この結果、ランド１２２の底面１２２ｃと側面１２２ｂの一部がカップ形状のバリア層１２３で覆われ、絶縁層１２１の表面１２１ａから窪んだ位置（隙間１２０ａの底）にバリア層１２３の上面１２３ａが露出する、図１３のような構造が得られる。
バリア層１２３の除去方法は、回路基板１２０のランド１２２及び絶縁層１２１、並びにベース基板１１０に対し、バリア層１２３を選択的に除去することができる方法であれば、特に限定されない。例えば、上記のようなバリア層１２３の選択的な除去は、ウェットエッチングによって行うことが可能である。
ウェットエッチングでは、バリア層１２３を選択的にエッチング可能なエッチング液を用いて、絶縁層１２１の表面１２１ａ上のバリア層１２３を選択的に除去し、表面１２１ａから一定深さでランド１２２の側面１２２ｂのバリア層１２３を選択的に除去する。この時、ランド１２２の側面１２２ｂのバリア層１２３は、ランド１２２の側面１２２ｂと凹部１２１ｂの側面１２１ｂｂとに挟まれていることで、表面１２１ａ側の上部から徐々にエッチングが進行していく。このエッチングの際、側面１２２ｂと側面１２１ｂｂに挟まれた領域では、エッチングによる生成物とエッチング液との置換が滞ることで、表面１２１ａ上のバリア層１２３に比べて、バリア層１２３の除去効率が低下する。このような現象を利用して、図１３のようなカップ形状のバリア層１２３を得る。ウェットエッチングでは、そのエッチング条件（エッチング液、エッチング時間等）を調整することで、絶縁層１２１の表面１２１ａからの、バリア層１２３の上面１２３ａの位置（隙間１２０ａの深さ）を調整することができる。
尚、バリア層１２３の選択的な除去は、ウェットエッチングのほか、ドライエッチング、ＣＭＰ（Chemical Mechanical Polishing）等の方法を用いて行うこともできる。
上記のようなバリア層１２３の選択的な除去が可能なように、ランド１２２、絶縁層１２１、ベース基板１１０の材料が適宜選択される。或いは、バリア層１２３の除去方法が適宜選択される。
バリア層１２３を選択的に除去した後は、ベース基板１１０上の回路基板１２０（回路基板）の上に、バンプ１７０を用いて半導体チップ１４０ａ及び半導体チップ１４０ｂを接合する。ここでは、一方の半導体チップ１４０ａを例に、図１３及び上記図６を参照して、回路基板１２０との接合について述べる。
例えば、回路基板１２０に接合される半導体チップ１４０ａには、予めその電極部１４１上に、半田等のバンプ１７０が設けられる。バンプ１７０は、電極部１４１上に、半田等の電解めっき若しくは無電解めっきにより、又は半田等のボールバンプを搭載することにより、設けることができる。
このようにバンプ１７０を設けた半導体チップ１４０ａを、回路基板１２０の絶縁層１２１の表面１２１ａ側に対向配置し、バンプ１７０を加熱により溶融させてランド１２２に接触させる。溶融したバンプ１７０は、ランド１２２の上面１２２ａを濡れ広がり、更に、ランド１２２の側面１２２ｂと凹部１２１ｂの側面１２１ｂｂとの間の隙間１２０ａに進入してランド１２２の側面１２２ｂに濡れ広がる。この例では、絶縁層１２１の凹部１２１ｂの、開口端側の縁部が、ラウンド形状となっていることで、開口端側の間口が広がっており、溶融したバンプ１７０の、隙間１２０ａへの進入の容易化が図られている。バンプ１７０は、このように濡れ広がり、ランド１２２の上面１２２ａ及び側面１２２ｂ、並びに隙間１２０ａの底に位置するバリア層１２３の上面１２３ａと接続される。この接続の際、ランド１２２、バンプ１７０は、成分の拡散によって合金化し得る。接続後、バンプ１７０（又は合金化したバンプ）は冷却により凝固される。
ここでは一方の半導体チップ１４０ａを例に説明したが、もう一方の半導体チップ１４０ｂも、この例と同様にして回路基板１２０上に接合される。
これにより、バンプ１７０が、回路基板１２０の隙間１２０ａに入り込み、ランド１２２の上面１２２ａと共に、その側面１２２ｂにも接触し、より大きな接触面積でランド１２２に接続された、上記図５及び図６のような構造が得られる。バンプ１７０とランド１２２の密着力、接続強度の向上が図られ、それらの間の断線が効果的に抑制されるようになる。
更に、バリア層１２３の材料を適宜選択することで、加熱時や通電時の、ランド１２２の成分の絶縁層１２１への拡散、ランド１２２に拡散したバンプ１７０の成分の絶縁層１２１への拡散が、バリア層１２３によって効果的に抑制されるようになる。
尚、上記図５及び図６では、図７〜図１３に示したシード層１２２ｄの図示を省略している。
また、バンプ１７０は、回路基板１２０のランド１２２上、又はランド１２２上とバリア層１２３上に、予め設けておき、そのバンプ１７０に、半導体チップ１４０ａ及び半導体チップ１４０ｂの電極部１４１を接合するようにしてもよい。このような方法によっても、上記図５及び図６のような構造を得ることが可能である。
以上のような方法により、ベース基板１１０上に転写された回路基板１２０の上に半導体チップ１４０ａ及び半導体チップ１４０ｂが接合された電子装置１００が得られる。以上のような方法によれば、ベース基板１１０上の回路基板１２０と半導体チップ１４０ａ及び半導体チップ１４０ｂとが、高い信頼性で接合された電子装置１００が形成される。
次に、第３の実施の形態について説明する。
図１４は第３の実施の形態に係る回路基板の一例を示す図である。尚、図１４は回路基板の一例の要部断面模式図である。
図１４に示す回路基板２１０は、プリント基板２１１と、そのプリント基板２１１の表面構造として、第１のランド２１２、バリア層２１３、保護層２１４（絶縁層）及び第２のランド２１５（端子）を有している。
この回路基板２１０では、プリント基板２１１上にランド２１２が設けられ、そのランド２１２を覆うようにバリア層２１３が設けられている。プリント基板２１１上には、バリア層２１３が設けられたランド２１２の縁部を覆い、その縁部より内側の領域にバリア層２１３に通じる開口部（凹部）２１４ｂを有する絶縁性の保護層２１４が設けられている。その開口部２１４ｂのバリア層２１３上に、開口部２１４ｂの側面２１４ｂｂから離間して、ランド２１５が設けられている。
ランド２１５は、一部が開口部２１４ｂ内に収容され、他の一部が開口部２１４ｂ外、即ち保護層２１４の表面２１４ａから突出するように、設けられている。ランド２１５の側面２１５ｂと、保護層２１４の開口部２１４ｂの側面２１４ｂｂとの間には、隙間２１０ａが存在している。その隙間２１０ａの底、即ち保護層２１４の表面２１４ａから窪んだ位置に、バリア層２１３の上面２１３ａが露出している。開口部２１４ｂに設けられたランド２１５は、その底面２１５ｃがバリア層２１３で覆われている。
回路基板２１０において、プリント基板２１１には、所定の導体パターンが設けられた各種プリント基板を用いることができる。ランド２１２には、Ｃｕ、Ａｌ等、各種導体材料を用いることができる。保護層２１４には、ソルダーレジスト等の樹脂材料を用いることができる。
バリア層２１３には、例えば、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｒ、Ｔｉ、Ｗ、Ｖ、Ａｌ、若しくはＣｏ、又はこれらのうちの少なくとも１種を含む金属材料を用いることができる。バリア層２１３は、これらの金属材料が用いられた単層構造、積層構造、或いは合金層構造とすることができる。
ランド２１５には、例えば、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ｃｒ、Ｔｉ、Ｗ、Ｖ、Ａｌ、若しくはＣｏ、又はこれらのうちの少なくとも１種を含む金属材料を用いることができる。ランド２１５は、これらの金属材料が用いられた単層構造、積層構造、或いは合金層構造とすることができる。ランド２１５には、バリア層２１３に用いる金属材料とは異なる金属材料を用いることができる。
バリア層２１３とランド２１５の材料には、上記表１に例示したような組合せの材料、更に各組合せの材料にＮ、Ｐ、Ｂ等を添加した材料を用いることができる。このような材料によれば、ランド２１５と、それに接続される後述のようなバンプとが、比較的容易に合金化され、また、ランド２１５とバリア層２１３が比較的強固に密着するようになる。
上記のような構成を有する回路基板２１０上に、半導体チップや他の回路基板等の電子部品が接合され、電子装置が形成される。
図１５は第３の実施の形態に係る電子装置の一例を示す図である。尚、図１５は電子装置の一例の要部断面模式図である。
図１５に示すように、回路基板２１０上には、電子部品２２０が、その電極部２２１に設けられたバンプ２３０（接合材）を用いて接合される。
電子部品２２０は、半導体チップや回路基板等である。電子部品２２０の電極部２２１は、回路基板２１０のランド２１５に対応する位置に設けられている。例えば、このような電子部品２２０の電極部２２１上にバンプ２３０が設けられる。バンプ２３０を設けた電子部品２２０を、回路基板２１０に対向配置し、バンプ２３０を加熱により溶融させてランド２１５に接触させる。
溶融したバンプ２３０は、ランド２１５の上面２１５ａを濡れ広がり、更に、ランド２１５の側面２１５ｂと開口部２１４ｂの側面２１４ｂｂとの間の隙間２１０ａに進入してランド２１５の側面２１５ｂに濡れ広がる。その結果、バンプ２３０は、図１５に示すように、ランド２１５の上面２１５ａ及び側面２１５ｂ、並びに隙間２１０ａの底に位置するバリア層２１３の上面２１３ａと接続される。この接続の際、ランド２１５、バンプ２３０は、成分の拡散によって合金化し得る。接続後、バンプ２３０（又は合金化したバンプ）は冷却により凝固される。
これにより、バンプ２３０が、回路基板２１０の隙間２１０ａに入り込み、ランド２１５の上面２１５ａと共に、その側面２１５ｂにも接触し、より大きな接触面積でランド２１５に接続された、図１５に示すような電子装置２００が得られる。電子装置２００では、バンプ２３０とランド２１５の密着力、接続強度の向上が図られ、それらの間の断線が効果的に抑制されるようになる。
尚、バンプ２３０は、回路基板２１０のランド２１５上、又はランド２１５上とバリア層２１３上に予め設けておき、そのバンプ２３０に、電子部品２２０の電極部２２１を接合するようにしてもよい。このような方法によっても、図１５に示すような電子装置２００を得ることが可能である。
プリント基板２１１上に、上記のようなランド２１２、バリア層２１３、保護層２１４及びランド２１５を有する表面構造を設けることで、回路基板１２０と電子部品２２０が高い信頼性で接合された電子装置２００が形成される。
ここではプリント基板２１１上に、上記のようなランド２１２、バリア層２１３、保護層２１４及びランド２１５を有する表面構造を設ける場合を例示したが、このような表面構造は、プリント基板２１１上に限らず、各種回路基板上に設けることが可能である。
また、保護層２１４に設ける開口部２１４ｂの開口端側の縁部は、ラウンド形状とすることもできる。このようにすることで、開口部２１４ｂの開口端側の間口を広げ、溶融したバンプ２３０の、隙間２１０ａへの進入の容易化を図ることが可能になる。
続いて、上記のような回路基板２１０の形成方法の一例について説明する。
図１６〜図２１は第３の実施の形態に係る回路基板の形成方法の一例を説明する図である。以下、図１６〜図２１及び上記の図１５を参照して、上記回路基板２１０の形成方法の一例について説明する。
まず、図１６に示すようなプリント基板２１１を準備する。プリント基板２１１としては、所定の導体パターンが設けられた各種プリント基板を用いることができる。準備されたプリント基板２１１上に、それに設けられている導体パターンに接続されるように、ランド２１２を形成する。ランド２１２は、無電解めっき、電解めっき、スパッタ法、蒸着法等を用いて形成することができる。
次いで、図１７に示すように、プリント基板２１１上に設けたランド２１２を覆うように、バリア層２１３を形成する。バリア層２１３は、例えば、無電解めっきにより形成することができる。
次いで、図１８に示すように、バリア層２１３で覆われたランド２１２の縁部を覆い、その縁部より内側の領域にバリア層２１３に通じる開口部２１４ｂを有する、ソルダーレジスト等の保護層２１４を形成する。保護層２１４は、その材料の層をプリント基板２１１上に形成した後、フォトリソグラフィ技術、エッチング技術を用いて、開口部２１４ｂを形成することで、得ることができる。尚、この時の形成条件を調整することで、開口部２１４ｂの開口端側の縁部をラウンド形状にすることもできる。
次いで、図１９に示すように、保護層２１４上、及びその開口部２１４ｂに露出するバリア層２１３上に、シード層２１５ｄを形成する。シード層２１５ｄは、例えば、Ｃｕ等の金属材料を、スパッタ法を用いて形成することができる。シード層２１５ｄは、例えば、その下地となるバリア層２１３との密着性向上の観点から、積層構造とすることもできる。
次いで、図２０に示すように、保護層２１４の開口部２１４ｂの縁部から更に内側の領域を覆い、ランド２１２上方のシード層２１５ｄが露出する開口部２４１ａを有するレジストパターン２４１を形成する。
次いで、図２１に示すように、レジストパターン２４１の開口部２４１ａに、シード層２１５ｄを給電層に用いた電解めっきによって、ランド２１５を形成する。ランド２１５は、その一部（上部）が、保護層２１４の表面２１４ａから突出するような膜厚で、形成する。
このようにランド２１５を形成した後、レジストパターン２４１を除去し、更に、レジストパターン２４１の除去後に露出するシード層２１５ｄを除去する。例えば、有機溶剤を用いてレジストパターン２４１を除去し、酸性溶剤を用いてシード層２１５ｄを除去（エッチング）する。これにより、上記図１４に示したような回路基板２１０が得られる。
尚、上記図１４及び図１５では、図１９〜図２１に示したシード層２１５ｄの図示を省略している。
また、ランド２１５は、上記のように電解めっきにより形成することができるほか、無電解めっきにより形成することもできる。その場合は、図１８に示した保護層２１４の形成後、シード層２１５ｄ（図１９）を形成せずにレジストパターン２４１を形成し、その開口部２４１ａ内に無電解めっきによりランド２１５を形成し、その後、レジストパターン２４１を除去すればよい。尚、無電解めっきの際には、レジストパターン２４１上にもめっき層が形成され、そのめっき層は、その後、レジストパターン２４１と共に除去される。
以上のような方法により、ランド２１５が保護層２１４の表面２１４ａから突出し、ランド２１５の側面２１５ｂと開口部２１４ｂの側面２１４ｂｂとの間の隙間２１０ａの底にバリア層２１３の上面２１３ａが露出した、図１４のような回路基板２１０が得られる。このようにして得られた回路基板２１０上に、バンプ２３０を用いて電子部品２２０を接合することで、図１５のような電子装置２００が得られる。
以上のような方法によれば、回路基板２１０のランド２１５とバンプ２３０とが高い信頼性で接続され、ランド２１５とバンプ２３０の間の断線が効果的に抑制される電子装置２００が形成される。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 絶縁層と、
前記絶縁層の第１面に設けられた凹部と、
前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、
前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部と
を含むことを特徴とする回路基板。
（付記２） 前記第２導体部は、前記第１導体部の底面から側面の一部を覆うことを特徴とする付記１に記載の回路基板。
（付記３） 前記凹部の開口端側の縁部が、断面視で湾曲していることを特徴とする付記１又は２に記載の回路基板。
（付記４） 前記第１導体部の材料と、前記第２導体部の材料とが、互いに異なることを特徴とする付記１乃至３のいずれかに記載の回路基板。
（付記５） 前記第２導体部の、前記第１導体部側と反対の側に設けられ、前記第２導体部に接続された第３導体部を更に含むことを特徴とする付記１乃至４のいずれかに記載の回路基板。
（付記６） 前記絶縁層の、前記第１面側と反対の第２面側に設けられ、前記第１導体部に電気的に接続された基板を更に含むことを特徴とする付記１乃至５のいずれかに記載の回路基板。
（付記７） 支持体上に、第１導体部を形成する工程と、
前記支持体上に、前記支持体及び前記第１導体部を覆う第２導体部を、前記第１導体部よりも薄く形成する工程と、
前記第２導体部上に、絶縁層を形成する工程と、
前記絶縁層の形成後に、前記支持体を除去する工程と、
前記支持体の除去後に、前記第２導体部を、前記絶縁層の第１面が露出し且つ前記第１面から窪んだ位置に端面が露出するように除去する工程と
を含むことを特徴とする回路基板の製造方法。
（付記８） 前記第２導体部を形成する工程は、前記支持体と前記第１導体部のコーナー部分に形成される前記第２導体部に湾曲面を形成する工程を含むことを特徴とする付記７に記載の回路基板の製造方法。
（付記９） 前記絶縁層の形成後に、前記絶縁層内に、前記第２導体部に接続される第３導体部を形成する工程を更に含むことを特徴とする付記７又は８に記載の回路基板の製造方法。
（付記１０） 前記絶縁層の形成後に、前記支持体側と反対の側に、前記第１導体部に電気的に接続される基板を設ける工程を更に含むことを特徴とする付記７乃至９のいずれかに記載の回路基板の製造方法。
（付記１１） 基板上に、第２導体部を形成する工程と、
前記基板上に、前記第２導体部に通じる凹部を有する絶縁層を形成する工程と、
前記凹部の前記第２導体部上に、前記絶縁層の第１面から突出し且つ前記凹部の側面から離間するように、第１導体部を形成する工程と
を含むことを特徴とする回路基板の製造方法。
（付記１２） 前記基板は、第３導体部を含み、
前記第２導体部を形成する工程は、前記第３導体部上に前記第２導体部を形成する工程を含むことを特徴とする付記１１に記載の回路基板の製造方法。
（付記１３） 前記第１導体部を形成する工程は、
前記凹部の側面から離間した領域の前記第２導体部に通じる開口部を有するマスクを形成する工程と、
前記マスクを用いて、前記開口部の前記第２導体部上に、前記第１面から突出するように前記第１導体部を形成する工程と、
前記マスクを除去する工程と
を含むことを特徴とする付記１１又は１２に記載の回路基板の製造方法。
（付記１４） 絶縁層と、
前記絶縁層の第１面に設けられた凹部と、
前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、
前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部と
を含む回路基板と、
前記回路基板の前記第１面側に設けられた電子部品と、
前記第１導体部上に設けられ、前記回路基板と前記電子部品とを接合する接合材と
を含み、
前記接合材は、前記第１導体部の上面及び側面並びに前記第２導体部の上面に接続されることを特徴とする電子装置。
（付記１５） 絶縁層と、
前記絶縁層の第１面に設けられた凹部と、
前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、
前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部と
を含む回路基板を準備する工程と、
前記回路基板の前記第１面側に、接合材を用いて電子部品を接合する工程と
を含み、
前記電子部品を接合する工程は、前記接合材を、前記第１導体部の上面及び側面並びに前記第２導体部の上面に接続する工程を含むことを特徴とする電子装置の製造方法。
１，１Ａ，１２０，２１０，１０００Ａ，１０００Ｂ 回路基板
１ａ，１２０ａ，２１０ａ 隙間
２，２２０ 電子部品
２ａ，１４１，２２１ 電極部
３，１５０，１７０，２３０ バンプ
１０，１２１，１２１Ａ，１２１Ｂ，１０１０ 絶縁層
１０ａ，１２１ａ，２１４ａ 表面
１１，１２１ｂ 凹部
１１ｂ，２０ｂ，１２１ｂｂ，１２２ｂ，２１４ｂｂ，２１５ｂ 側面
２０，１２２，２１２，２１５，１０２０ ランド
２０ａ，３０ａ，１２２ａ，１２３ａ，２１３ａ，２１５ａ，１０１０ａ，１０２０ａ 上面
２０ｃ，１２２ｃ，２１５ｃ 底面
３０，３０Ａ，１２３，１２６，２１３ バリア層
５０，５０Ａ，１００，２００ 電子装置
１１０ ベース基板
１２１Ａａ，１２１Ｂａ ビアホール
１２１ｃ 縁部
１２２ｄ，２１５ｄ シード層
１２３ｂ 湾曲面
１２４ 配線
１２５ ビア
１４０ａ，１４０ｂ 半導体チップ
１６０，１８０ 樹脂層
１９０ 支持体
１９０ａ 支持基板
１９０ｂ 剥離層
１９１，２４１ レジストパターン
１９１ａ，２１４ｂ，２４１ａ 開口部
１９２ コーナー部分
２１１ プリント基板
２１４ 保護層

Claims (8)

  1. 絶縁層と、
    前記絶縁層の第１面に設けられた凹部と、
    前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、
    前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部と
    を含むことを特徴とする回路基板。
  2. 前記第２導体部は、前記第１導体部の底面から側面の一部を覆うことを特徴とする請求項１に記載の回路基板。
  3. 前記凹部の開口端側の縁部が、断面視で湾曲していることを特徴とする請求項１又は２に記載の回路基板。
  4. 前記第１導体部の材料と、前記第２導体部の材料とが、互いに異なることを特徴とする請求項１乃至３のいずれかに記載の回路基板。
  5. 前記第２導体部の、前記第１導体部側と反対の側に設けられ、前記第２導体部に接続された第３導体部を更に含むことを特徴とする請求項１乃至４のいずれかに記載の回路基板。
  6. 前記絶縁層の、前記第１面側と反対の第２面側に設けられ、前記第１導体部に電気的に接続された基板を更に含むことを特徴とする請求項１乃至５のいずれかに記載の回路基板。
  7. 絶縁層と、
    前記絶縁層の第１面に設けられた凹部と、
    前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、
    前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部と
    を含む回路基板と、
    前記回路基板の前記第１面側に設けられた電子部品と、
    前記第１導体部上に設けられ、前記回路基板と前記電子部品とを接合する接合材と
    を含み、
    前記接合材は、前記第１導体部の上面及び側面並びに前記第２導体部の上面に接続されることを特徴とする電子装置。
  8. 絶縁層と、
    前記絶縁層の第１面に設けられた凹部と、
    前記凹部に、前記凹部の側面から離間して設けられ、前記第１面から突出する第１導体部と、
    前記凹部に設けられ、前記第１導体部の底面を覆い、前記第１導体部と前記凹部の側面間の、前記第１面から窪んだ位置に、上面が位置する第２導体部と
    を含む回路基板を準備する工程と、
    前記回路基板の前記第１面側に、接合材を用いて電子部品を接合する工程と
    を含み、
    前記電子部品を接合する工程は、前記接合材を、前記第１導体部の上面及び側面並びに前記第２導体部の上面に接続する工程を含むことを特徴とする電子装置の製造方法。
JP2014016310A 2014-01-31 2014-01-31 回路基板、電子装置及び電子装置の製造方法 Ceased JP2015144157A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014016310A JP2015144157A (ja) 2014-01-31 2014-01-31 回路基板、電子装置及び電子装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014016310A JP2015144157A (ja) 2014-01-31 2014-01-31 回路基板、電子装置及び電子装置の製造方法

Publications (1)

Publication Number Publication Date
JP2015144157A true JP2015144157A (ja) 2015-08-06

Family

ID=53889066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014016310A Ceased JP2015144157A (ja) 2014-01-31 2014-01-31 回路基板、電子装置及び電子装置の製造方法

Country Status (1)

Country Link
JP (1) JP2015144157A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017092359A (ja) * 2015-11-16 2017-05-25 富士通株式会社 半導体装置および半導体装置の製造方法
JP2019024062A (ja) * 2017-07-25 2019-02-14 京セラ株式会社 配線基板
JP2020088183A (ja) * 2018-11-27 2020-06-04 京セラ株式会社 配線基板及び電子装置
JP2021022699A (ja) * 2019-07-30 2021-02-18 京セラ株式会社 配線基体および電子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232321A (ja) * 1996-02-26 1997-09-05 Citizen Watch Co Ltd バンプ電極及びその製造方法
JPH09266230A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体装置およびその製造方法
JP2012156453A (ja) * 2011-01-28 2012-08-16 Kyocera Corp 配線基板およびその実装構造体
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232321A (ja) * 1996-02-26 1997-09-05 Citizen Watch Co Ltd バンプ電極及びその製造方法
JPH09266230A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体装置およびその製造方法
JP2012156453A (ja) * 2011-01-28 2012-08-16 Kyocera Corp 配線基板およびその実装構造体
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017092359A (ja) * 2015-11-16 2017-05-25 富士通株式会社 半導体装置および半導体装置の製造方法
JP2019024062A (ja) * 2017-07-25 2019-02-14 京セラ株式会社 配線基板
JP2020088183A (ja) * 2018-11-27 2020-06-04 京セラ株式会社 配線基板及び電子装置
JP7136672B2 (ja) 2018-11-27 2022-09-13 京セラ株式会社 配線基板及び電子装置
JP2021022699A (ja) * 2019-07-30 2021-02-18 京セラ株式会社 配線基体および電子装置
JP7397595B2 (ja) 2019-07-30 2023-12-13 京セラ株式会社 配線基体および電子装置

Similar Documents

Publication Publication Date Title
JP5101169B2 (ja) 配線基板とその製造方法
JP4204989B2 (ja) 半導体装置及びその製造方法
JP5703010B2 (ja) 半導体パッケージ及びその製造方法
JP6057681B2 (ja) 配線基板及びその製造方法
US9524947B2 (en) Microelectronic interconnect element with decreased conductor spacing
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP6210777B2 (ja) バンプ構造、配線基板及び半導体装置並びにバンプ構造の製造方法
EP2866257A2 (en) Printed circuit board and manufacturing method thereof and semiconductor pacakge using the same
WO2004014114A1 (ja) 素子内蔵基板の製造方法および素子内蔵基板、ならびに、プリント配線板の製造方法およびプリント配線板
US20120126423A1 (en) Semiconductor device manufacturing method and semiconductor device
JP2017050310A (ja) 電子部品装置及びその製造方法
JP2011155149A (ja) 配線基板及びその製造方法並びに半導体パッケージ
US20150008021A1 (en) Printed wiring board and method for manufacturing printed wiring board
JP2015144157A (ja) 回路基板、電子装置及び電子装置の製造方法
JP7154913B2 (ja) 半導体装置及びその製造方法
JP4835629B2 (ja) 半導体装置の製造方法
TWI771573B (zh) 配線基板、半導體裝置及配線基板的製造方法
JP2018010931A (ja) 配線基板及びその製造方法
JP2003229513A (ja) 素子内蔵基板および素子内蔵基板の製造方法
JP5479959B2 (ja) はんだバンプを有する配線基板の製造方法、はんだボール搭載用マスク
KR20160032524A (ko) 인쇄회로기판 및 그 제조방법
TWI420989B (zh) 印刷電路板及其製造方法
KR20090065609A (ko) 플립 칩 실장을 위한 솔더 형성 방법
JP2011040610A (ja) 半導体装置及びその製造方法
TWI420996B (zh) 印刷電路板及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170928

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180313

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20180731