JP2003229513A - 素子内蔵基板および素子内蔵基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 複雑な工程を要することなく容易に回路パタ
ーンを形成することができるとともに、高精度な部品実
装を必要としない素子内蔵基板およびその製造方法を提
供すること。 【解決手段】 半導体素子５６を収容するための空隙部
５２を備えた絶縁基材５１の表面に配線用導体のベタ箔
層５５Ａを貼着した後、半導体素子５６をベタ箔層５５
Ａの裏面に電気的に接合し、その後、ベタ箔層５５Ａを
所定の回路パターンにパターニング加工して配線層５５
を形成するようにして、半導体素子５６の高精度なマウ
ントプロセスを要することなく微細な回路パターン５５
を適正に形成するようにして、製造工程の簡素化および
低コスト化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、実装効率の向上を
目的として半導体素子等の電子部品が内蔵された素子内
蔵基板および素子内蔵基板の製造方法に関する。

【０００２】

【従来の技術】電子機器の小型化・軽量化に伴い、プリ
ント配線基板の高密度化や実装部品の小型化に対する要
求が厳しくなっている。プリント配線基板においては、
従来、配線ルールの縮小により基板表面と平行な方向に
ついての高密度化が図られていたが、近年ではビルドア
ップ工法等を採用して配線基板を積層させ、任意の層間
を電気的に接続するためのビア（バイア）ホールを形成
することにより、配線基板表面に垂直な方向での高密度
化も進められている。

【０００３】従来のビルドアップ多層配線基板における
層間の電気的接続は、例えば図１１に示すような構成と
なっている。図１１では、３枚の絶縁基材１，２，３を
上下方向へ積層した多層構造の配線基板を示している。
ビアホール４，５は、中央層の絶縁基材１の上下面に積
層される絶縁基材２，３に形成され、絶縁基材１の表裏
面に設けられるランド６，７を外部へ露出するようにし
て開口している。そして、これらビアホール４，５の内
壁面に、絶縁基材２，３の各表層とランド６，７とを導
通させるための銅めっき８，９をそれぞれ形成すること
により、配線基板全体として三次元的な配線の引き回し
を可能としている。

【０００４】近年においては、このようなビルドアップ
多層配線基板に対し、実装効率の更なる向上を目的とし
て、例えばチップ抵抗やチップコンデンサ等の受動部品
あるいはＬＳＩ等の半導体素子（チップ）やそのパッケ
ージ部品（以下、これらを総称して「電子部品」とい
う。特許請求の範囲においても同じ。）を内蔵した素子
内蔵基板が提案されている。

【０００５】例えば、下記特許文献１には、あらかじめ
ビアホールや配線パターンが形成された絶縁基材と半導
体チップとの電気的接続を確保した状態で、半導体チッ
プを多層に積み重ねた絶縁基材の間に介在させるととも
に、これら絶縁基材の積層プレスと同時に基板樹脂によ
り半導体チップを封止する構成が記載されている。

【０００６】一方、下記特許文献２には、図１２に示す
ように、配線層としての回路パターン１２上に半導体素
子１８がフリップチップ実装された絶縁基材１１を複数
枚積み重ね、この積層体をベース基板２２のランド部２
３上に接合した半導体装置１０が記載されている。絶縁
基材１１の両側縁部には、回路パターン１２の一部を構
成する接続ランド部１３，１４が、めっき処理されたス
ルーホール１５を介して互いに導通するように形成さ
れ、これら接続ランド部１３，１４上には銅、ニッケル
等からなるめっき層１６，１７が形成されている。そし
て、各絶縁基材１１の積層は、接続ランド部１３，１４
上のめっき層１６，１７間に形成したはんだ層２１によ
って各絶縁基材１１間を電気的、機械的に接続してい
る。半導体素子１８は、絶縁基材１１と絶縁基材１１と
の間に形成される隙間２４に位置しており、回路パター
ン１２の所定部位にバンプ１９を介して実装されてい
る。なお、符号２０は、絶縁基材１１と半導体素子１８
との間に充填されたアンダーフィル樹脂２０である。

【０００７】上述のように、絶縁基材間に電子部品を内
蔵する際には、絶縁基材上に回路パターンを形成し、回
路上の所定の位置に電子部品をはんだ接合、導電性接着
剤接合あるいは金属バンプを介した非導電性接着剤接合
等の手法を用いてマウントすることにより、回路と電子
部品とを接続する手法が一般的である。

【０００８】ところが、従来の多層配線基板において
は、上述のように異なる層の回路間の電気的接続を、ビ
アホール４，５あるいはスルーホール１５を介しためっ
き処理により行うために、工程が複雑になり、かつコス
トが高くなるという問題点がある。また、各層における
ビアホールの位置が異なる場合、層ごとにめっき処理を
行わなければならないために、製造時のタクトタイムが
長くなるという問題もある。

【０００９】これに対して、下記特許文献３には、図１
３Ｅに示す構成の素子内蔵基板３０の製造方法が記載さ
れている。すなわち、絶縁基材３１に半導体素子３６を
収容するための空隙部３２を形成するとともに、ビアホ
ール３３の形成後に導体ペーストをビアホール３３に充
填する工程（図１３Ａ）と、転写フィルム３４上に銅箔
を貼着した後、回路パターン３５をパターニングする工
程（図１３Ｂ）と、形成した回路パターン３５の所定部
位に半導体素子３６を実装する工程（図１３Ｃ）と、絶
縁基材３１と転写フィルム３４上の回路パターン３５と
を貼り合わせて空隙部３２内に半導体素子３６を収容す
るとともにビアホール３３と回路パターン３５とを接続
する工程（図１３Ｄ）と、絶縁基材３１上に回路パター
ン３５を圧着した後、回路パターン３５から転写フィル
ム３４を剥がす工程（図１３Ｅ）とを経ることによっ
て、絶縁基材３１内に半導体素子３６を収容した構成の
素子内蔵基板３０を得るようにしている。

【００１０】以上のように構成される素子内蔵基板３０
によれば、図１３Ｆに示すように上述と同様な工程を経
て回路パターン３７，３８が形成され、あるいは半導体
素子（図示略）が実装された異種の絶縁基材３９，４０
と積層することにより、素子内蔵型の多層配線基板４１
を得ることができる。この多層配線基板４１では、配線
パターン３５，３７，３８間の電気的接続が、導電ペー
ストが充填されたビアホール３３を介して行われるの
で、先に説明した従来の多層配線基板に比べて、ビアホ
ールあるいはスルーホールに対して施すめっき処理が不
要となるために、工程の複雑化および高コスト化を抑制
できる。

【００１１】

【特許文献１】特開平５−２１１２７５号公報

【特許文献２】特開２００１−３５９９７号公報

【特許文献３】特許第３０５１７００号公報

【００１２】

【発明が解決しようとする課題】しかしながら、上記構
成の素子内蔵基板３０の回路パターン３５は、転写フィ
ルム３４による転写作用で絶縁基材３１上に形成される
ものであるので、転写時における転写フィルム３４の伸
縮および反りが、転写される回路パターン３５のパター
ン形状に狂いを生じさせることになる。したがって、用
いられる転写フィルム３４には高い平面度が要求される
と同時に、ハンドリング時に伸縮等の形状的物理変化を
生じさせない程度の高い剛性が必要とされる。つまり、
このような条件を具備する転写フィルム３４を準備する
必要があるために、素子内蔵基板３０の製造コストおよ
び転写フィルム３４の管理負担が増大するという問題が
ある。

【００１３】また、別の問題点として、上記特許文献２
および特許文献３にそれぞれ記載された構成では、実装
される半導体素子の外部電極（パッドまたはバンプ）位
置に応じてパターニングされた回路パターンに対して当
該半導体素子を実装する製造プロセスを有している。し
たがって、実装される電子部品の端子ピッチ、特にＬＳ
Ｉのパッドピッチが狭くなってくると、それたけ高いマ
ウント精度が要求されることになるため、量産時の工程
管理が難しくなり、また、歩留まり低下の要因となって
いる。

【００１４】例えば、バンプ付き半導体素子を回路パタ
ーン上へ実装する際には、図１４に示すように絶縁層４
５上の各回路パターン４６に対して対応するバンプ４７
をマウントする必要があるが、このとき図１５に示すよ
うにバンプ４７に高さの差δがある場合を想定して、全
てのバンプ４７を回路パターン４６へ接続させるために
所定の荷重が半導体素子４８へ印加される。このとき、
既に回路パターン４６に接続されているバンプ４７に対
しては大きな負荷が加わるだけでなく、印加荷重によっ
て図１６に示すように回路パターン４６と半導体素子４
８との間に位置ズレが生じて、バンプ４７が回路パター
ン４６から脱落する等の実装不良が生じる場合もある。

【００１５】このように、従来の素子内蔵基板の製造方
法では、回路パターンの形成に複雑かつ高コストな工程
を要するだけでなく、形成される回路パターンに厳密な
品質管理体制が要求され、更には部品実装時に高いマウ
ント精度が要求されることから、基板の製造コストが一
層悪化するとともに、工程管理を一層困難なものにして
いる。

【００１６】本発明は上述の問題に鑑みてなされ、複雑
な工程を要することなく容易に回路パターンを形成する
ことができるとともに、高精度な部品実装を必要としな
い素子内蔵基板およびその製造方法を提供することを課
題とする。

【００１７】

【課題を解決するための手段】以上の課題を解決するに
当たり、本発明の素子内蔵基板は、絶縁層と、絶縁層に
形成された空隙部と、絶縁層の表面に被着され空隙部を
覆う配線用導体のベタ箔層と、空隙部に収容されベタ箔
層の裏面に電気的に接合される電子部品とを備えたこと
を特徴としている。

【００１８】本発明の素子内蔵基板は、ベタ箔状の配線
用導体箔層にあらかじめ電子部品が接合されているため
に、実使用時には、当該ベタ箔層をパターニングするだ
けで容易に所望の回路パターンをもった素子内蔵基板を
得ることができる。また、本発明では、導体箔層に対す
る電子部品の接合に高いマウント精度は要求されないの
で、回路パターンの微細化にも十分に対応することがで
きる。

【００１９】また、以上の課題を解決するに当たり、本
発明の素子内蔵基板の製造方法は、絶縁層に対して、電
子部品を収容するための空隙部を形成する空隙部形成工
程と、空隙部を形成した絶縁層の表面に配線用導体箔を
被着してベタ箔層を形成するベタ箔層形成工程と、電子
部品を空隙部に収容するとともに上記ベタ箔層へ電子部
品を接合する接合工程と、ベタ箔層をエッチングにより
パターニングして配線層とするパターニング工程とを有
することを特徴とする。

【００２０】本発明の素子内蔵基板の製造方法では、ベ
タ箔状の導体箔層に電子部品を接合した後エッチングに
より回路パターンをパターニングして配線層を形成する
ようにしているので、回路パターンを容易に形成するこ
とができるとともに、電子部品の高精度なマウントプロ
セスが不要となる。また一般的に、半導体素子のマウン
ト精度に比べて、導体箔層に対する回路パターン形成用
のマスク位置合わせ精度の方が高いので、本発明におい
ては回路パターンの微細化に十分に対応することが可能
であると同時に、実装不良という問題は発生しない。

【００２１】なお、空隙部形成工程において、上記空隙
部とともに絶縁層の表裏面を連絡するための貫通孔を形
成し、この貫通孔へはんだや導電ペースト等の導電材料
を充填することによって、従来必要とされていためっき
処理を要することなく、層間の電気的接続が可能とな
る。

【００２２】

【発明の実施の形態】以下、本発明の各実施の形態につ
いて図面を参照して説明する。

【００２３】（第１の実施の形態）図１は、本発明の第
１の実施の形態による素子内蔵基板５０の構成を示して
いる。

【００２４】絶縁層を構成する絶縁基材５１には、電子
部品として半導体素子５６を収容するための空隙部５２
と、絶縁基材５１の表裏面を貫通する貫通孔（スルーホ
ール）５３，５３が形成されている。貫通孔５３，５３
内にははんだ５９が充填され、これにより絶縁基材５１
の表裏面が電気的に連絡される。

【００２５】本実施の形態では、絶縁基材５１としては
熱可塑性樹脂を主体とする板材で構成されるが、これに
限らず、適用対象や用途等に応じて適宜選定することが
できる。例えばガラス繊維にエポキシ樹脂を含浸させた
ものや、ガラス繊維にポリイミド樹脂を含浸させたも
の、あるいは、紙にフェノール樹脂を含浸させたもの等
が用いられる。また、ＢＴレジンの商品名で知られるエ
ポキシ樹脂とビスマレイミドトリアジン樹脂の混合物や
液晶ポリマー、ベンゾシクロブテン樹脂等を用いてもよ
い。

【００２６】また、貫通孔５３に充填されるはんだ５９
は、有鉛・無鉛を問わず何れのはんだ材を用いてもよい
が、環境対応への観点から無鉛はんだ材を用いるのが好
ましい。無鉛はんだ材料としては、Ｓｎ−Ａｇ系にＢ
ｉ，Ｉｎ，Ｃｕ，Ｓｂ等を添加した合金が代表的であ
る。また、はんだ以外の他の導電材料として、例えば樹
脂中に銀粉末や銅粉末等の導電粒子を混入させてなる導
電ペースト等も用いることができる。

【００２７】さて、絶縁基材５１の表面には、非導電性
の接着剤からなる接着材料層５４が設けられ、この接着
材料層５４上に所定の形状にパターニングされた回路パ
ターン５５が配線層として形成されている。回路パター
ン５５は、厚さ５μｍ程度のベタ状の銅箔をエッチング
加工して形成されるもので、空隙部５２に収容された半
導体素子５６と電気的に接合されるとともに、貫通孔５
３内のはんだ５９と電気的に接続されている。本発明で
は、後述するように、ベタ状の銅箔に対して半導体素子
５６が電気的に接合された後に回路パターン５５が形成
される。

【００２８】本実施の形態における半導体素子５６は半
導体ベアチップからなり、その接合面に設けられるアル
ミニウム製の電極パッド部には金または表面に金めっき
を施したバンプ５７が金属突起電極として形成されてい
る。

【００２９】なお、バンプ５７としては図示するボール
バンプに限らず、スタッドバンプやめっきバンプであっ
てもよい。また、半導体素子５６としては上記ベアチッ
プに限らず、ＢＧＡ／ＣＳＰなど実装面に列状あるいは
エリア状にバンプが形成された半導体パッケージ部品も
適用可能である。

【００３０】半導体素子５６と対向する回路パターン５
５の裏面は、図８に示すように平均粗度（Ｒｍａｘ）が
例えば１〜１０μｍ（本実施の形態では約５μｍ）の粗
化面５５ａとなっており、この粗化面５５ａがすず（Ｓ
ｎ）めっき６１で被覆されている。半導体チップ５６の
電極パッド部６２上の各バンプ５７は、粗化面５５ａに
対する熱圧着により変形し、かつ、溶融したＳｎめっき
層６１を介して接合されている。

【００３１】回路パターン５５の裏面と半導体素子５６
との間には、例えばエポキシ樹脂等の熱硬化型接着樹脂
からなるアンダーフィル樹脂層５８が形成されている。
半導体素子５６は、アンダーフィル樹脂層５８により回
路パターン５５との接合状態が保持される。なお、同じ
樹脂材料で空隙部５２内の半導体素子５６を完全に封止
するようにしてもよい。

【００３２】回路パターン５５の表面側はソルダレジス
ト６０によって被覆されるが、貫通孔２３に対応する部
位には開口６０ａ，６０ａが形成されて回路パターン５
５を外部へ露出させている。

【００３３】次に、図２は、以上のように構成される素
子内蔵基板５０を複数積層した素子内蔵多層基板６５を
示している。本例では、上記構成の素子内蔵基板５０を
３枚積層してベース基板６６上に搭載した形態を示して
いる。素子内蔵基板５０どうしの電気的、機械的な接続
は、ソルダレジスト６０の開口６０ａを介して回路パタ
ーン５５の表面に接合されるはんだ５９を介して行われ
ている。

【００３４】ベース基板６６は、絶縁基材６７とその表
裏面にパターニング形成された上部配線層７０および下
部配線層７１と、これらの配線層７０，７１を層間接続
するための貫通孔６８およびこれに充填されるはんだ等
の導電材料６９とから主として構成されている。符号７
２，７３はそれぞれ上部配線層７０および下部配線層７
１を覆うソルダレジストである。なお、このベース基板
６６の層間接続を上記のように導電材料６９の充填体で
行う構成に限らず、スルーホールめっきで配線層７０，
７１を層間接続する構成も採用可能である。

【００３５】以上のように構成される素子内蔵多層基板
６５は、ランドグリッドアレイ（ＬＧＡ）の形態を呈し
ており、マザー基板実装時には、ソルダレジスト７３の
開口部７３ａ，７３ａを介して外部へ露出するベース基
板６６の下部配線層７１に対してボールバンプ等の外部
電極が設けられる。また、最上層に位置する素子内蔵基
板５０の回路パターン５５に対して、更に他の半導体素
子等の電子部品が実装されてもよい。

【００３６】次に、本発明に係る素子内蔵基板５０の製
造方法について図３〜図９を参照して説明する。

【００３７】まず、図３Ａに示すように上述した構成の
絶縁基材５１を用意し、この表面に接着材料層を形成す
るための接着剤５４を塗布する（図３Ｂ）。この接着剤
５４は、後に配線用銅箔を絶縁基材５１へ貼着するため
のものであり、また、非導電性であることが必要であ
る。

【００３８】次いで、図３Ｃに示すように、絶縁基材５
１に対して部品収容用の空隙部５２および層間接続用の
貫通孔５３を形成する空隙部形成工程が行われる。これ
ら空隙部５２および貫通孔５３の形成は、例えばドリル
やルーターを用いた加工、金型パンチ、レーザー加工な
どの公知の穿孔加工技術が適用可能である。なお、空隙
部５２は、収容する半導体素子５６の外形よりも大きい
内寸が必要とされる。

【００３９】続いて、図３Ｄに示すように、絶縁基材５
１の表面に接着材料層５４を介して銅箔からなるベタ状
の導体箔７４を貼着し、空隙部５２および貫通孔５３を
導体箔７４で覆うベタ箔層形成工程が行われる。

【００４０】本実施の形態で用いられる導体箔７４は、
図４に示すような３層構造を有している。すなわち導体
箔７４は、厚さ２０μ程度の銅からなるベース材７６と
厚さ５μｍ程度の銅箔５５Ａと、これらを剥離可能に接
着する導電性接着剤層７５とから構成されている。銅箔
５５Ａは本発明に係るベタ箔層に相当し、後にパターニ
ングされて配線層とされるもので、その裏面にはプロフ
ァイルが形成されて上述したような粗化面５５ａとなっ
ている。これにより、図５Ａに示すように絶縁基板５１
上の接着材料層５４に貼着された際、アンカー効果によ
り絶縁基材５１に対する導体箔７４の接着力が向上さ
れ、銅箔５５Ａの所定の平面度が確保される。また、ベ
ース材７６による銅箔５５Ａの支持作用によって、ハン
ドリングが困難な薄い銅箔５５Ａを安定して絶縁基材５
１上へ貼着することができる。なお、このような構成の
導体箔７４として、例えば、三井金属鉱業株式会社製の
「マイクロシーブ」（商品名）がある。なお、上記以外
の３層構造の導体箔として、剥離層が導電性接着剤では
なく、Ｃｒめっきのものも適用可能である。構造として
は、厚銅（ベース材）／Ｃｒめっき層／薄銅である。こ
のような材料として、例えば、古河サーキットフォイル
株式会社製「ＤＯＵＢＬＥＴＨＩＮ Ｆ−ＤＰ」（商品
名）が挙げられる。

【００４１】次に、図５Ｂに示すように空隙部５２に臨
む銅箔５５Ａの裏面（粗化面）５５ａに対してＳｎめっ
き６１を施すめっき処理工程が行われる。Ｓｎめっき６
１の厚さは例えば数μｍ程度であり、銅箔５５Ａの粗化
面５５ａの形状にならってめっき層も粗面化されるよう
にする。

【００４２】Ｓｎめっき６１は、Ｓｎ単体の金属めっき
に限らず、ＳｎＡｇ，ＳｎＢｉ，ＳｎＣｕ等のすず合金
を含むすず系金属めっきが適用可能である。なお、めっ
き法としては、電解析出法および無電解析出法の何れを
も用いることができ、電解析出法ではＳｎ，ＳｎＡｇ，
ＳｎＢｉ，ＳｎＣｕめっきが、無電解析出法ではＳｎめ
っきが、それぞれ形成可能である。

【００４３】特に、本実施の形態では銅箔５５Ａを金属
製ベース材７６および導電性接着層７５でもって支持し
ているために、電解析出法を適用するにあたっては、ベ
ース材７６を給電層として用いることができる。したが
って、絶縁基材５１に対して大きさの異なる複数の空隙
部５２が形成される場合であっても、均質なめっき層を
形成することができる。

【００４４】なお、このめっき処理工程においては、貫
通孔５３内への電解液またはめっき液の侵入を防止する
ためのレジストマスクは特別要しないが、必要に応じて
当該レジストマスクを用いてもよい。

【００４５】続いて、図６Ｅおよび図７に示すように、
Ｓｎめっき６１が施された銅箔５５Ａの裏面５５ａに対
して半導体素子５６を接合する接合工程が行われる。

【００４６】本実施の形態では、熱圧着法によって半導
体素子５６が銅箔５５Ａの裏面５５ａに接合されるが、
銅箔５５Ａの裏面５５ａにＳｎめっき６１が施されてい
るため、Ｓｎめっき６１がない場合に比べて、低温、低
加圧で部品接合を行うことができる。これは、Ｓｎの融
点が２３２℃と銅に比べて８５０℃程度低いので、ろう
付け、はんだ付けのような液相介在型の接合が可能とな
るためである。これにより、接合時の半導体素子５６お
よび銅箔５５Ａへのダメージが低減される。特に、この
効果は、半導体素子５６のバンプ５７またはその表面が
金（Ａｕ）で形成されている場合に顕著な効果が得られ
る。

【００４７】すなわち、Ａｕ−Ｃｕ系合金では、最も融
点が低くなる組成でも９００℃程度であるために、Ａｕ
−Ｃｕ間の接合は固相接合で担わざるを得ない。固相接
合では、接合表面の酸化被膜を機械的に除去したり、新
生面を露出させるためにクリープ変形を促すことが必要
となるために、大きな接合荷重と温度（例えば３００℃
以上）が必要になる。

【００４８】これに対し、Ａｕ−Ｓｎ間の接合では、Ｓ
ｎの融点は２３２℃であるため、これ以上の温度では液
相を介した接合が可能となる。液相介在型の接合では、
固相接合のような大きな接合荷重が不要な上、広い面積
にわたって液相が濡れ広がっていくため、接合面が広く
なって接合信頼性も向上させることができる点で有利で
ある。

【００４９】また、本実施の形態においては銅箔５５Ａ
の裏面が粗化面５５ａとされているので、図８に模式的
に示したように半導体素子５６のバンプ５７の変形が容
易となり、接合荷重によるストレスをバンプ５７の変形
で吸収しながら、全てのバンプ５７の適正な接合を得る
ことができる。つまり、たとえバンプ５７間に高さのバ
ラツキがあっても、径大なバンプに過度なストレスを与
えることはないので、より小さい荷重で高い接合信頼性
を得ることが可能となる。

【００５０】更に、この接合工程では、何もパターンが
形成されていないベタ状の銅箔５５Ａに半導体素子５６
を接合するだけであるので、従来のようにパターンが形
成された銅箔の所定部位に対してマウントする場合に比
べて、半導体素子５６の高い位置決め精度は要求される
ことはなく、また、接合荷重による横方向の位置ズレも
ほとんど影響することはない。したがって、本実施の形
態によれば、半導体素子５６の接合は、従来よりもはる
かに容易に行うことができる。

【００５１】なお、以上の接合工程を経た形態の素子内
蔵基板５０Ａが、本発明の請求項１に係る素子内蔵基板
の構成の一具体例に対応する。

【００５２】上記接合工程の終了後、図６Ｆに示すよう
に空隙部５２内の半導体素子５６と銅箔５５Ａとの間
に、エポキシ等の熱硬化型接着剤からなるアンダーフィ
ル樹脂５８を充填する樹脂充填工程が行われる。これに
より、半導体素子５６は、空隙部５２内において銅箔５
５Ａとの機械的、電気的接合状態が確保されるととも
に、空隙部５２の形成領域における銅箔５５Ａの所定の
平面度が維持される。

【００５３】続いて、図６Ｇに示すように銅箔５５Ａを
所定の回路パターンに加工するパターニング工程が行わ
れる。

【００５４】このパターニング工程では、まず、導体箔
７４を構成するベース材７６が導電性接着層７５ととも
に銅箔５５Ａから分離除去され、ベタ状の銅箔５５Ａの
表面が外部へ露出される。このとき、アンダーフィル樹
脂５８によって半導体素子５６が支持されているため、
上述のように空隙部５２を覆う領域の銅箔５５Ａは所定
の平面度が維持されている。そして、図９Ａに示すよう
に銅箔５５Ａの上にエッチングレジスト７８Ａが形成さ
れる。エッチングレジスト７８Ａとしては、ドライフィ
ルムレジスト、液状レジスト等の従来の配線基板のパタ
ーニング工程において一般的に用いられるものを適用す
ることができる。

【００５５】次いで、形成したエッチングレジスト７８
Ａに対して露光用マスク７９を位置決めして密着させ、
露光、現像処理を経て図９Ｂに示すようなレジストパタ
ーン７８を形成する。このレジストパターン７９をエッ
チングマスクとして、銅箔５５Ａを絶縁基材５１および
半導体素子５６とともにエッチング液に浸漬し、更にレ
ジストパターン７８を除去することによって、図９Ｃに
示すように銅箔５５ＡおよびＳｎめっき６１が同時にパ
ターニングされてなる配線層５５が得られる。

【００５６】本実施の形態では、銅およびすずめっきを
同時に溶解させるエッチング液として、例えば、塩化鉄
溶液や塩化銅溶液などが用いられる。また、この場合、
貫通孔５３内へのエッチング液の侵入を防止するため
に、例えばエッチングレジスト用のドライフィルムレジ
ストが貫通孔５３を塞ぐように絶縁基材５１の裏面側に
被着される。

【００５７】絶縁基材５１に対する露光用マスク７９の
位置合わせは、例えば、絶縁基材５１の空隙部５２に収
容された半導体素子５６を基準とすることができる。す
なわち、バンプ５７の形成位置は半導体素子５６の種類
に対応して一義的に定められるため、絶縁基材５１の裏
面側に配置したＣＣＤカメラ等の撮像手段によって撮像
した半導体素子５６の外形からバンプ５７の配置位置を
割り出し、これを座標変換等の公知の位置合わせ技術を
用いて露光用マスク７９を位置決めすることができる。
この露光用マスク７９の位置決めプロセスは、半導体素
子のマウントプロセスよりも一般的に高い精度で行える
ので、上記のように半導体素子５６のバンプ５７の配置
に基づいて露光用マスク７９を位置合わせするプロセス
は、比較的容易に行うことができる。

【００５８】したがって、回路パターン（配線層）５５
の形成は、絶縁基材５１上へ貼着された平面度の高い銅
箔５５Ａをパターニングするだけであるので、所定形状
の回路パターンを精度良くかつ容易に形成することがで
きる。

【００５９】さて、パターニング工程の終了後は、図６
Ｈに示すように貫通孔５３内に導電材料としてはんだ５
９をスクリーン印刷法やディスペンス法を用いて充填す
る導電体充填工程が行われるとともに、貫通孔５３の形
成部位に対応する部分を除く回路パターン５５の表面を
ソルダレジスト６０で覆う工程が行われる。なお、はん
だ５９以外の導電材料として、導電ペースト、はんだボ
ール、金属核はんだボール、樹脂核はんだボールを用い
ることができる。

【００６０】以上のようにして図１を参照して説明した
本実施の形態の素子内蔵基板５０が製造される。本実施
の形態によれば、絶縁基材５１上に貼着された配線用導
体のベタ箔層（銅箔）５５Ａに対して先に半導体素子５
６を接合し、その後、半導体素子５６のバンプ配置に応
じて回路パターン５５を形成するようにしているので、
半導体素子５６の高精度なマウントプロセスが一切不要
となり、その結果、微細回路パターンをもつ素子内蔵基
板を容易に製造することが可能となるとともに、工程の
簡素化により管理負担の低減を図ることができる。

【００６１】また、図２に示したような素子内蔵多層基
板６５を製造するにあたっては、上記構成の複数の素子
内蔵基板５０とベース基板６６とを準備し、これらを一
括して例えば熱プレスにより積層する。この際、絶縁基
材５１が軟化して回路パターン５５と密着するととも
に、貫通孔５３内のはんだ５９が溶解し、層間の電気的
接続がなされる。したがって、熱プレス時の加熱温度
は、用いる絶縁基材５１の構成樹脂の軟化温度と、用い
るはんだ５９の溶解温度を考慮して、これらの温度以上
に設定すればよい。

【００６２】本実施の形態においては、積層される素子
内蔵基板５０は、配線層５５が基板表面にのみ形成され
る片面基板の形態をとるが、当該配線層５５の表裏面を
利用して半導体素子等の電子部品や他の素子内蔵基板を
搭載できるので基板の多層化にも適し、これにより、実
装効率の高い素子内蔵多層基板６５を得ることができ
る。

【００６３】また、本実施の形態の素子内蔵多層基板６
５によれば、層間の電気的接続が貫通孔５３内のはんだ
５９を介して行われるようにしているので、層間接続用
のめっき処理が不要となり、また、このはんだ５９によ
って層間の機械的な接続作用をも得られるので、素子内
蔵基板５０の積層処理を一括して行うことができ、これ
により製造プロセスの簡素化を図ることができる。な
お、空隙部５２および貫通孔５３の形成も、各絶縁基材
５１を重ね合わせた状態で一括的に加工することができ
る。

【００６４】（第２の実施の形態）図１０Ａ〜図１０Ｅ
は本発明の第２の実施の形態による素子内蔵基板の製造
プロセスを示している。なお、図において上述の第１の
実施の形態と対応する部分については同一の符号を付
し、その詳細な説明は省略するものとする。

【００６５】本実施の形態では、絶縁基材５１上の接着
材料層５４に３層構造の導体箔７４を被着するベタ箔層
形成工程が、図１０Ａに示すように、導体箔７４の裏面
側（銅箔５５Ａ側）に対してあらかじめＳｎめっき６１
を施したものを用いて行われる点で、上述の第１の実施
の形態と異なっている。

【００６６】上記構成の導体箔７４を絶縁基材５１上へ
貼着した後、図１０Ｂに示すように、絶縁基材５１の空
隙部５２へ半導体素子５６を収容し、Ｓｎめっき６１が
形成された導体箔７４の銅箔５５Ａ裏面に対してバンプ
５７を接合する工程が行われる。その後、アンダーフィ
ル樹脂５８を空隙部５２内へ充填し、半導体素子５６を
空隙部５２内で保持させる工程が行われる。

【００６７】続いて、図１０Ｃおよび図１０Ｄに示すよ
うに、導体箔７４のベース材７６および導電性接着剤層
７５を銅箔５５Ａから分離除去した後、銅箔５５Ａおよ
びＳｎめっき６１をエッチングにより所定形状に同時に
パターニングして回路パターン５５とする工程が行われ
る。そして、図１０Ｅに示すように、絶縁基材５１の貫
通孔５３内に導電材料としてはんだ５９を充填する工程
と、回路パターン５５上にソルダレジスト６０を選択的
に形成し、貫通孔５３の直上領域にソルダレジスト６０
の開口６０ａを形成する工程が行われることにより、本
実施の形態における素子内蔵基板５０’が製作される。

【００６８】本実施の形態によれば、銅箔５５Ａの裏面
にあらかじめＳｎめっき６１を形成した導体箔７４を用
いているので、上述の第１の実施の形態において行われ
ていたベタ箔層形成工程後接合工程前のめっき処理が不
要となる。これにより、空隙部５２に臨む銅箔５５Ａ裏
面に対する均一なＳｎめっき層６１の形成が確保される
ために、半導体素子５６の接合信頼性の向上を図ること
ができる。

【００６９】また、絶縁基材５１とともにめっき槽に浸
漬させる第１の実施の形態では、接着剤層５４からの不
純物によるめっき槽汚染による銅箔５５Ａに対するＳｎ
めっきの密着性低下が問題となるが、本実施の形態によ
ればこのような問題が解消されることになる。

【００７０】特に、本実施の形態によれば、銅箔５５Ａ
に対するＳｎめっき６１の形成を、ロール・ツウ・ロー
ルによって連続的かつ容易に行うことができるので、プ
ロセスコストの低減およびプロセス管理の負担軽減を図
ることができる。

【００７１】更に、本実施の形態によれば、銅箔５５Ａ
の裏面に形成されたＳｎめっき層６１が空隙部５２だけ
でなく貫通孔５３内にも臨むことになるので、その後貫
通孔５３に充填されるはんだ５９との付きまわり性も良
くなり、接合信頼性の向上が図れる。

【００７２】以上、本発明の各実施の形態について説明
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。

【００７３】例えば以上の各実施の形態では、絶縁基材
５１の空隙部５２に収容する電子部品として半導体素子
５６を例に挙げて説明したが、勿論、これに限られず、
例えばチップ抵抗やチップコンデンサ等の受動部品を上
記電子部品として適用することも可能である。また、一
枚の絶縁基材５１に対して内蔵される電子部品の数は１
つに限らず、複数個でもよい。

【００７４】また、以上の各実施の形態では、素子内蔵
多層基板６５を全体としてＬＧＡ形態の半導体装置とし
て構成したが、積層した素子内蔵基板５０をそのままマ
ザー基板へ実装したり、最上層の素子内蔵基板５０の上
面に更に半導体素子等の電子部品を実装することも勿論
可能である。

【００７５】

【発明の効果】以上述べたように、本発明によれば、以
下の効果を得ることができる。

【００７６】本発明の請求項１に記載の素子内蔵基板に
よれば、配線用導体のベタ箔層に既に電子部品が接合さ
れているので、後はベタ箔層をパターニングするだけで
所望の回路パターンを備えた素子内蔵基板を得ることが
できる。

【００７７】請求項２に記載の素子内蔵基板によれば、
絶縁層とベタ箔層との間に接着材料層を有しているの
で、絶縁層とベタ箔層との密着化を図ることができ、こ
れにより極薄のベタ箔層でも所定の平面度を維持して適
正なパターニングを行うことができる。

【００７８】請求項３に記載の素子内蔵基板によれば、
空隙部内の電子部品とベタ箔層との間にアンダーフィル
樹脂層を有しているので、電子部品を空隙部内で強固に
保持してベタ箔層の所定の平面度を維持することができ
る。

【００７９】請求項４に記載の素子内蔵基板によれば、
ベタ箔層の裏面が粗化面とされているので、小さな接合
荷重で高い接合信頼性を得ることができる。

【００８０】請求項５に記載の素子内蔵基板によれば、
上記粗化面がすず系金属めっきで被覆されているので、
電子部品の熱圧着による接合工程における加熱温度の低
温化を図ることができる。

【００８１】請求項６に記載の素子内蔵基板によれば、
ベタ薄層がパターニング形成されて配線層とされるの
で、高精度なマウントプロセスを不要とした素子内蔵基
板を得ることができる。

【００８２】請求項７に記載の素子内蔵基板によれば、
上記配線層が形成された絶縁層が複数積層されて構成さ
れているので、実装密度の高い多層配線基板とすること
ができる。

【００８３】一方、本発明の請求項８に記載の素子内蔵
基板の製造方法によれば、ベタ箔層に対して電子部品を
接合した後、ベタ箔層を所定の回路にパターニング加工
するようにしているので、電子部品の高精度なマウント
プロセスが不要となるだけでなく、微細な回路パターン
も容易に形成することが可能であり、これにより、製造
工程の簡素化と工程管理の負担低減を図ることができ
る。

【００８４】請求項９に記載の素子内蔵基板の製造方法
によれば、ベタ箔層形成工程が、配線用導体箔を分離可
能に支持するベース材を絶縁層の表面に被着した後、ベ
ース材を配線用導体箔から分離除去することにより行う
ようにしているので、ハンドリングが困難な薄い配線用
導体箔を安定に絶縁層上に被着させることができる。

【００８５】請求項１０に記載の素子内蔵基板の製造方
法によれば、ベタ箔層形成工程が、絶縁層表面に塗布し
た接着剤を介して配線用導体箔を絶縁層表面に接着する
ようにしているので、ベタ箔層と絶縁層との密着が図ら
れ、ベタ箔層の所定の平面度を維持することができる。

【００８６】請求項１１に記載の素子内蔵基板の製造方
法によれば、ベタ箔層の裏面に対してすず系金属めっき
を施すめっき処理工程を有しているので、ベタ薄層裏面
に対する電子部品の接合を低温かつ低圧で行うことがで
きると同時に、高い接合信頼性を得ることができる。

【００８７】請求項１２に記載の素子内蔵基板の製造方
法によれば、ベタ箔層形成工程が、配線用導体箔の裏面
にすす系金属めっきを施したものを用いるようにしてい
るので、めっき処理の均質化による電子部品の接合信頼
性を向上させることができるとともに、めっき処理に要
するプロセスコストの低減およびプロセス管理の負担軽
減を図ることができる。

【００８８】請求項１３に記載の素子内蔵基板の製造方
法によれば、電子部品とベタ箔層裏面との間にアンダー
フィル樹脂を充填する樹脂充填工程を有しているので、
空隙部内において電子部品を保持して、ベタ箔層の空隙
部直上領域の所定の平面度を維持することができる。

【００８９】請求項１４に記載の素子内蔵基板によれ
ば、絶縁基材へ層間接続用の貫通孔を形成するととも
に、当該貫通孔へ導電材料を充填する導電体充填工程を
有しているので、層間接続用のめっき処理が不要とな
り、製造工程の簡素化および低コスト化を図ることがで
きる。

【００９０】請求項１５の素子内蔵基板の製造方法によ
れば、素子内蔵基板を多層に積層する積層工程を有して
いるので、実装効率の高い多層配線基板を容易に製造す
ることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による素子内蔵基板
の構成を示す断面図である。

【図２】本発明の第１の実施の形態による素子内蔵基板
を多層に積層してなる多層基板の構成を示す断面図であ
る。

【図３】本発明の第１の実施の形態による素子内蔵基板
の製造方法を説明する工程断面図であり、Ａは絶縁基材
の準備工程、Ｂは接着剤の塗布工程、Ｃは空隙部および
貫通孔の形成工程、Ｄは導体箔の貼着工程をそれぞれ示
す。

【図４】本発明の第１の実施の形態において用いられる
導体箔の構成を示す拡大図である。

【図５】Ａは上記導体箔の裏面の構成を示す拡大図であ
り、Ｂは当該裏面にめっき処理を施す工程を示す説明図
である。

【図６】本発明の第１の実施の形態による素子内蔵基板
の製造方法を説明する工程断面図であり、Ｅは電子部品
の接合工程、Ｆはアンダーフィル樹脂の充填工程、Ｇは
ベタ箔層のパターニング工程、Ｈははんだの充填工程を
それぞれ示す。

【図７】上記接合工程を説明する要部の拡大図である。

【図８】上記接合工程におけるベタ箔層裏面と電子部品
接合面との関係を示す断面図である。

【図９】上記パターニング工程を説明する断面図であ
り、Ａは露光工程、Ｂはエッチング工程、Ｃはエッチン
グにより形成される配線層の構成をそれぞれ示す。

【図１０】本発明の第２の実施の形態による素子内蔵基
板の製造方法を説明する工程断面図であり、Ａは導体箔
の貼着工程、Ｂは電子部品の接合工程、Ｃ，Ｄはベタ箔
層のパターニング工程、Ｅははんだの充填工程等をそれ
ぞれ示す。

【図１１】従来の層間接続方法を説明する多層配線基板
の要部の断面図である。

【図１２】従来の素子内蔵多層基板の構成を示す断面図
である。

【図１３】Ａ〜Ｆともに、従来の他の素子内蔵基板の製
造工程を説明する断面図である。

【図１４】従来の電子部品と回路パターンとの関係を模
式的に示す断面図である。

【図１５】同、要部の拡大図である。

【図１６】同、従来技術の問題点を説明する図である。

【符号の説明】

５０，５０’，５０Ａ…素子内蔵基板、５１…絶縁基材
（絶縁層）、５２…空隙部、５３…貫通孔、５４…接着
剤（接着材料層）、５５…配線層（回路パターン）、５
５Ａ…銅箔（ベタ箔層）、５５ａ…粗化面、５６…半導
体素子（電子部品）、５７…バンプ（金属突起電極）、
５８…アンダーフィル樹脂（層）、５９…はんだ、６１
…Ｓｎめっき（すず系金属めっき）、６５…素子内蔵多
層基板、７４…導体箔。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 絶縁層と、 前記絶縁層に形成された空隙部と、 前記絶縁層の表面に被着され前記空隙部を覆う配線用導
   体のベタ箔層と、 前記空隙部に収容され前記ベタ箔層の裏面に電気的に接
   合される電子部品とを備えたことを特徴とする素子内蔵
   基板。
2. 【請求項２】 前記絶縁層と前記ベタ箔層との間に、接
   着材料層を有することを特徴とする請求項１に記載の素
   子内蔵基板。
3. 【請求項３】 前記電子部品と前記ベタ箔層との間に、
   アンダーフィル樹脂層を有することを特徴とする請求項
   １に記載の素子内蔵基板。
4. 【請求項４】 前記電子部品が接合面に金属突起電極を
   有するとともに、前記金属突起電極と接合される前記ベ
   タ箔層の裏面が、粗化面であることを特徴とする請求項
   １に記載の素子内蔵基板。
5. 【請求項５】 前記粗化面が、すず系金属めっきで被覆
   されていることを特徴とする請求項４に記載の素子内蔵
   基板。
6. 【請求項６】 前記ベタ箔層が、パターニング形成され
   て配線層とされることを特徴とする請求項１に記載の素
   子内蔵基板。
7. 【請求項７】 前記配線層が形成された絶縁層が、複数
   積層されてなることを特徴とする請求項６に記載の素子
   内蔵基板。
8. 【請求項８】 絶縁層上の配線層に電気的に接合される
   電子部品が、前記絶縁層に形成された空隙部に収容され
   てなる素子内蔵基板の製造方法であって、 前記絶縁層に対して前記空隙部を形成する空隙部形成工
   程と、 前記空隙部を形成した絶縁層の表面に配線用導体箔を被
   着してベタ箔層を形成するベタ箔層形成工程と、 前記電子部品を前記空隙部に収容するとともに前記ベタ
   箔層へ電気的に接合する接合工程と、 前記ベタ箔層をエッチングによりパターニングして配線
   層とするパターニング工程とを有することを特徴とする
   素子内蔵基板の製造方法。
9. 【請求項９】 前記ベタ箔層形成工程が、前記配線用導
   体箔を分離可能に支持するベース材を前記絶縁層の表面
   に被着した後、前記ベース材を前記配線用導体箔から分
   離除去することにより行われることを特徴とする請求項
   ８に記載の素子内蔵基板の製造方法。
10. 【請求項１０】 前記ベタ箔層形成工程が、前記絶縁層
    表面に塗布した接着剤を介して前記配線用導体箔を前記
    絶縁層表面へ接着することにより行われることを特徴と
    する請求項８に記載の素子内蔵基板の製造方法。
11. 【請求項１１】 前記ベタ箔層形成工程の後、前記接合
    工程の前に、前記空隙部を覆う前記ベタ箔層の裏面に対
    して、すず系金属めっきを施すめっき処理工程を有する
    ことを特徴とする請求項８に記載の素子内蔵基板の製造
    方法。
12. 【請求項１２】 前記ベタ箔層形成工程が、前記配線用
    導体箔の裏面にすず系金属めっきを施したものを用いて
    行われることを特徴とする請求項８に記載の素子内蔵基
    板の製造方法。
13. 【請求項１３】 前記接合工程の後、前記パターニング
    工程の前に、接合した前記電子部品と前記ベタ箔層の裏
    面との間にアンダーフィル樹脂を充填する樹脂充填工程
    を有することを特徴とする請求項８に記載の素子内蔵基
    板の製造方法。
14. 【請求項１４】 前記空隙部形成工程では、前記空隙部
    とともに前記絶縁層の表裏面を連絡するための貫通孔が
    形成されるとともに、 前記貫通孔へ導電材料を充填する導電体充填工程を有す
    ることを特徴とする請求項８に記載の素子内蔵基板の製
    造方法。
15. 【請求項１５】 前記導電体充填工程の後、前記素子内
    蔵基板を前記貫通孔を介しての電気的接続を伴って多層
    に積層する積層工程を有することを特徴とする請求項１
    ４に記載の素子内蔵基板の製造方法。