CN102612265A - 内置元件电路板、内置元件电路板的制造方法 - Google Patents

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Abstract

本发明公开了一种内置元件电路板、内置元件电路板的制造方法。该内置元件电路板具有：第1绝缘层；第2绝缘层，相对于第1绝缘层以层叠状配置；半导体元件，包括埋设在第2绝缘层中而且包括具有压焊块的半导体芯片、以及与该压焊块导电连接的呈栅格状排列的表面安装用焊点；电气/电子元件，也埋设在第2绝缘层中；布线图形，设为夹在第1绝缘层和第2绝缘层之间中，具有半导体元件用的第1安装用焊盘和电气/电子元件用的第2安装用焊盘；第1连接元件，将半导体元件的表面安装用焊点和第1安装用焊盘导电连接；以及第2连接元件，将电气/电子元件的焊点和第2安装用焊盘导电连接，而且是与第1元件相同的材料。

Description

内置元件电路板、内置元件电路板的制造方法
本申请是2008年10月29日提交的，中国专利申请号为200880113984.7(国际申请号PCT/JP2008/069678)，发明名称为“内置元件电路板、内置元件电路板的制造方法”的专利申请的分案申请。
技术领域
本发明涉及在绝缘板中埋设、安装了元件的内置元件电路板，尤其涉及以混载方式埋设、安装了多种元件的内置元件电路板。并且，本发明涉及在绝缘板中埋设、安装了元件的内置元件电路板，尤其涉及通过倒装连接来埋设、安装了半导体芯片的内置元件电路板。并且，本发明涉及在绝缘板中埋设、安装了元件的内置元件电路板及其制造方法，尤其涉及埋设、安装了以狭小间距设置焊点的例如像半导体芯片那样的元件的内置元件电路板及其制造方法。
背景技术
在日本特开2003-197849号公报中记载了以混载方式埋设、安装了多种元件的内置元件电路板的示例。在该文献公开的电路板中，除了片电容器(Chip Condenser，Chip Capacitor)等无源元件之外，半导体芯片也成为埋设的对象元件。通过埋设像半导体芯片那样的半导体元件，作为内置元件电路板的附加价值相比只具有无源元件时大幅提高。
当在电路板中埋设、安装半导体元件时，电路板自身在近年来即使是多层板也不具有很大的厚度，通常必然采用例如像裸片那样尽可能没有厚度的形式的元件。在采用裸片的情况下，如上述文献公开的那样，将其面朝下地安装在电路板的内层布线图形上，这种方式有利于减小厚度，在这点上是有利的。一般，将半导体芯片面朝下地安装在布线图形上的技术作为倒装芯片连接而被公知，并能够采用该技术。
倒装芯片连接包括将形成于半导体芯片上的微细间距的连接焊盘与基于布线图形的焊盘(land)对位的技术，能够确保位置精度，而且不会过度增大具有布线图形的工件的尺寸。另一方面，将片电容器等无源元件安装至布线图形的技术，是采用焊料或导电性接合剂作为元件与布线图形的连接元件的所谓表面安装技术。这种情况的元件相对布线图形的对位精度可以低于倒装芯片连接的情况，因此考虑到生产性，能够采用也对应于较大工件的生产设备。
对于在电路板中以混载方式埋设、安装像无源元件及半导体元件那样多种元件的内置元件电路板，如上，为了安装无源元件而采用表面安装技术，为了安装半导体芯片而采用倒装芯片连接技术。因此，需要各个不同的工序，这在提高生产性方面成为一大课题。并且，在倒装芯片连接中，由于不能对应较大的工件，所以不利于提高生产性。
另外，下述日本特开2003-197849号公报记载了通过倒装连接来埋设、安装了半导体芯片的内置元件电路板的示例。如果倒装连接半导体芯片(裸片)，则能够接近最小限度地减小在这种安装中产生的厚度，因此倒装连接是将半导体元件内置在电路板的情况的有力方法。
倒装连接例如能够这样实现：在形成于半导体芯片上的压焊块上还形成Au凸块，将其通过接合剂(底部填充树脂)压接在形成于电路板上的布线图形上。其中，考虑要素是确保Au凸块与布线图形的低电阻连接及其连接可靠性。因此，对布线图形表面要求较高的清洁度，作为经常实施的方法，在布线图形的表层也形成Au镀层。
一般，在将半导体芯片倒装连接在电路板的主面上的情况下，布线图形中只遗留用于进行连接的部位来形成像焊料保护层那样的保护层，然后在用于进行连接的部位形成Au镀层。由此，能够将不能算便宜的Au镀控制为最小限度的面积来实施。
在将半导体芯片埋设在电路板中的情况下，在对其进行倒装连接时，半导体芯片对于上述主面上的倒装连接有几种不同情况。首先，存在焊料保护层成为内层的绝缘层的一部分而造成的影响。一般，焊料保护层与在电路板中使用的绝缘板材料的紧密接合性，不像绝缘板材料彼此间那么牢靠。因此，如果采取省略作为内层的焊料保护层的结构，则需要在较大的面积内实施Au镀，这影响到制造成本。Au镀层与绝缘板材料的接合性不能说牢靠，这一点也成为遗留课题。
另外，下述日本特开2003-197849号公报记载了埋设、安装了半导体芯片的内置元件电路板的示例。如果像该公报记载的那样，直接将半导体芯片(裸片)埋设、安装在电路板中，则其内部构造能够更简单。
但是，近来的半导体芯片的多焊点化及其微小化非常显著，如果将这种最尖端的半导体芯片直接埋设、安装在多层电路板中，则还产生普通的合成基板的布线规则无法应对的问题。例如，半导体芯片的焊点间距有时是50μm以下，在普通的合成基板的构图方法中，即使是最尖端的技术，其限度也在70μm间距左右。
并且，即使例如电路板的布线规则能够应对，安装装置能够应对的工件的大小也产生限度。即，通常在制造印刷电路板时，为了提高作业效率，尽量增大一个的工件尺寸比较好。因此，在一个工件中多面配置产品来同时制造。例如，工件尺寸是400mm×500mm。但是，对于较大的工件，由于基板的尺寸精度和位置精度、图形加工精度这些精度指标恶化，因此，电路板的布线规则越微小，安装装置不得不应对越小的工件尺寸。由此，制造效率恶化。
另外，在将半导体芯片直接埋设、安装在电路板中的情况下，不能单体实施半导体芯片的筛选，导致在形成为内置元件电路板之后的工序中进行该筛选。因此，以半导体芯片的不良为原因，将多少产生作为电路板的制造工序的浪费，产生成本管理方面的问题。
【专利文献1】日本特开2003-197849号公报
发明内容
本发明的目的在于，提供一种内置元件电路板，对于在绝缘板中埋设、安装了元件的内置元件电路板，在以混载方式埋设、安装了多种元件的情况下，也能够实现较高的生产性和低成本。并且，本发明的目的在于，提供一种内置元件电路板及其制造方法，对于通过倒装连接在绝缘板中埋设、安装了半导体芯片的内置元件电路板，能够确保倒装连接的可靠性及作为电路板的功能性，并且能够低成本制造。并且，本发明是考虑到上述情况而提出的，其目的在于，提供一种内置元件电路板及其制造方法，在埋设、安装了以微小间距设置焊点的例如像半导体芯片那样的元件的内置元件电路板及其制造方法中，能够确保制造效率，而且能够避免由于内置元件的不良而导致电路板的制造工序的浪费。
本发明的一个方式的内置元件电路板的特征在于，具有：第1绝缘层；第2绝缘层，相对于所述第1绝缘层以层叠状配置；半导体元件，包括埋设在所述第2绝缘层中而且具有压焊块(PAD)的半导体芯片、以及与该压焊块导电连接的呈栅格状排列的表面安装用焊点(pin)；电气/电子元件，也埋设在所述第2绝缘层中；布线图形，设为夹在所述第1绝缘层和所述第2绝缘层中，包括所述半导体元件用的第1安装用焊盘(land)和所述电气/电子元件用的第2安装用焊盘(land)；第1连接元件，将所述半导体元件的所述表面安装用焊点和所述第1安装用焊盘导电连接；以及第2连接元件，将所述电气/电子元件的焊点和所述第2安装用焊盘导电连接，而且是与所述第1元件相同的材料。
即，该内置元件电路板配置为将作为多种元件中的一个元件的半导体元件、以及作为另一个元件的电气/电子元件同时埋设。其中，半导体元件具有半导体芯片和呈栅格状排列的表面安装用焊点，半导体芯片具有压焊块。半导体芯片的压焊块与表面安装用焊点被导电连接。因此，作为半导体元件，能够通过呈栅格状排列的表面安装用焊点安装至电路板。
半导体元件具有表面安装用焊点，由此在将其安装至电路板时，能够采用与电气/电子元件相同的表面安装技术。并且，表面安装用焊点特别呈栅格状排列，也就是面配置，由此能够尽量减小作为半导体元件的平面面积，并确保容易实现与半导体芯片相同的面积的内置。因此，在以混载方式埋设、安装多种元件的情况下，也成为实现了较高的生产性和低成本的内置元件电路板。
另外，本发明的另一个方式的内置元件电路板的特征在于，具有：第1绝缘层；第2绝缘层，相对于所述第1绝缘层以层叠状配置；半导体芯片，埋设在所述第2绝缘层中，并具有压焊块；布线图形，设为夹在所述第1绝缘层和所述第2绝缘层中，包括所述半导体芯片用的安装用焊盘，而且所述第2绝缘层侧的表面被粗糙化；导电性凸块，夹设在所述半导体芯片的所述压焊块和所述布线图形的所述安装用焊盘之间，将该压焊块和该安装用焊盘电气、机械连接；以及树脂，设在所述半导体芯片与所述第1绝缘层及所述布线图形之间。
即，为了将半导体芯片通过其压焊块上的导电性凸块以倒装连接良好地埋设、安装至电路板，所以包括电路板上的焊盘在内的布线图形成为表面被粗糙化的状态。根据实验，表面被粗糙化的布线图形与导电性凸块的导电连接，与没有被粗糙化的布线图形相比，明显地实现了低电阻连接及其连接可靠性的提高。表面被粗糙化的布线图形与绝缘层的接合性良好，还不对作为电路板的功能性产生不良影响。
另外，本发明的另一个方式的内置元件电路板的制造方法的特征在于，包括：对层叠在第1绝缘板上的金属箔进行构图，形成包括用于安装半导体芯片的焊盘的布线图形的工序；使包括所述焊盘的所述布线图形的表面上粗糙化的工序；对于具有压焊块并在该压焊块上形成有导电性凸块的半导体芯片，将所述导电性凸块的位置对准所述粗糙化的布线图形的所述焊盘的位置来进行倒装连接的工序；以及以在与所述第1绝缘板不同的第2绝缘板中埋入所述倒装连接的所述半导体芯片的方式，对所述第1绝缘板以层叠状使所述第2绝缘板一体化的工序。
该制造方法是制造所述内置元件电路板的一个示例。
本发明的另一个(第4)方式的内置元件电路板的特征在于，具有：中间基板，具有绝缘板和设于该绝缘板上的布线图形；半导体芯片，安装至介有所述布线图形的所述中间基板；以及多层电路板，具有埋设所述中间基板及所述半导体芯片的绝缘层、以及设在该绝缘层中并与所述布线图形电导通的内层布线层。
即，该内置元件电路板将半导体芯片安装至中间基板，并与该中间基板一起埋设在绝缘层中。设于中间基板的布线图形与多层电路板的内层布线层电导通。根据这种结构，在内置元件时，只要使中间基板的布线规则对应于多层电路板的布线规则即可，即使是焊点为狭小间距的元件也能够容易内置。即，作为电路板能够使用较大的工件尺寸来确保制造效率。并且，在元件的不良检查中，能够利用在中间基板上安装了元件的阶段进行。因此，能够避免由于内置元件的不良而导致电路板的制造工序的浪费。
另外，本发明的另一个(第5)方式的内置元件电路板的制造方法的特征在于，包括：准备中间安装基板的工序，该中间安装基板包括中间基板和半导体芯片，该中间基板具有第1绝缘板和设在该第1绝缘板上的第1布线图形，该半导体芯片被安装至介有所述第1布线图形的所述中间基板；以及以所述中间安装基板位于与所述第1绝缘板不同的第2绝缘板上、而且所述中间安装基板埋入与所述第1、第2绝缘板不同的所述第3绝缘板中、而且所述第1布线图形与设在所述第2或第3绝缘板的第2布线图形电导通的方式，对所述第2绝缘板上以层叠状使所述第3绝缘板一体化的工序。
该制造方法是制造所述内置元件电路板的一个示例。
附图说明
图1是示意地表示本发明的一个实施方式的内置元件电路板的结构的剖视图。
图2A、图2B分别是示意地稍具体地表示图1所示的内置元件电路板所使用的半导体元件42的仰视图和剖视图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G是利用示意剖面对于图1所示的内置元件电路板使用的半导体元件42表示其制造过程示例的工序图。
图4A、图4B、图4C、图4D、图4E、图4F是利用示意剖面表示图1所示的内置元件电路板的制造过程的一部分的工序图。
图5A、图5B、图5C、图5D、图5E是利用示意剖面表示图1所示的内置元件电路板的制造过程的另一部分的工序图。
图6是利用示意剖面表示图1所示的内置元件电路板的制造过程的其他另一部分的工序图。
图7是示意地表示本发明的另一个实施方式的内置元件电路板的结构的剖视图。
图8是稍具体且示意地表示图7所示的内置元件电路板中的半导体芯片41与布线层22的连接部分的剖面结构图。
图9A～图9F是利用示意剖面表示图7所示的内置元件电路板的制造过程的一部分的工序图。
图10A～图10E是利用示意剖面表示图7所示的内置元件电路板的制造过程的另一部分的工序图。
图11是利用示意剖面表示图7所示的内置元件电路板的制造过程的其他另一部分的工序图。
图12A、图12B分别是表示实际制造图1所示的内置元件电路板作为样品、并进行功能评价的结果的表。
图13是表示在图12A、图12B所示的评价中，特别是因被粗糙化之后的表面粗糙度的不同而形成的不同的不良发生频度的结果的表。
图14是示意地表示本发明的其他另一个实施方式的内置元件电路板的结构的剖视图。
图15A、图15B、图15C是利用示意剖面表示图14所示的中间安装基板的制造过程的示例的工序图。
图16A、图16B、图16C、图16D、图16E是利用示意剖面表示图14所示的内置元件电路板的制造过程的一部分的工序图。
图17A、图17B、图17C、图17D、图17E是利用示意剖面表示图14所示的内置元件电路板的制造过程的另一部分的工序图。
图18是利用示意剖面表示图14所示的内置元件电路板的制造过程的其他另一部分的工序图。
图19是示意地表示本发明的其他另一个(第4)实施方式的内置元件电路板的结构的剖视图。
图20是示意地表示图19所示的中间安装基板的结构的剖视图。
图21是利用示意剖面表示图19所示的内置元件电路板的制造过程的一部分的工序图。
图22是示意地表示本发明的其他另一个(第5)实施方式的内置元件电路板的结构的剖视图。
图23是示意地表示图22所示的中间安装基板的结构的剖视图。
图24是利用示意剖面表示图22所示的内置元件电路板的制造过程的一部分的工序图。
图25是示意地表示本发明的其他另一个(第6)实施方式的内置元件电路板的结构的剖视图。
图26是利用示意剖面表示图25所示的内置元件电路板的制造过程的一部分的工序图。
符号说明
1电路板原料；2电路板原料；3电路板原料；11绝缘层；11A层压材料(pre-preg)；12绝缘层；12A层压材料；13绝缘层；13A层压材料；14绝缘层；14A层压材料；15绝缘层；21布线层(布线图形)；21A金属箔(铜箔)；22布线层(布线图形)；22A金属箔(铜箔)；23布线层(布线图形)；23A金属箔(铜箔)；24布线层(布线图形)；24A金属箔(铜箔)；25布线层(布线图形)；26布线层(布线图形)；26A金属箔(铜箔)；31、32、34、35层间连接体(通过印刷导电性组成物形成的导电性凸块)；33通孔导电体；41片元件(电气/电子元件)；41a焊点；42半导体元件(基于晶片等级·芯片级封装)；42a表面安装用焊点；42b再布线层；42c压焊块；42d、42e绝缘层；42w半导体晶片；51、52连接元件(焊料或导电性组成物)；51A、51B焊料膏或固化前导电性组成物；61、62焊料保护层；71、72开口部；81、82元件用开口部；83贯通孔；101电路板原料；102电路板原料；103电路板原料；111绝缘层；111A层压材料；112绝缘层；112A层压材料；113绝缘层；113A层压材料；114绝缘层；114A层压材料；115绝缘层；121布线层(布线图形)；121A金属箔(铜箔)；122布线层(布线图形)；122a粗糙化表面；122A金属箔(铜箔)；123布线层(布线图形)；123A金属箔(铜箔)；124布线层(布线图形)；124A金属箔(铜箔)；125布线层(布线图形)；126布线层(布线图形)；126A金属箔(铜箔)；131、132、134、135层间连接体(通过印刷导电性组成物形成的导电性凸块)；133通孔导电体；141半导体芯片；142导电性凸块(Au柱凸块)；151底部填充树脂；151A底部填充树脂(固化前)；161、162焊料保护层；171元件用开口部；172贯通孔；201、201A电路板原料；202、202A、202B、202C电路板原料；203电路板原料；211绝缘层；211A层压材料；212绝缘层；212A层压材料；213绝缘层；214绝缘层；214A层压材料；215绝缘层；221布线层；221A金属箔(铜箔)；222内层布线层；222A金属箔(铜箔)；223内层布线层；223A金属箔(铜箔)；224内层布线层；224A金属箔(铜箔)；225内层布线层；226布线层；226A金属箔(铜箔)；231、232、232A、234、235层间连接体(通过印刷导电性组成物形成的导电性凸块)；232a、232aA层间连接体(通过印刷导电性组成物形成的导电性凸块)；233通孔导电体；241半导体芯片；242导电性凸块(Au柱凸块)；243底部填充树脂；243A底部填充树脂(固化前)；251、251A、251B中间基板(载体基板)；251a、251aA绝缘板；251b布线图形；251c背面布线图形；251d层间连接体；252各向异性导电性膜；261、262焊料保护层；271元件用开口部；272贯通孔。
具体实施方式
作为本发明的一个方式的实施方式，可以设为所述第2绝缘层是至少两个绝缘层的层叠，还具有：第2布线图形，夹设在所述至少两个绝缘层之间；和层间连接体，夹设于所述布线图形的面与所述第2布线图形的面之间，并贯通所述第2绝缘层的层叠方向一部分，而且是由导电性组成物构成，并且具有与层叠方向一致的轴、直径沿该轴的方向变化的形状。该层间连接体是贯通用于埋设电气/电子元件和半导体元件的第2绝缘层的层叠方向一部分的层间连接体的一例，例如是来源于通过网板印刷导电性组成物而形成的导电性凸块的层间连接体。
并且，作为实施方式，可以设为所述第1连接元件和所述第2连接元件是以锡为主成分的焊料。由此，作为制造工序，能够通过焊料的回流，将半导体元件和电气/电子元件同时内置、安装在电路板内。也可以采用无铅焊料。
并且，作为实施方式，可以设为所述第1连接元件和所述第2连接元件具有来源于铜的粒子的微细构造，而且是以锡为主成分的焊料。由此，即使在内置元件用的焊料因在电路板的主面上安装元件时的热量而再熔融时，也能够有效防止连接不良等问题的发生。
并且，作为实施方式，可以设为所述第1连接元件和所述第2连接元件是导电性组成物。由此，作为连接元件容易确保耐热性。结果，能够有效防止因在电路板的主面上安装元件时的热量而在内置元件的连接部产生连接不良等。
并且，作为实施方式，可以设为所述半导体元件中的所述表面安装用焊点与所述压焊块的所述导电连接，是通过形成于所述半导体芯片上的再布线层实现的。在采用这种再布线层的情况下，能够把半导体元件中相当于封装体的部分设为微小的厚度和体积，更适合于内置在电路板内。
并且，作为实施方式，可以设为所述半导体元件的厚度薄于所述电气/电子元件的高度。由此，作为制造工序，利用电气/电子元件抑制在进行层叠时施加给半导体元件的层叠方向的力，所以能够有效防止半导体元件在制造时损坏等不佳情况。
并且，作为实施方式，可以设为所述半导体元件的所述表面安装用焊点是LGA的焊点。在采用LGA的表面安装中，不使用焊料球等凸块即可安装至电路板，能够抑制高度方向的尺寸，所以更适合于内置。
并且，作为实施方式，可以设为所述半导体元件的所述表面安装用焊点具有作为表层的Ni/Au镀层。表面安装用焊点把这种镀层设为表层，由此能够实现良好的焊接及其连接的高可靠性。
并且，作为实施方式，可以设为所述半导体元件的所述表面安装用焊点具有作为表层的镀锡层。能够更低廉，并实现良好的焊接及其连接的高可靠性。
并且，作为实施方式，可以设为所述半导体元件的所述表面安装用焊点作为表层是Cu。在是Cu时也能够进行焊接，并且在这种情况下，使半导体元件的结构更简单的可能性增大，能够更低廉地制造。
并且，作为本发明的另一个方式的实施方式，可以设为所述第2绝缘层是至少两个绝缘层的层叠，还具有：第2布线图形，夹设在所述至少两个绝缘层之间；和层间连接体，夹设于所述布线图形的面与所述第2布线图形的面之间，并贯通所述第2绝缘层的层叠方向一部分，而且是由导电性组成物构成，并且具有与层叠方向一致的轴、直径沿该轴的方向变化的形状。
该层间连接体是贯通用于埋设半导体芯片的第2绝缘层的层叠方向一部分的层间连接体的一例，例如是来源于通过网板印刷导电性组成物而形成的导电性凸块的层间连接体。该层间连接体夹设于第2布线图形与布线图形之间，由于布线图形的表面被粗糙化，所以该布线图形与层间连接体的连接可靠性也提高，故是优选方式。
并且，作为实施方式，可以设为所述布线图形的材料有Cu，所述导电性凸块的材料有Au。作为布线图形，Cu是最普通的，成本低，如果导电性凸块是Au，则与Cu的连接配合性良好，所以是优选方式。
其中，可以设为所述布线图形的所述表面按照十点表面粗糙度Rz的评价，其表面粗糙度超过0.45μm。根据实验，如果布线图形的表面粗糙度超过0.45μm，则不会产生在初始导通试验中与导电性凸块的导通被判定为不良的样品。
并且，作为本发明的其他另一个方式的制造方法的实施方式，可以设为所述第2绝缘板是至少两个绝缘层的层叠，还具有：第2布线图形，夹设在该至少两个绝缘层之间；和层间连接体，与该第2布线图形的面相接，而且贯通该第2绝缘板的层叠方向一部分并露出头部，而且是由导电性组成物构成，并且具有与层叠方向一致的轴、直径沿该轴的方向变化的形状，在所述第1绝缘板上以层叠状使所述第2绝缘板一体化的所述工序是这样进行的，使所述第2绝缘板的所述层间连接体的所述头部与所述被粗糙化的所述布线图形接触。
其中，层间连接体是贯通用于埋设半导体芯片的第2绝缘层的层叠方向一部分的层间连接体的一例，例如是来源于通过网板印刷导电性组成物而形成的导电性凸块的层间连接体。该层间连接体夹设于第2布线图形与布线图形之间，由于布线图形的表面被粗糙化，所以该布线图形与层间连接体的连接可靠性也提高，故是优选方式。
并且，作为实施方式，可以设为所述金属箔的材料有Cu，所述导电性凸块的材料有Au。作为布线图形，Cu是最普通的，成本低，如果导电性凸块是Au，则与Cu的连接配合性良好，所以是优选方式。
其中，可以设为所述粗糙化是这样进行的，按照十点表面粗糙度Rz的评价，使表面粗糙度超过0.45μm。根据实验，如果布线图形的表面粗糙度超过0.45μm，则不会产生在初始导通试验中与导电性凸块的导通被判定为不良的样品。
其中，可以设为所述粗糙化是通过对Cu实施黑化还原处理来进行的。并且，可以设为所述粗糙化能够通过Cu实施微蚀刻来进行。这些粗糙化方法是通常能够采用的粗糙化的方法示例。
并且，作为本发明的其他另一个(第4)方式的实施方式，可以设为所述中间基板的所述布线图形与所述多层电路板的所述内层布线层的所述电导通，是通过层间连接体实现的，该层间连接体夹设于该布线图形和该内层布线层之间，并被设置成为贯通所述多层电路板的所述绝缘层的厚度方向一部分。该方式例如是把在多层电路板中使用的层间连接体还用于与中间基板的布线图形的电导通的方式，在制造工序中不会产生用于进行该电导通的新工序，有助于降低成本。
其中，可以设为所述层间连接体与和安装有所述半导体芯片的所述布线图形的面为同一侧的该布线图形的面接触，并夹设在该面与所述内层布线层之间。该方式是把布线图形的表面侧用于与内层布线层的电导通的方式。
并且，可以设为所述层间连接体与和安装有所述半导体芯片的所述布线图形的面为相反侧的该布线图形的面接触，并夹设在该面与所述内层布线层之间。该方式是把布线图形的背面侧用于与内层布线层的电导通的方式。
另外，可以设为所述中间基板的所述布线图形分别设于所述绝缘板的一面和另一面，并互相电导通，所述半导体芯片通过所述布线图形中被设于所述绝缘板的所述一面的布线图形，被安装在所述中间基板上，所述层间连接体与被设于所述绝缘板的所述另一面的所述布线图形接触，并夹设于所述布线图形与所述内层布线层之间。该方式是在中间基板的绝缘板的两面设置布线图形，只在其中单面上安装半导体芯片，把另一面的布线图形用于与内层布线层的电导通的方式。
并且，在此，可以设为所述多层电路板具有组成与所述层间连接体相同的纵向导电体。该方式是把在多层电路板中使用的层间连接体也用于与中间基板的布线图形的电导通的方式，在制造工序中不会产生用于进行该电导通的新工序，有助于降低成本。
并且，作为实施方式，可以设为所述中间基板的所述布线图形与所述多层电路板的所述内层布线层的所述电导通，是通过设于所述布线图形与所述内层布线层之间的焊料或各向异性导电性原料实现的。由此，虽然需要中间基板的布线图形与内层布线层的对位用的新工序，但这是图形彼此间的对位，所以能够实现更微细的图形彼此间的连接等，使它们之间的连接更可靠。
并且，作为实施方式，可以设为所述半导体芯片被倒装连接至所述中间基板。在采取倒装连接的情况下，能够更好地抑制高度方向的尺寸，所以适合于内置在电路板中。另外，在通过引线接合将半导体芯片安装至中间基板的情况下，也能够实现内置。
并且，作为实施方式，可以设为所述中间基板的所述绝缘板的厚度比构成所述多层电路板的多层绝缘层中的任一层都薄。由此，内置中间基板的影响将只限于多层电路板的多个绝缘层中更少的层数，基本不会减小内层布线层中的图形形成的自由度。
并且，作为实施方式，可以设为所述中间基板的所述绝缘板为具有弯曲性的原料。作为绝缘板是具有弯曲性的原料的中间基板的代表性示例，能够采用TCP(带式载体封装：tape carrier package)构造，由此能够根据更多的制造实绩来实现低成本。
并且，作为本发明的其他另一个(第5)方式的制造方法的实施方式，可以设为执行在所述第2绝缘板上以层叠状使所述第3绝缘板一体化的所述工序，使通过层间连接体实现所述第1布线图形与所述第2布线图形的所述电导通，该层间连接体被设置成为贯通所述第2或第3绝缘板的厚度方向一部分。该方式例如是把在多层电路板中使用的层间连接体也用于与中间基板的布线图形的电导通的方式，在制造工序中不会产生用于进行该电导通的新工序，有助于降低成本。
并且，作为实施方式，所述第1布线图形与所述第2布线图形的所述电导通，是通过在该第1布线图形与该第2布线图形之间设置焊料或各向异性导电性膜而实现的。由此，虽然需要第1布线图形与第2布线图形的对位用的新工序，但是相应地能够使它们之间的连接更可靠。
在以上方式的基础上，下面参照附图说明本发明的实施方式。图1是示意地表示本发明的一个实施方式的内置元件电路板的结构的剖视图。如图1所示，该内置元件电路板具有：绝缘层11(第1绝缘层)、绝缘层12、绝缘层13、绝缘层14、绝缘层15(12、13、14、15表示第2绝缘层)；布线层(布线图形)21、布线层22、布线层23(第2布线图形)、布线层24、布线层25、布线层26(＝合计6层)；层间连接体31、层间连接体32、层间连接体34、层间连接体35；通孔导电体33；片元件41(电气/电子元件)；半导体元件(采用晶片级别·芯片级封装)42；连接元件(焊料)51、52；焊料保护层61、62。
即，该电路板具有作为内置元件的、彼此是不同元件的片元件41和半导体元件42。片元件41是所谓表面安装用的片元件，此处例如是片电容器。其平面大小例如是0.6mm×0.3mm。在两端具有焊点41a，其下侧与布线层22的安装用焊盘相对配置。片元件41的焊点41a和安装用焊盘通过连接元件51实现电气·机械连接。
半导体元件42是采用晶片级别·芯片级封装的元件，至少具有半导体芯片、以及形成于该半导体芯片上的呈栅格状排列的表面安装用焊点42a。关于其构造例和制造工序例将在后面具体说明(图2、图3)。表面安装用焊点42a是设为从半导体芯片本来具有的压焊块通过再布线层进行电导通并且对其位置进行再配置的焊点。根据这种再配置，作为焊点的配置密度相比半导体芯片上的压焊块的密度变稀疏。由此，半导体元件42能够利用与片元件41相同的表面安装技术，通过连接元件(焊料)52安装在布线层22的安装用焊盘上。
说明作为内置元件电路板的其他构造，布线层21、26是作为电路板的两个主面上的布线层，在其上能够安装各种元件(未图示)。除了在安装时要承载焊料(未图示)的布线层21、26的焊盘部分之外在两个主面上，使在进行锡料连接时熔融的焊料保留在焊盘部分，并且其后形成作为保护层发挥作用的焊料保护层61、62(其厚度分别是例如20μm左右)。也可以在焊盘部分的表层形成耐腐蚀性较高的Ni/Au的镀层(未图示)。
另外，布线层22、23、24、25分别是内层的布线层，依次是绝缘层11位于布线层21和布线层22之间，绝缘层12位于布线层22和布线层23之间，绝缘层13位于布线层23和布线层24之间，绝缘层14位于布线层24和布线层25之间，绝缘层15位于布线层25和布线层26之间，并分别隔开这些布线层21～26。各个布线层21～26例如分别由厚度为18μm的金属(铜)箔构成。
各个绝缘层11～15除了绝缘层13之外，例如分别是厚度100μm，只有绝缘层13的厚度是例如300μm，它们例如是包含玻璃环氧树脂的刚性原料。尤其是绝缘层13中相当于内置的片元件41和半导体元件42的位置部分形成为开口部，提供用于埋设片元件41和半导体元件42的空间。绝缘层12、14以填埋的方式变形并进入到所内置的片元件41和半导体元件42用的绝缘层13的上述开口部、以及绝缘层13的通孔导电体33内部的空间，在内部不存在成为空隙的空间。
布线层21和布线层22能够通过夹设于它们的图形的面之间、并且贯通绝缘层11的层间连接体31导通。同样，布线层22和布线层23能够通过夹设于它们的图形的面之间、并且贯通绝缘层12的层间连接体32导通。布线层23和布线层24能够通过贯通绝缘层13设置的通孔导电体33导通。布线层24和布线层25能够通过夹设于它们的图形的面之间、并且贯通绝缘层14的层间连接体34导通。布线层25和布线层26能够通过夹设于它们的图形的面之间、并且贯通绝缘层15的层间连接体35导通。
层间连接体31、32、34、35分别来源于通过网板印刷导电性组成物而形成的导电性凸块，根据其制造工序，直径沿轴方向(在图1的图示中指上下的层叠方向)变化。其直径在较粗的一侧例如是200μm。
以上大概叙述了本实施方式的内置元件电路板的构造。下面，参照图2A、图2B稍具体地说明该内置元件电路板使用的半导体元件42的结构。图2A、图2B分别是示意地稍具体地表示图1所示的内置元件电路板使用的半导体元件42的仰视图和剖视图。图2A中的A-Aa位置的向视方向剖面是图2B。在图2A、图2B中，对与图1所示的构成要素相同的部分标注相同的标号。
如图2A所示，该半导体元件42将表面安装用焊点42a配置成栅格状。焊点42a的配置间距例如是0.2mm～1.0mm。在半导体元件42所需要的焊点数量较少的情况下，也可以是不在配置有焊点42a的面的中央附近配置焊点42a的方式。
该半导体元件42在为了内置而安装于电路板中之前的形式是焊点42a上没有焊料球的、所谓LGA(焊盘(平面)栅格阵列封装：land grid array)的形式。通过采取这种没有焊料球的结构，能够抑制高度方向的安装尺寸，进一步提高内置时的适应性。如果被内置的电路板的厚度允许，则也可以利用在焊点42a上搭载有焊料球的所谓BGA(球栅格阵列封装：ball gridarray)。
如图2B所示，在半导体元件42的断面方向，表面安装用焊点42a形成于绝缘层42e上，而且通过贯通绝缘层42e的部分与再布线层42b接触。另外，再布线层42b形成于被设在绝缘层42e和半导体芯片之间的绝缘层42d上，而且通过贯通绝缘层42d的部分与半导体芯片上的压焊块42c接触。
压焊块42c通常沿着半导体芯片的各个边排列设置成一列，其配置间距比较小。即，为了对该配置间距与呈栅格状配置的配置间距较大的表面安装用焊点42a的配置间距的导通进行中介，设有再布线层42b。根据这种结构，尽管该半导体元件42是能够进行表面安装的形式，但其大小大致是在平面状态时是与半导体芯片相同的面积，并且在厚度方向上也仅比半导体芯片的厚度稍厚。另外，为了使半导体元件42更薄，也可以设置磨削工序来磨削半导体芯片的背面。例如，可以把总厚度设为约0.3mm以下。
下面，参照图3A～图3G说明这种半导体元件42的制造工序示例。图3A～图3G是利用示意剖面表示图1所示的内置元件电路板使用的半导体元件42的制造过程示例的工序图。在图3A～图3G中，对与前面说明的附图示出的构成要素相同的部分标注相同的标号。
首先，如图3A所示，准备作为半导体晶片42w并在其面上已经形成有多个半导体器件的对象。在半导体晶片42w的面上形成有压焊块42c，作为各个半导体器件的外部连接部。压焊块42c通常具有进行引线接合所需要的面积，而且具有不妨碍进行引线接合的程度的配置间距，沿着各个半导体器件的四边设置。该配置间距比通常进行表面安装的焊点的配置间距小。
然后，如图3B所示，在半导体晶片42w上整个面形成绝缘层42d以覆盖焊盘42c。形成方法可以采用公知的方法，例如，可以在半导体晶片42w上滴下作为绝缘材料的聚酰亚氨并进行旋转涂敷，使形成为例如1μm左右的厚度。
然后，如图3C所示，选择性地蚀刻去除焊盘42c上的绝缘层42d，在绝缘层42d上，形成通向焊盘42c的开口部71。在进行选择性蚀刻时，可以采用光刻等公知的方法。另外，也可以取代图3B和图3C所示的方法，而采用除了焊盘42c上之外、选择性地形成绝缘层42d的方法。在选择性地形成绝缘层42d时，同样可以采用公知的方法进行。
在形成开口部71后，然后如图3D所示，利用导电材料在绝缘层42d上形成再布线层42b，以便填充开口部71内，并具有必要的图形。再布线层42b的材料例如可以使用Al、Au、Cu等。关于形成方法，可以考虑在溅射、蒸镀、镀等之中使用的材料来选择合适的方法。为了进行图形化，可以在考虑使用的材料的基础上，在绝缘层42d上整个面形成图形后，再蚀刻去除不需要的部分，或者在绝缘层42d上形成规定图形的抗蚀剂掩膜，然后形成作为再布线层42b的层。再布线层42b的厚度例如可以是1μm左右。
在形成再布线层42b后，然后如图3E所示，覆盖再布线层42b上来形成绝缘层42e，再选择性地蚀刻去除绝缘层42e，在绝缘层42e形成通向再布线层42b的开口部72。该图3E所示的工序，能够按照与表示绝缘层42d的形成及其加工的工序的图3B、图3C相同的要领进行。在对选择性地形成绝缘层42e的方法进行选择时也相同。
在形成开口部72后，然后如图3F所示，利用导电材料形成表面安装用焊点42a，以便填充开口部72内，并且占据绝缘层42e上的规定的配置位置。该导电材料例如可以使用Al、Au、Cu等。关于形成方法，可以考虑在溅射、蒸镀、镀等之中使用的材料来选择合适的方法。在进行选择性地形成时，可以在考虑使用的材料的基础上，在绝缘层42e上整个面形成图形后，再蚀刻去除不需要的部分，或者在绝缘层42d上形成规定图形的抗蚀剂掩膜，然后形成作为表面安装用焊点42a的层。表面安装用焊点42a的厚度例如可以是1μm左右。
关于表面安装用焊点42a，如果其导电材料是Cu和Al，则还可以进行利用Ni/Au的镀层或Sn(锡)的镀层来覆盖其表层的处理。为了实施这种镀，例如可以采用无电解镀工序。通过具有规定材料的镀层，在用于内置到电路板内的表面安装中，能够实现良好的焊接及其连接可靠性。
在形成表面安装用焊点42a后，最后如图3G所示，切割半导体晶片42w，得到各个半导体元件42。这样得到的半导体元件42与前面说明的片元件相同，能够利用表面安装用焊点42a在表面安装工序中使用。
另外，在图3A～图3G中，说明了使用切割之前的晶片42w来形成表面安装用焊点42a的方法，这只是为了提高生产性而进行形成的示例，当然，也可以利用相同的方法，在切割之后的各个半导体芯片上形成表面安装用焊点42a。
作为图3G所示的半导体元件42的变形示例，可以列举使再布线层42b和表面安装用焊点42a形成为同一层的示例。在这种情况下，在绝缘层42d上形成导电材料的层，以使具有作为再布线所需要的图形，并与该图形连接而具有表面安装用焊点42a的图形。该导电材料的层填充在形成于绝缘层42d的开口部71内。并且，形成为该导电材料的层之中除表面安装用焊点42a的部分之外整个面利用绝缘层42e覆盖。由此，能够获得具有对半导体器件的压焊块42c进行了再配置的表面安装用焊点42a的半导体元件。
如以上说明的那样，该实施方式的内置元件电路板配置为同时埋设作为多种元件中的一个元件的半导体元件42、以及作为另一个元件的片元件41。其中，半导体元件42具有半导体芯片和呈栅格状排列的表面安装用焊点42a。因此，在将半导体元件42为了内置而安装至电路板时，能够同时适用与片元件41相同的表面安装技术。因此，能够利用同时安装多种元件的表面安装技术，并能够考虑此时的生产性采用比较大的工件。因此，能够成为实现了较高的生产性和低成本的内置元件电路板。
并且，尤其表面安装用焊点42a是栅格状排列，也就是是面配置，由此能够尽量减小作为半导体元件42的平面面积。另外，表面安装用焊点42a与半导体芯片上的压焊块42c的导电连接，是通过形成于半导体芯片上的再布线层42b进行的，所以半导体元件42的厚度不比半导体芯片本身厚多少。即，从半导体元件42的面积和厚度方面考虑，能够确保容易实现与半导体芯片相同的内置。另一方面，不需要像内置半导体芯片时所需要的倒装芯片连接那样高精度的对位工序。因此，这也有助于提高生产性和实现低成本。
另外，作为内置埋设的半导体元件42，可以不是上述说明的那种晶片等级·芯片级封装，而形成为其他的封装品(例如，在半导体芯片和表面安装用焊点42a之间具有插入基板的方式)。在这种情况下，元件的面积和厚度必然大于晶片等级·芯片级封装的面积和厚度，但能够根据用于内置元件的基板侧的规格来应对。在这种情况下，也具有能够将与片元件41相同的表面安装技术同时适用于半导体元件42的优点。
下面，参照图4A～图4F、图5A～图5E和图6，说明图1所示的内置元件电路板的制造工序。这些附图都是利用示意剖面表示图1所示的内置元件电路板的制造过程的一部分的工序图。在这些附图中，对与图1所示的构成要素相同或相当的部分标注相同的标号。
从图4A～图4F开始说明。图4A～图4F表示以图1所示的各个构成要素中的绝缘层11为中心的部分的制造工序。首先，如图4A所示，在厚度例如为18μm的金属箔(电解铜箔)22A上，例如通过网板印刷使作为层间连接体31的膏状导电性组成物形成为大致圆锥形的凸块状(底面直径例如为200μm，高度例如为160μm)。该导电性组成物是将银、金、铜等金属微粒或碳微粒分散到膏状的树脂中得到的。为了便于说明而印刷在金属箔22A的下表面，但也可以印刷在上表面(以后的各个附图也相同)。在印刷层间连接体31后，使其干燥并固化。
然后，如图4B所示，在金属箔22A上层叠厚度例如公称100μm的FR-4的层压材料11A，使层间连接体31贯通并使其头部露出。在露出时或者露出之后，也可以使其前端通过塑性变形压平(无论哪种情况下，层间连接体31的形状都具有与层叠方向一致的轴，并且直径沿其轴方向变化)。然后，如图4C所示，在层压材料11A上层叠配置金属箔(电解铜箔)21A并加压、加热，使整体一体化。此时，金属箔21A处于与层间连接体31电导通的状态，层压材料11A完全固化并成为绝缘层11。
然后，如图4D所示，通过例如公知的光刻对单侧的金属箔22A实施构图，将其加工成为包括安装用焊盘的布线图形22。并且，在通过加工得到的安装用焊盘上，如图4E所示，例如通过网板印刷来印刷、适用焊料膏51A、52A。焊料膏51A、52A只要使用网板印刷就能够容易印刷成为规定图形。也可以使用分配器(dispenser)取代网板印刷。
这些焊料膏51A、52A也可以使用固化前的导电性组成物来取而代之。在采用导电性组成物时，固化后的耐热性较高，能够有效防止由于在完成后的电路板上安装元件时施加的热量而发生连接不良。
然后，由例如安装工隔着焊料膏51A、52A将片元件41和半导体元件42放置在安装用焊盘上，然后进行加热(例如220℃～250℃)以使焊料膏51A、52A回流。通过以上处理，如图4F所示，得到通过连接元件51、52将片元件41和半导体元件42连接到布线层22的安装用焊盘上的状态的电路板原料1。关于使用该电路板原料1的后续工序，将在图6中进行说明。
关于分散到焊料膏51A、52A中的焊料微粒的组成，例如可以是以锡为主成分的无铅的组成(Sn-3Ag-0.5Cu)。并且，为了使不容易再熔融，除焊料微粒之外，也可以使用将铜粒分散到焊剂中的构成。在这种结构中，焊料粒例如在217℃～221℃时熔融并覆盖铜粒的表面。此时，覆盖铜粒的表面的焊料的锡成分与铜形成化合物Cu6Sn5。由此，除铜粒之外的部分的锡成分减少。表面被铜-锡化合物覆盖的铜粒，有时一部分也通过化合物Cu6Sn5互相连接。
根据这样形成的连接元件51、52，在该内置元件电路板被用来进行元件安装时，能够有效防止因再熔融造成的可靠性恶化。即，化合物Cu6Sn5熔点高达600℃以上，不会在安装元件时熔融。另外，除铜粒之外的部分的锡相比最初的焊料粒中的锡减少，例如即使再熔融，其体积变化也小，抑制了对周边的影响。因此，作为内置元件电路板，其可靠性不易下降。
焊料膏51A、52A中的铜粒也可以是其他金属例如银、金、铝、铜-锡合金等的金属粒。并且，组成例如为Sn-3Ag-0.5Cu的焊料粒，可以使用其粒径例如为10μm～20μm的微粒。另外，连接元件51、52中的、表面被铜-锡化合物覆盖的铜粒的粒径，例如可以是3μm～40μm。并且，连接元件51、52中的铜粒所占的比率，例如可以是5wt％～50wt％。
下面，参照图5A～图5E进行说明。图5A～图5E表示以图1所示的各个构成中的绝缘层13和绝缘层12为中心的部分的制造工序。首先，如图5A所示，准备两面层叠了例如厚度为18μm的金属箔(电解铜箔)23A、24A的、例如厚度为300μm的FR-4绝缘层13，在其规定位置加工用于形成通孔导电体的贯通孔83，而且在相当于内置的片元件41和半导体元件42的部分形成元件用开口部81、82。
然后，进行无电解镀和电解镀，如图5B所示，在贯通孔83的内壁形成通孔导电体33。此时，在开口部81、82的内壁也形成有导电体。另外，如图5C所示，利用公知的光刻对金属箔23A、24A进行规定构图，形成绝布线层23、24。通过构图形成布线层23、24，形成于开口部81、82的内壁的导电体也被去除。
然后，如图5D所示，在布线层23上的规定位置，通过网板印刷膏状导电性组成物形成作为层间连接体32的导电性凸块(底面直径例如为200μm，高度例如为160μm)。然后，如图5E所示，使用冲压机在布线层23侧层叠要成为绝缘层12的FR-4层压材料12A(公称厚度例如为100μm)。在层压材料12A上预先设置与绝缘层13相同的、相当于内置的片元件41和半导体元件42的部分的开口部。
在图5E的层叠工序中，使层间连接体32的头部贯通层压材料12A。另外，图5E中的层间连接体32的头部的虚线表示可能为以下两种情况，在该阶段使该头部通过塑性变形压平的情况、以及不进行塑性变形的情况。把通过以上处理得到的电路板原料设为电路板原料2。
以上所述的图5A～图5E所示的工序也可以是以下所述的步骤。在图5A的阶段，只形成贯通孔83，不形成内置元件用的开口部81、82，然后进行图5B～图5D的工序。然后，作为相当于图5E的工序，进行层压材料12A(没有开口)的层叠。并且，该工序是在绝缘层13和层压材料12A同时形成内置元件用的开口部的工序。
下面，参照图6进行说明。图6是表示将通过上述处理得到的电路板原料1、2等进行层叠时的配置关系的图。其中，图中上侧的电路板原料3是适用与下侧的电路板原料1相同的工序，而且然后与图示中间的电路板原料2中的层间连接体32和层压材料12A相同，形成层间连接体34和层压材料14A而得到的。
其中，电路板原料3是不具有元件(片元件41和半导体元件42)及用于连接它们的部分(安装用焊盘)的结构，并且不在层压材料14A设置片元件41用的开口部、半导体元件42用的开口部。除此之外，金属箔(电解铜箔)26A、绝缘层15、层间连接体35、布线层25、层压材料14A、层间连接体34，也分别与电路板原料1的金属箔21A、绝缘层11、层间连接体31、布线层22、电路板原料2的层压材料12A、层间连接体32相同。
按照图6所示的配置，层叠配置各个电路板原料1、2、3，并利用冲压机加压加热。由此，层压材料12A、14A完全固化，整体层叠一体化。此时，根据通过加热得到的层压材料12A、14A的流动性，层压材料12A、14A变形并进入到片元件41和半导体元件42周围的空间以及通孔导电体33内部的空间中，而不产生空隙。并且，布线层22、24分别与层间连接体32、34导电连接。
在该冲压工序中，为了缓和施加给半导体元件42的冲压力、抑制其损坏等不良的发生，优选使半导体元件42的高度略低于片元件41的高度。这是因为在许多应用中往往半导体元件42的数量较少(例如1个)、而且围绕半导体元件42来配置片元件41。这样环绕配置的片元件41承担更大的冲压力，施加给半导体元件42的冲压力变小。
在图6所示的层叠工序之后，利用公知的光刻对上下两面的金属箔26A、21A进行规定构图，再形成焊料保护层61、62的层，由此能够获得图1所示的内置元件电路板。
作为变形示例，关于设在中间的绝缘层13的通孔导电体33，当然也可以是与层间连接体31和层间连接体32相同的结构。并且，关于层间连接体31、32、34、35，除了来源于所说明的通过印刷导电性组成物而形成的导电性凸块之外，也可以从来源于例如通过蚀刻金属板形成的金属凸块、通过填充导电性组成物而形成的连接体、通过镀形成的导体凸块等的对象等之中适当选择采用。并且，外侧的布线层21、26除了可以在最后的层叠工序之后进行构图之外，也可以在各个电路板原料1、3的阶段(例如图4D的阶段)形成。
并且，在图6所示的层叠工序中，关于电路板原料1、2，也可以不将层压材料12A和层间连接体32的部分设在电路板原料2侧，而设在电路板原料1侧。即，预先在电路板原料1的布线层22上(绝缘层11上)进行层间连接体32的形成和层压材料12A的层叠。在这种情况下，乍一看，所安装的片元件41和半导体元件42好像在通过网板印刷来形成层间连接体32时成为干涉因素，但在片元件41和半导体元件42是足够薄的元件时，实际上不会成为干涉因素。在层压材料12A的层叠工序时，如果介入能够吸收片元件41和半导体元件42的厚度的缓冲材料并加压加热，则能够在面内方向均匀地层层叠压材料12A。
下面，图7是示意地表示本发明的另一个实施方式的内置元件电路板的结构的剖视图。如图7所示，该内置元件电路板具有：绝缘层111(第1绝缘层)、绝缘层112、绝缘层113、绝缘层114、绝缘层115(112、113、114、115表示第2绝缘层)；布线层121、布线层122(布线图形)、布线层123(第2布线图形)、布线层124、布线层125、布线层126(＝合计6层)；层间连接体131、层间连接体132、层间连接体134、层间连接体135；通孔导电体133；半导体芯片141；导电性凸块142；底部填充树脂151(树脂)。
半导体芯片141采用倒装连接，通过导电性凸块142与内层的布线层122电气机械连接。为了进行该连接，在半导体芯片141具有的压焊块(未图示)上预先设有导电性凸块142，在布线层122位置对应该导电性凸块142来构图内置元件安装用焊盘。导电性凸块142的材质例如是Au，并预先在压焊块上形成为柱状。在半导体芯片141与布线层122和绝缘层111之间，填满了用于对倒装连接部分实施机械及化学保护的底部填充树脂151。
包括用于与导电性凸块142连接的部分在内，布线层122的绝缘层112侧的表面成为粗糙化表面122a，该粗糙化表面122a被实施了适当增大其表面粗糙度的处理。通过设置粗糙化表面122a，确保与导电性凸块142的连接的低电阻特性及其可靠性。这样，不需要考虑实施用于增大布线层122的绝缘层112侧的表面清洁度的Au镀、或形成使尽量不增加该镀面积的焊料保护层等。因此，能够进一步实现低成本，并且避免由于绝缘层112与Au镀层或焊料保护层的紧密接合不充分，而导致作为电路板的功能被破坏。
除了把布线层122的表面设为粗糙化表面122a之外的构造，即由半导体芯片141、导电性凸块142、布线层122和绝缘层111、底部填充树脂151构成的构造自身，可以是通过平常常用的倒装连接得到的构造，因此不会产生较大的成本增加。粗糙化表面122a还有助于提高布线层122与绝缘层112的接合性，并提高布线层122与层间连接体132的导电连接的可靠性，所以在第二位上也是优选的。
下面，参照图8说明半导体芯片141与布线层122的连接部分的微细构造。图8是稍具体且示意地表示图7所示的内置元件电路板中的半导体芯片141与布线层122的连接部分的剖面结构图。在图8中，对与图7中示出的结构相同的部分标注相同的标号。如图8所示，其微细构造为在导电性凸块142被压接至布线层122的状态下，布线层122的粗糙化表面122a的凹凸被压平，由此布线层122的新生面露出并与导电性凸块142接触。因此，能够实现良好的连接。
返回图7，说明内置元件电路板的其他构造，与外侧的布线层121、126不同的布线层122、123、124、125分别是内层的布线层，依次是绝缘层111位于布线层121和布线层122之间，绝缘层112位于布线层122和布线层123之间，绝缘层113位于布线层123和布线层124之间，绝缘层114位于布线层124和布线层125之间，绝缘层115位于布线层125和布线层126之间，并分别隔开这些布线层121～126。各个布线层121～126例如分别由厚度为18μm的金属(铜)箔构成。
各个绝缘层111～115除了绝缘层113之外，例如分别是厚度100μm，只有绝缘层113的厚度是例如300μm，它们例如是包含玻璃环氧树脂的刚性元件。尤其是绝缘层113中相当于内置的半导体芯片141的位置部分形成为开口部，提供用于内置半导体芯片141的空间。绝缘层112、114以填埋的方式变形并进入到所内置的半导体芯片141用的绝缘层113的上述开口部、以及绝缘层113的通孔导电体133内部的空间，在内部不存在成为空隙的空间。
布线层121和布线层122能够通过夹设于它们的图形的面之间、并贯通绝缘层111的层间连接体131导通。同样，布线层122和布线层123能够通过夹设于它们的图形的面之间、并贯通绝缘层112的层间连接体132导通。布线层123和布线层124能够通过贯通绝缘层113设置的通孔导电体133导通。布线层124和布线层125能够通过夹设于它们的图形的面之间、并贯通绝缘层114的层间连接体134导通。布线层125和布线层126能够通过夹设于它们的图形的面之间、并贯通绝缘层115的层间连接体135导通。
层间连接体131、132、134、135分别来源于通过网板印刷导电性组成物而形成的导电性凸块，根据其制造工序，其直径沿轴方向(在图7的图示中指上下的层叠方向)变化。其直径在较粗的一侧例如是200μm。
如上所述，该实施方式的内置元件电路板的特征在于，为了将半导体芯片141通过设于其压焊块上的导电性凸块142、以倒装连接方式良好地埋设、安装，而包括焊盘在内的内层的布线层122的绝缘层112侧的表面被粗糙化。由此，实现了半导体芯片141与布线层122的低电阻连接及其连接可靠性的提高。具有粗糙化表面122a的布线层122与绝缘层112的接合性良好，不会对作为电路板的功能产生不良影响。并且，布线层122与层间连接体132的导电连接的可靠性也提高。
下面，参照图9A～图9F、图10F～图10E和图11，说明图7所示的内置元件电路板的制造工序。这些附图分别是利用示意剖面表示图7所示的内置元件电路板的制造过程的一部分的工序图。在这些附图中，对与图7所示的构成要素相同或相当的部分标注相同的标号。
从图9A～图9F开始说明。图9A～图9F表示以图7所示的各个构成要素中的绝缘层111为中心的部分的制造工序。首先，如图9A所示，在厚度例如为18μm的金属箔(电解铜箔)122A上，例如通过网板印刷使作为层间连接体131的膏状导电性组成物形成为大致圆锥形的凸块状(底面直径例如为200μm，高度例如为160μm)。该导电性组成物是将银、金、铜等金属微粒或碳微粒分散到膏状的树脂中得到的。为了便于说明而印刷在金属箔122A的下表面，但也可以印刷在上表面(以后的各个附图也相同)。在印刷层间连接体131后，使其干燥并固化。
然后，如图9B所示，在金属箔122A上层叠厚度例如公称100μm的FR-4的层压材料111A，使层间连接体131贯通并使其头部露出。在露出时或者露出之后，也可以使其前端通过塑性变形压平(无论哪种情况下，层间连接体131的形状都是具有与层叠方向一致的轴，并且直径沿其轴方向变化的形状)。然后，如图9C所示，在层压材料131A上层叠配置金属箔(电解铜箔)121A并加压、加热，使整体一体化。此时，金属箔121A处于与层间连接体131电导通的状态，层压材料111A完全固化并成为绝缘层111。
然后，如图9D所示，通过例如公知的光刻对单侧的金属箔122A实施构图，将其加工成为包括安装用焊盘的布线层122。并且，对已被构图的布线层122的表面实施粗糙处理，使成为粗糙化表面122a。具体地讲，该处理可以采用例如黑化还原处理和微蚀刻处理。关于微蚀刻处理，例如有CZ处理(メック(MEC)公司商品名称)和接合膜处理(ァトテック(Atotech)公司商品名称)。
另外，使铜箔的表面粗糙化的处理，通常是为了提高与层叠在铜箔上的绝缘树脂的紧密接合性而进行的，所以也可以作为与该处理同时进行的处理，进行上述粗糙化处理。由此，不需要作为新的处理来进行上述粗糙化处理，能够高效率地进行制造。其中，关于粗糙的程度，应该考虑倒装连接的低电阻性及其可靠性来确定合适的粗糙程度(将在后面叙述)。
然后，如图9E所示，例如使用分配器，将固化前的底部填充树脂151A调整在绝缘层111上要安装半导体芯片141的位置。然后，如图9F所示，例如使用倒装芯片连接器，将具有导电性凸块142的半导体芯片141与布线层122的安装用焊盘对位并进行压接。在压接之后，进行加热工序，以便提高其连接强度、并使底部填充树脂151A固化。通过以上处理得到下述状态的电路板原料101，即，半导体芯片141通过导电性凸块142被连接在布线层122的安装用焊盘上，而且在半导体芯片141与布线层122和绝缘层111之间填满了底部填充树脂151。关于使用该电路板原料101的后续工序，将在图11中进行说明。
下面，参照图10A～图10E进行说明。图10A～图10E表示以图7所示的各个构成中的绝缘层113和绝缘层112为中心的部分的制造工序。首先，如图10A所示，准备两面层叠了例如厚度为18μm的金属箔(电解铜箔)123A、124A的、例如厚度为300μm的FR-4绝缘层113，在其规定位置加工用于形成通孔导电体的贯通孔172，而且在相当于内置的半导体芯片141的部分形成开口部171。
然后，进行无电解镀和电解镀，如图10B所示，在贯通孔172的内壁形成通孔导电体133。此时，在开口部171的内壁也形成有导电体。另外，如图10C所示，利用公知的光刻将金属箔123A、124A进行规定构图，形成布线层123、124。通过构图形成布线层123、124，形成于开口部171的内壁的导电体也被去除。
然后，如图10D所示，在布线层123上的规定位置，通过网板印刷膏状导电性组成物形成作为层间连接体132的导电性凸块(底面直径例如为200μm，高度例如为160μm)。然后，如图10E所示，使用冲压机在布线层123侧层叠作为绝缘层112的FR-4层压材料112A(公称厚度例如为100μm)。在层压材料112A上预先设置与绝缘层113相同的、相当于内置的片元件141的部分的开口部。
在该层叠工序中，使层间连接体132的头部贯通层压材料112A。另外，图10E中的层间连接体132的头部的虚线表示可能为以下两种情况，在该阶段使该头部通过塑性变形压平的情况、以及不进行塑性变形的情况。通过该工序，布线层123陷入并位于层压材料112A侧。把通过以上处理得到的电路板原料设为电路板原料102。
另外，以上所述的图10A～图10E所示的工序也可以是以下所述的步骤。在图10A的阶段，只形成贯通孔172，不形成内置元件用的开口部171，然后进行图10B～图10D的工序。然后，作为相当于图10E的工序，进行层压材料112A(没有开口)的层叠。并且，该工序是在绝缘层113和层压材料112A同时形成内置元件用的开口部的工序。
下面，参照图11进行说明。图11是表示将通过上述处理得到的电路板原料101、102等进行层叠时的配置关系的图。
在图11中，图中上侧的电路板原料103是适用与下侧的电路板原料101相同的工序，并且然后与图示中间的电路板原料102中的层间连接体132和层压材料112A相同，形成层间连接体134和层压材料114A而得到的。其中，电路板原料103是不具有元件(半导体芯片141)及用于连接它的部位(安装用焊盘)的结构，并且不在层压材料114A设置半导体芯片141用的开口部。除此之外，金属箔(电解铜箔)126A、绝缘层115、层间连接体135、布线层125、层压材料114A、层间连接体134，也分别与电路板原料101的金属箔121A、绝缘层111、层间连接体131、布线层122、电路板原料102的层压材料112A、层间连接体132相同。
按照图11所示的配置，层叠配置各个电路板原料101、102、103，并利用冲压机加压加热。由此，层压材料112A、114A完全固化，整体被层叠一体化。此时，根据通过加热得到的层压材料112A、114A的流动性，层压材料112A、114A变形并进入到半导体芯片141周围的空间中以及通孔导电体133内部的空间中，而不产生空隙。并且，布线层122、124分别与层间连接体132、134导电连接。在该层叠工序中，在布线层122的表面设有粗糙化表面122a，由此绝缘层112与布线层122的紧密接合性提高，并且层间连接体132与布线层122的导电连接的可靠性提高。关于这些情况已在前面说明。
在图11所示的层叠工序之后，利用公知的光刻将上下两面的金属箔126A、121A进行规定构图，再形成焊料保护层161、162的层，由此能够获得图7所示的内置元件电路板。
作为变形示例，关于设在中间的绝缘层113的通孔导电体133，当然也可以是与层间连接体131和层间连接体132相同的结构。并且，外侧的布线层121、126除了在最后的层叠工序之后构图之外，也可以在各个电路板原料101、103的阶段(例如图10D的阶段)形成。
并且，在图11所示的层叠工序中，关于电路板原料101、102，也可以不将层压材料112A和层间连接体132的部分设在电路板原料102侧，而设在电路板原料101侧。即，预先在电路板原料101的布线层122上(绝缘层111上)进行层间连接体132的形成和层压材料112A的层叠。在这种情况下，乍一看，所安装的半导体芯片141好像在通过网板印刷来形成层间连接体132时成为干涉因素，但在半导体芯片141是足够薄的元件时，实际上不会成为干涉因素。在层压材料112A的层叠工序时，如果介入能够吸收半导体芯片141的厚度的缓冲材料并加压加热，则能够在面内方向均匀地层层叠压材料112A。
下面，参照图12A、图12B说明实际制造图7所示的内置元件电路板作为样品并进行功能评价的结果。图12A、图12B是表示实际制造图7所示的内置元件电路板作为样品并进行功能评价的结果的表。作为前提条件，图12A表示内置的半导体芯片141的诸要素。所使用的半导体芯片141是评价用的测试芯片，如图12A所示，各个要素是尺寸为3.0mm×3.0mm、厚度为200μm、焊点数量为30针、焊点间距为300μm，作为导电性凸块142设有Au柱凸块。
如图12B所示，为了进行比较，对于在布线层122进行粗糙化处理的情况和不进行粗糙化处理的情况，分别制造、准备了内置元件电路板的100个样品，并进行了这些样品的每个凸块的连接电阻、初始导通评价、实施热冲击试验后的导通评价。
关于每个凸块的连接电阻，对每个凸块，把具有10mΩ以上的连接电阻的凸块的样品判定为导通NG(导通不良)。结果，如表所示，在对布线层122进行了粗糙化处理的样品中，在初始导通评价中NG发生率为0％，而在没有进行粗糙化处理的样品中，NG发生率为15％。另外，对于在初始导通评价中没有被判定为NG的样品，在进行了表中示出的热冲击试验后再进行相同的导通评价，在进行了粗糙化处理的样品中，NG发生率依旧为0％，而在没有进行粗糙化处理的样品中，在热冲击试验之前不是NG的75个样品中有15个样品成为NG(NG发生率为20％)。
因此，根据数据能够确认到布线层122表面的粗糙化处理，对实现半导体芯片141与布线层122的低电阻连接以及提高其连接可靠性的贡献很大。
下面，图13是表示在图12所示的评价中，因被粗糙化之后的表面粗糙度的不同而形成的不良发生频度的不同的结果(初始导通评价)的表。其中，表面粗糙度利用按照JIS规定的十点平均粗糙度Rz表示。图13中的Rz＝0.2μm相当于图12B所示的没有进行粗糙化处理的情况，图13中的Rz＝0.75μm相当于图12B所示的进行了粗糙化处理的情况。如图13所示，在布线层122的经过粗糙化处理后的表面粗糙度Rz增大到0.45μm时，关于初始导通评价，基本不会发生NG，因此可以认为优选设为超过该值的Rz。并且判明在Rz增大到2.5μm时，作为初始导通评价也没有问题。
下面，图14是示意地表示本发明的其他另一个实施方式的内置元件电路板的结构的剖视图。如图14所示，该内置元件电路板具有：绝缘层211、绝缘层212、绝缘层213、绝缘层214、绝缘层215；布线层221、布线层222、布线层223、布线层224、布线层225、布线层226(＝合计6层，其中布线层222、223、224、225是内层布线层)；层间连接体(纵向导电体)231、层间连接体232、层间连接体232a、层间连接体234、层间连接体235；通孔导电体(与层间连接体231等不同种的纵向导电体)233；半导体芯片241；导电性凸块242；底部填充树脂243；中间基板251(具有绝缘板251a和布线图形251b)；焊料保护层261、焊料保护层262。
在该电路板中，半导体芯片241通过中间基板251被内置。即，半导体芯片241被预先安装(倒装连接)至中间基板251，并形成中间安装基板，该中间安装基板成为内置的对象元件。关于这种中间安装基板，例如可以采用被称为TCP的半导体封装的一种方式。TCP中的中间基板251通常被称为载体基板。
在中间基板251中形成有布线图形251b，布线图形251b包括用于将半导体芯片241安装在绝缘板251a上的焊盘、以及用于与内层布线层223电导通的层间连接体232a所接触的焊盘。半导体芯片241与布线图形251b的导电连接例如是这样实现的，在设于半导体芯片241的压焊块(未图示)上设置Au(金)的柱状的凸块(导电性凸块242)，将该凸块压接在布线图形251b的规定位置。在半导体芯片241与中间基板251的间隙中填满了底部填充树脂243，以便加强并保护基于导电性凸块242的这些安装部位。
说明内置元件电路板的其他构造，布线层221、226分别是最外侧的布线层，布线层222、223、224、225如前面所述分别是内层布线层。依次是绝缘层211位于布线层221和布线层222之间，绝缘层212位于布线层222和布线层223之间，绝缘层213位于布线层223和布线层224之间，绝缘层214位于布线层224和布线层225之间，绝缘层215位于布线层225和布线层226之间，并分别隔开这些布线层221～226，利用这些布线层构成多层电路板。各个布线层221～226例如分别由厚度为18μm的金属(铜)箔构成。
各个绝缘层211～215除了绝缘层213之外，例如分别是厚度100μm，只有绝缘层213的厚度是例如300μm，它们例如是包含玻璃环氧树脂的刚性元件。尤其是绝缘层213中相当于内置的半导体芯片241的位置部分形成为开口部，提供用于埋设半导体芯片241的空间。绝缘层212、214以填埋的方式变形并进入到所内置的半导体芯片241用的绝缘层213的上述开口部、以及绝缘层213的通孔导电体233内部的空间，在内部不存在成为空隙的空间。
布线层221和布线层222能够通过夹设于它们的图形的面之间、并且贯通绝缘层211的层间连接体231导通。同样，布线层222和布线层223能够通过夹设于它们的图形的面之间、并且贯通绝缘层212的层间连接体232导通。布线层223和布线层224能够通过贯通绝缘层213设置的通孔导电体233导通。布线层224和布线层225能够通过夹设于它们的图形的面之间、并且贯通绝缘层214的层间连接体234导通。布线层225和布线层226能够通过夹设于它们的图形的面之间、并且贯通绝缘层215的层间连接体235导通。
在布线层221、226上能够安装各种元件(未图示)。除了在安装时承载焊料(未图示)的布线层221、226的焊盘部分之外，使在进行焊料连接时熔融的焊料保留在焊盘部分上，然后形成作为保护层发挥作用的焊料保护层261、262(其厚度分别是例如20μm左右)。也可以在焊盘部分的表层形成耐腐蚀性较高的Ni/Au的镀层(未图示)。
层间连接体231、232、232a、234、235分别来源于通过网板印刷导电性组成物而形成的导电性凸块，根据其制造工序，其直径沿轴方向(在图14中指上下的层叠方向)变化。其直径在较粗的一侧例如是200μm。另外，层间连接体232a夹设于内层的布线层223与中间基板251所具有的布线图形251b的上表面之间，并贯通绝缘层212设置。这样，作为内置元件的中间安装基板通过层间连接体232a与内层的布线层223电导通。
在如上所述构成的内置元件电路板中，能够消除实用性的多层电路板的布线规则、与被内置的半导体芯片241的压焊块的配置密度的不适合。即，即使半导体芯片241的压焊块的配置间距小于内置元件电路板的布线规则，也能够通过设置中间基板251，对于布线图形251b在与内层布线层223的导通部分使图形变粗来应对。因此，能够对中间安装基板实施与普通的(＝焊点间距较大的)内置元件相同的处理，不需要在制造过程中减小工件尺寸，能够避免成本增加。
并且，如图所示，中间基板251的绝缘板251a的厚度比层叠构造的绝缘层211～215中的任一层都薄，由此通过内置中间基板251而产生的内层布线层中的图形形成区域的限制，顶多只产生于其中一层(在该实施方式中为内层的布线层222)。因此，对内层布线层222～225中的图形形成的自由度的影响比较小，所以是优选方式。
另外，与半导体芯片241被直接内置于电路板中的构造不同，能够在中间安装基板的阶段进行半导体芯片241的筛选(不良检查)。因此，不需要在装配了多层电路板后检查半导体芯片241，不会产生由于内置元件不良的原因，而增加高价的电路板及电路板制造工艺等附加价值而浪费那样的无谓成本。
另外，中间基板251与内层的布线层223的电导通是通过层间连接体232a实现的，该层间连接体232a能够与用于将布线层223和布线层222导通的层间连接体232在相同工序中形成(具体情况将在后面叙述)。因此，因内置元件而增加的工序极少，从这一点讲实现了成本降低。
在此，参照图15A～图15C说明有关中间安装基板的结构及其制造过程。图15A～图15C是利用示意剖面表示图14所示的中间安装基板的制造过程的示例的工序图。在图15A～图15C中，对与图14所示的构成要素相同或相当的部分标注相同的标号。
首先，准备在厚度例如为40μm的聚酰亚氨绝缘板51a上层叠了Cu(铜)箔(厚度例如为9μm)的层叠板，将该铜箔进行规定构图，并形成布线图形251b(图15A)。布线图形251b如前面所述，包括用于安装半导体芯片241的焊盘、以及为了与内层布线层223导通用而层间连接体232a的较细一侧所接触的焊盘。另外，在前面叙述的TCP中，首先，将层叠了Cu箔的聚酰亚氨绝缘板251a多个连接成锥状，在该锥状状态下进行Cu箔的图形形成以及后面的工序。聚酰亚氨具有弯曲性，比较适合于作为锥状处理。
然后，如图15B所示，例如使用分配器，将固化前的底部填充树脂243A调整在中间基板251上要安装半导体芯片241的位置。然后，如图15C所示，例如使用倒装芯片连接器，将带有Au的导电性凸块242的半导体芯片241(厚度例如为100μm)与布线图形251b的焊盘对位并进行压接。在压接之后，进行加热工序，以便提高其连接强度，并使底部填充树脂243A固化。通过以上处理得到安装有半导体芯片241的中间安装基板。另外，底部填充树脂243A也可以在将半导体芯片241压接在布线图形251b上后，利用毛细管现象，将液体状的底部填充树脂243A注入并填满到它们的间隙中。
在图14、图15A～图15C中，作为内置元件，列举了将半导体芯片241倒装连接至中间基板251的示例，但不限于此，例如也可以采用下述方式，将半导体芯片241面朝上地放置并固定在中间基板251上，其压焊块与中间基板251的布线图形251b的连接通过接合线进行。在这种情况下，在进行接合线的安装之后，利用树脂覆盖半导体芯片241的正面上与布线图形251b上的接合线相连接的部位并使其固化，来作为它们的保护元件。
下面，参照图16A～图16E、图17A～图17E和图18，说明图14所示的内置元件电路板的制造工序。这些附图分别是利用示意剖面表示图14所示的内置元件电路板的制造过程的一部分的工序图。在这些附图中，对与图14所示的构成要素相同或相当的部分标注相同的标号。
从图16A～图16E开始说明。图16A～图16E表示以图14所示的各个构成中的绝缘层211为中心的部分的制造工序。首先，如图16A所示，在厚度例如为18μm的金属箔(电解铜箔)222A上，例如通过网板印刷使作为层间连接体231的膏状导电性组成物形成为大致圆锥形的凸块状(底面直径例如为200μm，高度例如为160μm)。该导电性组成物是将银、金、铜等金属微粒或碳微粒分散到膏状的树脂中得到的。为了便于说明而印刷在金属箔222A的下表面上，但也可以印刷在上表面上(以后的各个附图也相同)。在印刷层间连接体231后，使其干燥并固化。
然后，如图16B所示，在金属箔222A上层叠厚度例如公称100μm的FR-4的层压材料211A，使层间连接体231贯通并使其头部露出。在露出时或者露出之后，也可以使其前端通过塑性变形压平(无论哪种情况下，层间连接体231的形状都是具有与层叠方向一致的轴，并且直径沿其轴方向变化的形状)。然后，如图16C所示，在层压材料231A上层叠配置金属箔(电解铜箔)221A并加压、加热，使整体一体化。此时，金属箔221A处于与层间连接体231电导通的状态，层压材料211A完全固化并成为绝缘层211。
然后，如图16D所示，通过例如公知的光刻对单侧的金属箔222A实施构图，将其加工成为布线层222。在该构图中，在下面说明的中间安装基板应处的区域中，金属箔222A被去除。但是，不限于此，也可以在该区域中保留金属箔222A。在这种情况下，该区域的金属箔222A只与中间安装基板的绝缘板251a接触。
然后，如图16E所示，利用例如安装工将前面说明的中间安装基板放置在绝缘层211上的规定位置，并在该状态下将中间安装基板固定在绝缘层211上。在进行该固定时，例如预先将接合剂涂敷在绝缘层211上或者绝缘板251a上等来进行应对。通过以上处理，能够得到安装有半导体芯片241的中间安装基板被放置、固定在规定位置的电路板原料。关于使用该电路板原料的后续工序，将在图18中进行说明。
然后，参照图17A～图17E进行说明。图17A～图17E表示以图14所示的各个构成中的绝缘层213和绝缘层212为中心的部分的制造工序。首先，如图17A所示，准备两面层叠了例如厚度为18μm的金属箔(电解铜箔)223A、224A的、例如厚度为300μm的FR-4绝缘层213，在其规定位置加工用于形成通孔导电体的贯通孔272，而且在相当于内置的半导体芯片241的部分形成开口部271。
然后，进行无电解镀和电解镀，如图17B所示，在贯通孔272的内壁形成通孔导电体233。此时，在开口部271的内壁也形成有导电体。另外，如图17C所示，利用公知的光刻将金属箔223A、224A进行规定构图，形成布线层223、224。通过构图形成布线层223、224，形成于开口部271的内壁的导电体也被去除。
然后，如图17D所示，在布线层223上的规定位置，通过网板印刷膏状导电性组成物形成作为层间连接体232、232a的导电性凸块(底面直径例如为200μm，高度例如为160μm)。然后，如图17E所示，使用冲压机在布线层223侧层叠作为绝缘层212的FR-4层压材料212A(公称厚度例如为100μm)。在层压材料212A上预先设置与绝缘层213相同的、相当于内置的半导体芯片241的部分的开口部。
在该层叠工序中，使层间连接体232的头部贯通层压材料212A。另外，图17E中的层间连接体232的头部的虚线表示可能为以下两种情况，在该阶段使该头部通过塑性变形压平的情况、以及不进行塑性变形的情况。通过该工序，布线层223陷入并位于层压材料212A侧。把通过以上处理得到的电路板原料设为电路板原料202。
另外，以上所述的图17A～图17E所示的工序也可以是以下所述的步骤。在图17A的阶段，只形成贯通孔272，不形成内置元件用的开口部271，然后进行图17B～图17D的工序。然后，作为相当于图17E的工序，进行层压材料212A(没有开口)的层叠。并且，该工序是在绝缘层213和层压材料212A同时形成内置元件用的开口部的工序。
下面，参照图18进行说明。图18是表示将通过上述处理得到的电路板原料等进行层叠时的配置关系的图。在图18中，图中下侧的电路板原料201是通过图16A～图16E所示的工序得到的。
图18中的图中上侧的电路板原料203是适用与下侧的电路板原料201相同的工序，而且然后与图示中间的电路板原料22中的层间连接体232、232a和层压材料212A相同，形成层间连接体234和层压材料214A而得到的。其中，电路板原料203是不具有包括半导体芯片241的中间安装基板的结构，并且不在层压材料214A设置半导体芯片241用的开口部。除此之外，金属箔(电解铜箔)226A、绝缘层215、层间连接体235、布线层225、层压材料214A、层间连接体234，也分别与电路板原料201的金属箔221A、绝缘层211、层间连接体231、布线层222、电路板原料202的层压材料212A、层间连接体232、232a相同。
按照图18所示的配置，层叠配置各个电路板原料201、202、203，并利用冲压机加压加热。由此，层压材料212A、214A完全固化，整体被层叠一体化。此时，根据通过加热得到的层压材料212A、214A的流动性，层压材料212A、214A变形并进入到半导体芯片241周围的空间以及通孔导电体233内部的空间中，而不产生空隙。
并且，通过层叠，布线层222、224与层间连接体232、234的头部接触并分别导电连接。同时，中间安装基板的布线图形251b与层间连接体232a的头部接触并导电连接。这样，作为内置元件的中间安装基板中的布线图形251b，通过与作为多层电路板的层间连接体232同时形成的层间连接体232a，与内层布线层223电导通，所以不会产生用于进行该电导通的新工序。因此，有助于降低成本。
在图18所示的层叠工序之后，利用公知的光刻将上下两面的金属箔226A、221A进行规定构图，再形成焊料保护层261、262的层，由此能够获得图14所示的内置元件电路板。
作为变形示例，关于设在中间的绝缘层213的通孔导电体233，当然也可以是与层间连接体231和层间连接体232相同的结构。并且，外侧的布线层221、226除了可以在最后的层叠工序之后进行构图之外，也可以在各个电路板原料201、203的阶段(例如图16D的阶段)形成。
下面，参照图19说明本发明的另一个实施方式的内置元件电路板。图19是示意地表示另一个实施方式的内置元件电路板的结构的剖视图。在该图中，对与前面说明的构成要素相同或相当的部分标注相同的标号，只要没有增加内容就省略其说明。
在该实施方式中，中间安装基板采用通过导电性凸块242将半导体芯片241安装至中间基板251A的结构，中间基板251A具有绝缘板251a、布线图形251b、背面布线图形251c和层间连接体251d。另外，中间安装基板向多层电路板内的内置位置基本上在绝缘层212与绝缘层213的边界附近。并且，中间安装基板与内层的布线层的导电连接是通过层间连接体232aA实现的，层间连接体232aA的头部与中间基板251A的背面布线图形251c接触。层间连接体232aA与图14所示的实施方式不同，在图中上侧的直径较细。这种情况对于布线层222与布线层223的层间连接体232A也相同。
图20是示意地表示图19所示的中间安装基板的结构的剖视图。在图20中，对与在前面说明的附图中出现的构成要素相同的部分标注相同的标号。关于在中间基板251A中使用的层间连接体251d的形成方法，例如可以采用利用在Cu箔上网板印刷导电性组成物得到的导电性凸块的方法(虽然绝缘材料不同，但与图16A～图16C所示的工序类似)。在贯通层间连接体251d设置的两面Cu箔的绝缘板251a上，将该两面Cu箔进行规定构图，并得到布线图形251b、251c。
图21是利用示意剖面表示图19所示的内置元件电路板的制造过程的一部分的工序图。具体地讲，是表示将电路板原料等进行层叠时的配置关系的图，是相当于前述实施方式中的图18所示的工序的图。在图21中，对与前面说明的构成要素相同或相当的部分标注相同的标号。
如图21所示，在该实施方式中，电路板原料202A采用没有形成层压材料212A的层叠、及层间连接体232、232a的结构。其中，预先按照图示将中间基板251A的中间安装基板安装并固定在规定的位置。在进行该固定时可以使用接合剂。布线层223预先以不与中间基板251A的布线图形251b接触的方式构图。
并且，关于电路板原料201A，采用设置层压材料212A和层间连接体232A、232aA的结构。即，预先在没有中间安装基板的电路板原料201的布线层222上(绝缘层211上)，形成层间连接体232A、232aA并层层叠压材料212A。结果，电路板原料201A成为与电路板原料203相同的结构。
按照图21所示的配置，层叠配置各个电路板原料201A、202A、203，并利用冲压机加压加热。由此，层压材料212A、214A完全固化，整体被层叠一体化。此时，根据通过加热得到的层压材料212A、214A的流动性，层压材料212A、214A变形并进入到半导体芯片241周围的空间以及通孔导电体233内部的空间中，而不产生空隙。
并且，通过层叠，布线层223、224与层间连接体232A、234A的头部接触并分别导电连接。同时，中间安装基板的背面布线图形251c与层间连接体232aA的头部接触并导电连接。这样，作为内置元件的中间安装基板中的布线图形251c，通过与作为多层电路板的层间连接体232A同时形成的层间连接体232aA，与内层布线层222电导通，所以不会产生用于进行该电导通的新工序。因此，与前述实施方式相同，有助于降低成本。
下面，参照图22说明本发明的其他另一个实施方式的内置元件电路板。图22是示意地表示其他另一个实施方式的内置元件电路板的结构的剖视图。在该图中，对与前面说明的构成要素相同或相当的部分标注相同的标号，只要没有增加内容就省略其说明。
在该实施方式中，中间安装基板采用通过导电性凸块242将半导体芯片241安装至中间基板251B的结构，中间基板251B具有绝缘板251aA和布线图形251b。另外，中间安装基板向多层电路板内的内置位置与图19所示的实施方式相同，基本上在绝缘层212与绝缘层213的边界附近。并且，中间安装基板与内层的布线层的导电连接是通过层间连接体232aA实现的，层间连接体232aA的头部与中间基板251B的布线图形251b的背面侧(与安装有半导体芯片241的一侧相反的面)接触。为了进行这种导电连接，绝缘板251aA在层间连接体232aA的头部能够接触的部位贯通。
图23是示意地表示图22所示的中间安装基板的结构的剖视图。在图23中，对与在前面说明的附图中出现的构成要素相同的部分标注相同的标号。关于中间基板251B中的绝缘板251aA的贯通部分的形成方法，可以采用在形成布线图形251b的图形后，从绝缘板251aA的背面侧例如蚀刻加工或激光加工其规定部位的方法。
图24是利用示意剖面表示图22所示的内置元件电路板的制造过程的一部分的工序图。具体地讲，是表示将电路板原料等进行层叠时的配置关系的图，是相当于上述各个实施方式中的图18或图21所示的工序的图。在图24中，对与前面说明的构成要素相同或相当的部分标注相同的标号。
如图24所示，该实施方式的层叠工序与图21所示的层叠工序类似。电路板原料202B采用图23所示的、中间基板251B的中间安装基板被安装并固定在规定的位置的结构。在进行该固定时可以使用接合剂。布线层223预先以不与中间基板251B的布线图形251b接触的方式构图。
电路板原料201A与图21所示的实施方式相同。按照图24所示的配置，层叠配置各个电路板原料201A、202B、203，并利用冲压机加压加热。由此，层压材料212A、214A完全固化，整体被层叠一体化。此时，根据通过加热得到的层压材料212A或层压材料214A的流动性，层压材料212A、214A变形并进入到半导体芯片241周围的空间以及通孔导电体233内部的空间中，而不产生空隙。
并且，通过层叠，布线层223、224与层间连接体232A、234的头部接触并分别导电连接。同时，中间安装基板的布线图形251b的背面侧与层间连接体232aA的头部接触并导电连接。这样，作为内置元件的中间安装基板中的布线图形251b，通过与作为多层电路板的层间连接体232A同时形成的层间连接体232aA，与内层布线层222电导通，所以不会产生用于进行该电导通的新工序。因此，与前述的各个实施方式相同，有助于降低成本。
下面，参照图25说明本发明的其他另一个实施方式的内置元件电路板。图25是示意地表示其他另一个实施方式的内置元件电路板的结构的剖视图。在该图中，对与前面说明的构成要素相同或相当的部分标注相同的标号，只要没有增加内容就省略其说明。
在该实施方式中，中间安装基板采用通过导电性凸块242将半导体芯片241安装至中间基板251的结构，中间基板251具有绝缘板251a和布线图形251b(即，与在图14所示的实施方式中采用的结构相同的结构)。另外，中间安装基板向多层电路板内的内置位置与图19、图22所示的实施方式相同，基本上在绝缘层212与绝缘层213的边界附近。并且，中间安装基板与内层的布线层的导电连接是通过各向异性导电性膜252实现的，各向异性导电性膜252设于中间基板251的布线图形251b和内层的布线层223之间。
图26是示意地表示图24所示的内置元件电路板的制造过程的一部分的工序图。具体地讲，是表示将电路板原料等进行层叠时的配置关系的图，是相当于上述各个实施方式中的图18、图21、图24所示的工序的图。在图26中，对与前面说明的构成要素相同或相当的部分标注相同的标号。
如图26所示，该实施方式的层叠工序与图21、图24所示的层叠工序类似。电路板原料202C采用下述结构，即，中间基板251的中间安装基板通过各向异性导电性膜252被电气、机械安装固定在绝缘层213上的布线层223上。在进行该固定时，可以使用各向异性导电性膜252自身具有的固化性树脂。虽然增加了需要进行布线图形251b与布线层223的对位的工序，但由于是图形彼此间的对位，所以能够实现更微细的图形彼此间的连接等，能够实现可靠的连接。另外，各向异性导电性膜252可以使用常规的各向异性导电性材料(例如各向异性导电性树脂)。并且，也可以是使用焊料(作为制造工序是焊料膏)取代各向异性导电性膜252的方式。
关于电路板原料201B，采用不具有与中间基板251的布线图形251b接触的层间连接体(层间连接体232a、232aA)的结构。除此之外与图21、图24所示的实施方式的电路板原料201A相同。按照图26所示的配置，层叠配置各个电路板原料201B、202C、203，并利用冲压机加压加热。由此，层压材料212A、214A完全固化，整体被层叠一体化。此时，根据通过加热得到的层压材料212A或层压材料214A的流动性，层压材料212A、214A变形并进入到半导体芯片241周围的空间以及通孔导电体233内部的空间中，而不产生空隙。并且，通过层叠，布线层223、224与层间连接体232A、234的头部接触并分别导电连接。
作为图25、图26所示的实施方式的变形示例，也可以考虑下述方式，使用像图19、图22所示的实施方式那样(取代中间基板251的)具有中间基板251A或251B的中间安装基板，并设置层间连接体232aA，通过层间连接体232aA实现与中间安装基板的导电连接。即，在这种情况下，在中间安装基板的背面侧通过层间连接体232aA进行与内层的布线层222的导电连接，在中间安装基板的表面侧进行通过各向异性导电性膜252或焊料与内层的布线层223的导电连接。
产业上的可利用性
本发明的内置元件电路板能够在布线基板的制造产业中制造，并且能够在各种电子设备制造产业等中使用。本发明的内置元件电路板的制造方法能够在布线基板的制造产业中使用。

Claims (10)

1.一种内置元件电路板，具有：
第1绝缘层；
第2绝缘层，相对于所述第1绝缘层以层叠状配置；
半导体芯片，埋设在所述第2绝缘层中，并具有压焊块；
布线图形，设为夹在所述第1绝缘层和所述第2绝缘层中，包括所述半导体芯片用的安装用焊盘，而且所述第2绝缘层侧的表面被粗糙化；
导电性凸块，夹设在所述半导体芯片的所述压焊块和所述布线图形的所述安装用焊盘之间，将该压焊块和该安装用焊盘电气、机械连接；以及
树脂，设在所述半导体芯片与所述第1绝缘层及所述布线图形之间。
2.根据权利要求1所述的内置元件电路板，其中，
所述第2绝缘层是至少两个绝缘层的层叠；
该第2绝缘层还具有：
第2布线图形，设为夹在所述至少两个绝缘层之间；以及
层间连接体，贯通所述第2绝缘层的层叠方向一部分，并夹设在所述布线图形的面与所述第2布线图形的面之间，而且由导电性组成物形成，并且具有与层叠方向一致的轴且为直径沿该轴的方向变化的形状。
3.根据权利要求1或2所述的内置元件电路板，其中，
作为所述布线图形的材料有铜，作为所述导电性凸块的材料有金。
4.根据权利要求3所述的内置元件电路板，其中，
所述布线图形的所述表面为按照十点表面粗糙度的评价超过0.45μm的表面粗糙度。
5.一种内置元件电路板的制造方法，包括：
对层叠在第1绝缘板上的金属箔进行构图，形成包括用于安装半导体芯片的焊盘的布线图形的工序；
使包括所述焊盘的所述布线图形的表面上粗糙化的工序；
对于具有压焊块并在该压焊块上形成有导电性凸块的半导体芯片，将所述导电性凸块的位置对准所述粗糙化的布线图形的所述焊盘的位置来进行倒装连接的工序；以及
以在与所述第1绝缘板不同的第2绝缘板中埋入所述倒装连接的所述半导体芯片的方式，对所述第1绝缘板以层叠状使所述第2绝缘板一体化的工序。
6.根据权利要求5所述的内置元件电路板的制造方法，其中，
所述第2绝缘板是至少两个绝缘层的层叠，而且具有：第2布线图形，设为夹在该至少两个绝缘层之间；以及层间连接体，与该第2布线图形的面相接，而且贯通该第2绝缘板的层叠方向一部分并露出头部，而且由导电性组成物形成，并且具有与层叠方向一致的轴且为直径沿该轴的方向变化的形状；
以所述第2绝缘板的所述层间连接体的所述头部与所述粗糙化的所述布线图形接触的方式，进行对所述第1绝缘板以层叠状使所述第2绝缘板一体化的所述工序。
7.根据权利要求5或6所述的内置元件电路板的制造方法，其中，
作为所述金属箔的材料有铜，作为所述导电性凸块的材料有金。
8.根据权利要求7所述的内置元件电路板的制造方法，其中，
以成为按照十点表面粗糙度的评价超过0.45μm的表面粗糙度的方式，进行所述粗糙化。
9.根据权利要求7所述的内置元件电路板的制造方法，其中，
所述粗糙化通过对铜实施黑化还原处理来进行。
10.根据权利要求7所述的内置元件电路板的制造方法，其中，
所述粗糙化通过对铜实施微蚀刻来进行。
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