JP2009246397A - 半導体装置内蔵基板の製造方法 - Google Patents

半導体装置内蔵基板の製造方法 Download PDF

Info

Publication number
JP2009246397A
JP2009246397A JP2009174618A JP2009174618A JP2009246397A JP 2009246397 A JP2009246397 A JP 2009246397A JP 2009174618 A JP2009174618 A JP 2009174618A JP 2009174618 A JP2009174618 A JP 2009174618A JP 2009246397 A JP2009246397 A JP 2009246397A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
built
manufacturing
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009174618A
Other languages
English (en)
Other versions
JP5089660B2 (ja
Inventor
Yoshinori Kanno
義則 閑野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2009174618A priority Critical patent/JP5089660B2/ja
Publication of JP2009246397A publication Critical patent/JP2009246397A/ja
Application granted granted Critical
Publication of JP5089660B2 publication Critical patent/JP5089660B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】基板単位当たりの製品コストをこれまでよりも低減可能で、かつ歩留まりが良好な半導体装置内蔵基板の製造方法。
【解決手段】まず、第１半導体チップ１２及び第１半導体チップを封止する封止層２２を含む半導体装置１０を用意する、次に、半導体装置を基材３２上に固定し、しかる後、基材上に半導体装置を埋め込んで絶縁層１６を形成する。半導体装置１０は、第１半導体チップの側面から外方へ突出する突出部１３Ｙを具える。
【選択図】図４

Description

この発明は、半導体装置が内蔵された基板の製造方法に関する。
これまで、電子機器の高密度実装に対する要求に伴い、トランジスタ等の能動素子が形成された半導体チップが内蔵された基板、或いはコンデンサや抵抗などの受動素子が基板に内蔵された基板が提案されている（例えば、特許文献１参照）。
特開２００２−１７０８２７号公報
しかしながら、例えば、半導体チップが内蔵された基板には、以下に述べるような問題点がある。
先ず、第一に、ベアチップ状態で、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ：品質保証チップ）、すなわち完全良品であることを保証するのは難しい。その結果、一定の確率で不良品である半導体チップが基板に内蔵されることになる。そのため、半導体チップを多数個内蔵させた内蔵基板の場合には、更なる歩留まりの低下が起こる。そのうえ、基板に内蔵する前に、半導体チップに対して、バーン・イン（ｂｕｒｎ ｉｎ）すなわち欠陥発見のための使用前動作を実施できないことから、内蔵基板の初期不良率が高いことが知られている。
第二に、半導体チップに設けられたパッド間のピッチ（或いは、間隔）が狭い場合には、基板に内蔵するに当たり多層のビルドアップ層が必要となる。そのため、内蔵基板単位の製品コストが高くなるうえに、ピッチ間隔の狭いパッドから内蔵基板表面の外部端子への配線引き回しの複雑性から歩留まりの低下が懸念される。
そこで、近年、パッケージング状態で完全良品であることが保証されたＷＣＳＰ（Ｗａｆｅｒｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を、基板に内蔵する新たな方法が提案されている。ＷＣＳＰは、ウェハ状態でパッケージングを行った後に個片化して得られる、チップサイズと実質的に等しい外形寸法を有するパッケージをいう。ＷＣＳＰでは、外部端子の位置を再配置可能とする配線層（再配線層とも称する。）によって外部端子間のピッチを拡張可能なため、内蔵基板表面の外部端子への配線引き回しの困難性が緩和される。
しかしながら、近年の高集積化に伴うＷＣＳＰの多ピン化の要求に伴い、外部端子間のピッチをさらに狭める必要がある場合には、やはり多層のビルドアップ層が必要となる。そのため、内蔵基板単位での製品コストが高くなるうえに、ピッチ間隔の狭いパッドから内蔵基板表面の外部端子への配線引き回しの複雑性から歩留まりの低下が懸念される。尚、２００２年では、配線ピッチが２５μｍ以下であるＷＣＳＰが量産されている一方、ビルドアップ基板の配線ピッチは５０μｍ、及び多層配線基板の配線ピッチは７０μｍ（本実装技術ロードマップ（ＪＥＩＴＡ）２００１年度版）であった。このことからも、ＷＣＳＰにおける配線ピッチの狭ピッチ化が急速に進んでいる。
そこで、この発明の目的は、基板単位当たりの製品コストをこれまでよりも低減可能な半導体装置内蔵基板の製造方法を提供することにある。
そこで、この発明の半導体装置内蔵基板の製造方法は、下記のような構成上の特徴を有する。
この発明に係る半導体装置内蔵基板の製造方法は、以下の各工程を含んでいる。
すなわち、まず、第１半導体チップ、半導体チップと電気的に接続され、かつ半導体チップの側面よりも外方へ引き出されて設けられている装置内配線部、及び第１半導体チップを封止する封止層を含む半導体装置を用意する。
次に、半導体装置を基材上に固定し、しかる後、基材上に半導体装置を埋め込んで絶縁層及び絶縁層上に形成される外部端子を形成し、外部端子と装置内配線部とを電気的に接続する。
また、この発明に係る半導体装置内蔵基板の製造方法は、以下の各工程を含んでいる。
すなわち、まず、第１工程では、主表面に第１電極パッドが形成された第１半導体チップ、第１半導体チップと接触しかつ第１半導体チップの側面から外方へ突出する突出部、第１電極パッドから突出部の表面上までにわたって設けられた装置内配線部、装置内配線部と接続されていて該装置内配線部上に設けられた導電部、及び主表面及び突出部の表面上を導電部の頂面を露出させる状態で覆う封止層を具える半導体装置を用意する。
次に、第２工程では、半導体装置を埋め込む絶縁層、絶縁層上に形成される外部端子、及び導電部と外部端子とを電気的に接続する基板内配線部を形成する。
また、この発明に係る半導体装置内蔵基板の製造方法は、以下の各工程を含んでいる。
まず、第１工程では、支持体の載置面に接着され、かつ主表面に第１電極パッドが形成された第１半導体チップ、支持体の一部分として形成されており、第１半導体チップの側面から外方へ突出する突出部、第１電極パッドから突出部の表面上までにわたって設けられた装置内配線部、装置内配線部と接続されていて装置内配線部上に設けられた導電部、及び主表面及び突出部の表面上を導電部の頂面を露出させる状態で覆う封止層を具える半導体装置を用意する。
次に、第２工程では、半導体装置を埋め込む絶縁層、絶縁層上に形成される外部端子、及び導電部と外部端子とを電気的に接続する基板内配線部を形成する。
この構成によれば、完全良品であることが保証された半導体装置を内蔵した基板であるため、内蔵された半導体装置に対して再度の動作確認が不要となる。
そのため、当該半導体装置を内蔵した基板の歩留まりは、従来の半導体チップをベアチップ状態で内蔵した基板の歩留まりよりも高い。
さらに、この半導体装置は、第１半導体チップの第１電極パッドからの装置内配線部である再配線層を、該第１半導体チップの側面から外方へ突出させて設けられた突出部上にまで延出させることができる。
その結果、装置内配線部を介して第１電極パッドと電気的に接続される導電部であるポスト部を、第１半導体チップ以外の外周領域にファンアウト構造として配置することができる。
そのため、この発明によれば、同じ個数の導電部をＷＣＳＰに形成する場合に比べて、導電部の間隔を拡張することができる。よって、半導体装置内蔵基板表面の外部端子と導電部とを電気的に導通するための基板内配線部の引き回しの自由度を、ＷＣＳＰ内蔵基板の場合に比べて、向上させることができる。
したがって、この発明の半導体装置内蔵基板を、ＷＣＳＰを内蔵する際に必要なビルドアップ基板の層数以下で構成可能となるため、内蔵基板単位当たりの製品コストの低減を期待することができる。
この発明の第１の実施の形態の半導体装置内蔵基板の説明に供する概略断面図である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その１）である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その２）である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その３）である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その４）である。 この発明の第２の実施の形態の半導体装置内蔵基板の説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その１）である。 この発明の第２の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その２）である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体装置内蔵基板の製造工程の説明に供する概略断面図（その３）である。 この発明の第３の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第３の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第４の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第５の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第６の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第７の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第８の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第９の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第１０の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第１１の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第１２の実施の形態の半導体装置内蔵基板の製造方法の説明に供する概略断面図である。 この発明の第１３の実施の形態の半導体装置内蔵基板の説明に供する概略断面図である。 この発明の第１４の実施の形態の半導体装置内蔵基板の説明に供する概略断面図である。 この発明に係る半導体装置の説明に供する図（その１）である。 この発明に係る半導体装置の説明に供する図（その２）である。 この発明に係る半導体装置の説明に供する図（その３）である。
以下、図１から図２５を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（すなわち、斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
＜第１の実施の形態＞
図１〜図５を参照して、この発明の第１の実施の形態に係る半導体装置内蔵基板およびその製造方法につき説明する。図１は、半導体装置内蔵基板１００の各構成要素の接続及び配置の様子を説明するために概略的に示した断面図である。図２〜図５は、半導体装置内蔵基板１００の製造方法を説明するための工程図であって、工程段階の各図は、工程段階で得られた構造体を概略的に示した断面図である。
図１に示すように、この実施の形態の半導体装置内蔵基板１００は、半導体装置１０、半導体装置１０を埋め込む絶縁層３０、絶縁層３０上に設けられた外部端子４０、及び外部端子４０と後述する半導体装置１０が具える導電部２０とを電気的に接続する基板内配線部５０を具えている。
先ず、この実施の形態に係る半導体装置１０の詳細について説明する。
半導体装置１０は、主として、第１半導体チップ１２と、突出部１３Ｙと、装置内配線部１８と、導電部２０と、封止層２２とを具えている。
この構成例において、半導体チップは、半導体ウェハから切り出された半導体片をいい、回路素子を具えたものをいう。また、半導体装置とは、これら半導体チップが外部と電気的な接続可能な状態で、樹脂材料等で封止されたパッケージをいう。
この構成例では、半導体装置１０は、第１半導体チップ１２と、第１半導体チップ１２の側面から外方へ突出している突出部１３Ｙとを具えている。ここでは、この突出部１３Ｙを支持体１３の一部分を用いて構成する。好ましくは、この支持体１３を第２の半導体チップとするのが良い。従って、突出部１３Ｙは、第２半導体チップ１３の部分で形成している。第２半導体チップ１３は、第１半導体チップ１２を搭載する搭載面１３ａを有しており、この搭載面１３ａは、第１半導体チップ１２の外形寸法よりも大きい。従って、第２半導体チップ１３上に第１半導体チップ１２を搭載して、両者の重なった状態を上から平面的に見たとき、第１半導体チップ１２の周囲にはみ出している第２半導体チップ１３の部分が突出部１３Ｙを形成している。図中、第１半導体チップ１２が搭載されて隠れる第２半導体チップの部分（或いは、中央領域とも称する。）を１３Ｘで示し、その中央領域１３Ｘの周辺領域で突出部を形成する部分を１３Ｙとして示す。尚、突出部１３Ｙは、第１半導体チップの四辺の全周囲はもとよりいずれの個所に設けられていても良い。また、この搭載面１３ａのうち、第１半導体チップ１２が実際に載置される、すなわち第１半導体チップ１２の主表面１２ａと対向する裏面１２ｃと対面する部分を、載置面１３ｂとする。また、第１半導体チップ１２の主表面１２ａには、アルミニウム（Ａｌ）からなる第１電極パッド１４が所定間隔で配置されている。
この構成例の半導体装置１０は、第２半導体チップ１３の載置面１３ｂ上に第１半導体チップ１２がスタック（積層）された、高密度実装が可能なスタック型ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）構造を有している。尚、ここでは、第１及び第２半導体チップの平面形状を四角形としたが、任意好適な形状とすることができる。
すなわち、この第２半導体チップ１３の搭載面１３ａ上には、アルミニウムからなる第２電極パッド２３が所定間隔で配置されており、この第２電極パッド２３が、第１半導体チップ１２の第１電極パッド１４と装置内配線部（以下、再配線層と称する場合もある。）１８を介して電気的に接続されている。尚、第１電極パッド１４及び第２電極パッド２３の配置個数と位置は、設計に応じて任意好適な個数と位置とすることができる。
また、この第１半導体チップ１２を四角形状のチップとするとき、その４つの側壁１２ｘは傾斜壁となっている。この傾斜壁の側壁面（傾斜側壁面）１２ｂは、載置面１３ｂに対して、すなわち、この側壁面を含む平面は突出部１３Ｙの表面を含む平面に対して、鋭角θ（０°＜θ＜９０°）で交差している。この交差角θを、好ましくは、４５°から６０°の範囲内の値となるように設けるのが良い。こうすることにより、ウェハ１枚当たりの第１半導体チップの収集数の向上はもとより、チップ毎に個片化する際のブレード等のブレによるチップ損傷を回避するマージンを確保できるためである。
また、以下の説明において、第２半導体チップの搭載面１３ａのうち、第１半導体チップ１２の載置面１３ｂ以外の領域であって、載置面１３ｂを囲んでいる領域を不載置面１３ｃと称する。すなわち、この不載置面１３ｃは、上述した突出部１３Ｙの表面に相当する。
また、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面１３ｃには、第１半導体チップ１２の主表面１２ａ上の第１電極パッド１４の端部、例えば、頂面を露出させて絶縁膜１６が設けられている。この絶縁膜１６は、例えば、パッシベーション膜及び保護膜が順次に設けられて形成されている。ここで、パッシベーション膜は、例えば、シリコン酸化膜（ＳｉＯ２）で形成されている。また、保護膜は、例えば、ポリイミド樹脂のように低硬度の膜材で形成されている。この保護膜によって製造工程時の第１半導体チップ１２に対する衝撃や封止層２２と半導体チップ１２との間の応力による剥離を防止することができる。
また、第１電極パッド１４は、銅（Ｃｕ）からなるポスト部、すなわち導電部２０と、専用の再配線層１８を介して、電気的に個別に接続されている。この構成例における再配線層１８は、第１電極パッド１４を、不載置面１３ｃと対向する位置に設けた導電部２０によって再配置するための再配線層として機能しており、銅によって形成されている。
そして、この構成例おける再配線層１８は、その一端は第１電極パッド１４に接続されており、かつ第１電極パッド１４から第１半導体チップ１２の側壁面１２ｂ及び不載置面１３ｃ上を這うように設けられている。従って、この再配線層１８は、第１半導体チップ１２の主表面１２ａと不載置面１３ｃとの間の高低差（段差）に応じて屈曲して延在している。そして、再配線層１８は、第１電極パッド１４の接続先として割り当てられている導電部すなわちポスト部２０と電気的に接続されている。
また、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面１３ｃの上側には、絶縁膜１６及び再配線層１８等を覆う封止層２２が形成されている。この封止層２２は、ポスト部２０の周囲を埋め込んでいて、ポスト部２０の端部（頂面）２０ａを露出させている。この構成例では、封止層２２の上面とポスト部２０の頂面２０ａとによって半導体装置の表面１０ａが形成されており、ここでの表面１０ａは実質的に平坦である。尚、この封止層２２は、好ましくは、例えばエポキシ樹脂等の通常用いられている材料で形成するのが良い。
この構成例での第１半導体チップ１２からの出力信号は、第１電極パッド１４から再配線層１８とポスト部２０とを介して、後述する基板内配線部５０を経て外部端子４０へ至る経路、及び、第１電極パッド１４から再配線層１８と第２電極パッド２３とを介して第２半導体チップ１３へ至る経路の双方またはいずれか一方の経路を経て伝送される。また、外部端子４０や第２半導体チップ１３からの入力信号は、上述とは逆の経路を経て伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる（以下の各実施の形態についても同様）。
続いて、図１に示すように、この実施の形態の半導体装置内蔵基板１００によれば、半導体装置１０が、基材３２の搭載面３２ａ上に、ダイスボンド剤３８を介して固定されている。ここでは、基材３２として、プリプレグを硬化させたシート状のプリプレグ硬化層を用いる。プリプレグとは、紙や繊維等によって補強された熱硬化性樹脂であり、硬化させて用いる絶縁性材料である。尚、ここでは、一例として２つの半導体装置１０が基材３２上に所定間隔で配置されているが、半導体装置１０の個数や間隔等は、目的や設計に応じて任意好適に設定可能である。
また、基材３２及び第１半導体装置１０上に、半導体装置のポスト部２０の頂面２０ａが露出されるように、第１絶縁層３４が形成されている。具体的に、第１絶縁層３４は、基材３２上から半導体装置１０の表面１０ａと実質的に同一高さまでの部分であるエポキシ樹脂からなる包囲部３４１と、当該包囲部３４１及び第１半導体チップ１２上に形成され、かつポスト部２０の頂面２０ａを露出させる感光性エポキシ樹脂やＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）からなる被覆部３４２とを具えている。ポスト部２０から第１絶縁層３４上にわたって、銅（Ｃｕ）からなる基板内配線部５０が延在している。また、基板内配線部５０の表面の一部が露出されるように、第１絶縁層３４及び基板内配線部５０上に感光性エポキシ樹脂やＢＣＢからなる第２絶縁層３６が形成されている。
すなわち、この実施の形態において半導体装置１０を埋め込む絶縁層３０は、半導体装置１０を埋め込む絶縁性部材であって、主として、基材３２、第１絶縁層３４（３４１、３４２）及び第２絶縁層３６とを具えた構成である。
基板内配線部５０上には、実装基板に接続するための外部端子である半田ボール４０が形成されており、当該半田ボール４０は、専用の基板内配線部５０を介してポスト部２０と電気的に個別に接続されている。そこで、この構成例における基板内配線部５０は、半田ボール４０を、ポスト部２０の水平位置に依存せず実質水平面上の所望位置、すなわち、第１半導体装置１０より上側の、水平方向にシフトされた位置に配置可能にする。尚、この実施の形態において、外部端子４０とポスト部２０とを電気的に導通するのためのビルドアップ層５５は、被覆部３４２、基板内配線部５０及び第２絶縁層３６を具えた構成である。
続いて、図２〜図５を参照して、この半導体装置内蔵基板１００の製造方法につき以下説明する。
先ず、第１工程として、上述した半導体装置１０を用意する。具体的に、第１工程は、以下に説明する、側壁面形成工程、搭載工程、再配線層形成工程、及びポスト部形成工程を含んでいる。
先ず、側壁面形成工程を説明する。個片化前の第１半導体チップ１２’（チップサイズを、例えば、約７ｍｍ×約７ｍｍとする。）を複数個具える半導体ウェハ２５を用意する。図２（Ａ）に示すように、この個片化前の第１半導体チップ１２’には、その主表面上に第１電極パッド１４が所定間隔（ピッチ）、例えば、０．０３５ｍｍ〜０．１８ｍｍ毎に形成されている。この半導体ウェハ２５の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ２６で接着して固定する。尚、図中には図示の便宜上約２個の個片化前の第１半導体チップ１２’を図示してある。また、半導体ウェハ２５のうち隣接する個片化前の第１半導体チップ１２’間には、０．０８ｍｍ程度のスクライブライン（不図示）が形成されている。
続いて、図２（Ｂ）に示すように、高速回転するブレード（切削工具）１９によって、スクライブライン（不図示）に沿い個々の第１半導体チップ１２毎に個片化、すなわち分離する。このとき使用するブレード１９の刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜φ＜９０°程度）を有する。このとき、Ｖ字型に切削された溝３７の形成に伴い、第１半導体チップ１２の側壁１２ｘに鋭角θ（０°＜θ＜９０°）をなす傾斜した側壁面１２ｂが形成される。その後、ＵＶ照射等により粘着剤の粘着性を低下させ、個々の第１半導体チップ１２をウェハ固定用テープ２６から分離する。
次に、搭載工程として、図２（Ｃ）に示すように、個片化した第１半導体チップ１２の各々を、支持体１３上にダイスボンド剤（不図示）を介して載置して固定する。尚、この構成例では、支持体として個片化前の個々の第２半導体チップ１３が配列した半導体ウェハ２７とする。第１半導体チップ１２には、第２電極パッド２３が所定間隔、例えば、０．０３５ｍｍ〜０．１８ｍｍ毎に形成された、個々の第２半導体チップ１３上にそれぞれ固定する。
次に、再配線層形成工程を説明する。図３（Ａ）に示すように、先ず、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面１３ｃに亘って、積層膜からなる絶縁膜１６を形成する。この成膜は通常の成膜法によって、シリコン酸化膜及びポリイミド膜を順次に積層して行う。この場合、この絶縁膜１６から、第１電極パッド１４の頂面と再配線層１８に接続される第２電極パッド２３の頂面とを露出させるように成膜を行う。絶縁膜１６の下地面を構成するこの第１半導体チップ１２の主表面１２ａと不載置面１３ｃとの間には高低差（段差）があるため、成膜された絶縁膜１６はこの段差に対応して屈曲して形成される。
その後、銅からなる再配線層１８を、絶縁膜１６上を傾斜壁（側壁）１２ｘの側壁面１２ｂから不載置面１３ｃに亘って形成する。好ましくは、この再配線層１８は、第１電極パッド１４にその一端が接続されるように、上述した主表面１２ａと不載置面１３ｃとの間の高低差に応じて屈曲して延出されるように形成するのが好適である。形成された再配線層１８は、フォトリソグラフィ及びスパッタ等によってパターニング形成するのが好適である。このとき、再配線層１８のうちの、第１電極パッド１４から設計に応じて延出された一部の他端が、１対１の関係で第２電極パッド２３に接続されるようにパターニング形成する。
次に、ポスト部形成工程を説明する。図３（Ｂ）に示すように、先ず、不載置面１３ｃ上の各絶縁膜１６の表面に延在している再配線層１８上に、銅からなるポスト部２０をフォトリソグラフィ及びめっき等によって形成する。その後、ポスト部２０が形成された第２半導体チップ１３の搭載面１３ａ側に、ポスト部２０が隠れる程度までエポキシ樹脂からなる封止層２２をトランスファー成形法で形成する。その後、グラインダー等によって、全てのポスト部２０の頂面２０ａを露出させる。この構成例では、隣り合うポスト部２０の最小間隔（ピッチ）を、例えば、０．３ｍｍ以上に拡張することができる。その後、通常のスクライビング用の、高速回転ブレード等で、各半導体装置１０毎に切り出す（図３（Ｃ））。このように形成された半導体装置１０が、半導体装置内基板に組み込まれる半導体装置となる。
続いて、第２工程として、この半導体装置１０を埋め込む絶縁層３０、当該絶縁層３０上に形成される外部端子４０、及び半導体装置１０が具える導電部としてのポスト部２０と外部端子４０とを電気的に接続する基板内配線部５０を形成する。具体的に、第２工程は、以下に説明する、半導体装置固定工程、第１絶縁層形成工程、基板内配線部形成工程、第２絶縁層形成工程、及び外部端子形成工程を含んでいる。
先ず、半導体装置固定工程を説明する。図４（Ａ）に示すように、この構成例では、上述した構成を有する２つの半導体装置１０の各々を、基材３２の搭載面３２ａ上に、ダイスボンド剤３８によって、設計に応じた所定間隔で固定する。この構成例では、基材３２として、好ましくは、硬化させたプリプレグシートを用いる。
続いて、図４（Ｂ）に示すように、第１絶縁層形成工程を行う。基材３２上に、半導体装置１０の周囲にエポキシ樹脂を埋め込んで、半導体装置１０の表面１０ａと実質的に同一の高さまで、このエポキシ樹脂からなる包囲部３４１を形成する。その後、包囲部３４１及び半導体装置１０の露出面上に、半導体装置１０のポスト部２０の頂面２０ａを露出させるように、被覆部３４２を形成する。このようにして形成された包囲部３４１及び被覆部３４２によって、第１絶縁層３４を形成している。
続いて、図５（Ａ）に示すように、基板内配線部形成工程を行う。この工程では、銅からなる基板内配線部５０を、ホトリソグラフィ及びスパッタ等によってパターニング形成する。この基板内配線５０は、その一端が半導体装置１０が具えるポスト部２０の頂面２０ａに接続され、かつこの頂面２０ａから第１絶縁層３４上へと延在する配線として形成する。
続いて、図５（Ｂ）に示すように、第２絶縁層形成工程を行う。この工程では、被覆部３４２及び基板内配線部５０上に、エポキシ樹脂等からなる第２絶縁層３６を感光性エポキシ樹脂によって形成する。この第２絶縁層３６は、基板内配線部５０と電気的に接続される外部端子を形成するための開口部３６ａが形成されている。
その後、外部端子形成工程を行う。この第２絶縁層３６の開口部３６ａに露出している基板内配線部５０上に、外部端子としての半田ボール４０を形成して、半導体装置内蔵基板１００を完成する（図１参照）。尚、半導体装置内蔵基板１００に、上述した半導体装置１０の代わりに他の能動素子や受動素子を内蔵させる場合も、この半導体装置１０の場合と同様に、所要の素子の組み立て構造体を構成してから基材３２に組み込む方法で行うことができる。また、この構成例では、支持体１３を第２半導体チップとした場合を例に挙げて説明したが、多層化して集積度を上げるためのチップと称されない配線構造体、その他であっても良い。
上述した説明から明らかなように、この実施の形態によれば、完全良品であることが保証された半導体装置を内蔵した基板であるため、内蔵された半導体装置に対して再度の動作確認が不要となる。
そのため、当該半導体装置を内蔵した基板の歩留まりは、従来の半導体チップをベアチップ状態で内蔵した基板の歩留まりよりも高い。
さらに、この実施の形態の半導体装置は、第１半導体チップ１２が具える第１電極パッド１４から、装置内配線部としての再配線層１８を、突出部１３上にまで延出させることができる。
その結果、第１電極パッド１４と再配線層１８を介して電気的に接続される導電部すなわちポスト部２０が、第１半導体チップ１２以外の領域に配置されたファンアウト構造を実現することができる。すなわち、この実施の形態の半導体装置によれば、同じ個数の導電部をＷＣＳＰに形成する場合に比べて、導電部２０の間隔を拡張することができる。
また、これら各導電部２０を、被覆部３４２、基板内配線部５０及び第２絶縁層３６を有するビルドアップ層５５によって、半導体装置１０より上側の水平方向にシフトされた任意の位置に配置された外部端子４０と電気的に接続することができる。
よって、内蔵基板表面に形成される外部端子４０と導電部２０とを電気的に導通するための基板内配線部５０の引き回しの自由度を、ＷＣＳＰ内蔵基板の場合に比べて向上させることができる。
また、この発明の半導体装置内蔵基板を、ＷＣＳＰを内蔵する際に必要なビルドアップ基板の層数以下で構成可能となるため、内蔵基板単位当たりの製品コストの低減を期待することができる。
また、この実施の形態の半導体装置１０は、突出部１３を第２半導体チップとしたスタック型ＭＣＰ構造である。そのため、第１半導体チップ１２と第２半導体チップ１３とのチップ間配線によって、ＭＣＰとしての出力端子数を減らすことができるので、ビルドアップ層のより一層の低減に有効である。また、ＭＣＰ構造による半導体装置自体の高密度化に伴い、半導体装置内蔵基板の小型化を図ることができる。
また、完成した基板のシステムを構成する各機能ブロックを、完全良品として既に動作確認が行われたＭＣＰで構成することができる。そのため、基板のシステム全体の電気的な機能テストを、機能ブロック間の動作確認についてのみ行えば良い。よって、システム全体のすべての機能を動作させて機能テストを行う場合よりも、テストを簡略化することができる。
＜第２の実施の形態＞
図６〜図９を参照して、この発明の第２の実施の形態につき説明する。
図６〜図９は、この実施の形態の半導体装置内蔵基板及びその製造方法の説明に供する概略断面図である。尚、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する（以下の各実施の形態についても同様）。
この実施の形態では、ビルドアップ層の代わりに、表面にパターニングされた導電体を具える、一対のプリプレグを硬化させたプリプレグ硬化層を用いて半導体装置内蔵基板２００を構成している点が第１の実施の形態との主な相違点である。
図６に示すように、この実施の形態の半導体装置内蔵基板２００は、半導体装置１０、半導体装置１０を埋め込む絶縁層３５、絶縁層３５上に設けられた外部端子４０、及び外部端子４０と後述する半導体装置１０が具える導電部であるポスト部２０とを電気的に接続する基板内配線部５１を具えている。
具体的に、この実施の形態の半導体装置内蔵基板２００は、半導体装置１０のポスト部２０の頂面２０ａが、配線基板６０の電極パッド６５の表面６５ａ上に、半田ボール５３を介して固定されており、複合基板７５を構成している。そして、この複合基板７５が、両側から一対の絶縁性樹脂層である第１及び第２プリプレグ硬化層（７３、８３）中に埋め込まれた構造である。また、配線基板６０は、板状部６２の両面及び両面間に、基板内配線部５１の一つである第１導電配線６９が形成された基板である。この板状部６２は、絶縁層３５の一部分を構成していて、好ましくはガラスエポキシ基材で形成するのが良い。
ここでの第１導電配線６９は、ガラスエポキシ基材６２表面にパターニング形成された銅箔からなる配線６４及び電極パッド６５と、この基材６２の表裏間を貫通するとともに配線６４及び電極パッド６５を電気的に接続する導体部６８とを具えている。また、第１及び第２プリプレグ硬化層（７３、８３）の外側表面には、導電体である銅箔によって配線７７やランド７８が所定位置にパターニング形成されている。また、第１導電配線６９（６４、６５、６８）、配線７７及びランド７８は、半導体装置内蔵基板２００の表裏間を貫通する導体部８５と電気的に接続されている。導体部８５は、基板内配線部５１を構成する第２導電配線である。ランド７８上には、外部端子４０が形成されている。すなわち、この実施の形態における基板内配線部５１は、第１導電配線６９及び第２導電配線８５を具えた構成である。
続いて、図７〜図９を参照して、この半導体装置内蔵基板２００の製造方法につき以下説明する。
先ず、第１工程として、第１の実施の形態と同様に、半導体装置１０を用意する（図２（Ａ）〜図３（Ｃ）参照）。
続いて、第２工程として、以下に説明する、配線基板用意工程と、複合基板形成工程、樹脂形成板配置工程、押圧工程、硬化樹脂層形成工程、及び第２導電配線形成工程を含んでいる。
図７（Ａ）を参照して、先ず、配線基板６０を用意する。配線基板６０は、ガラスエポキシ基材６２と第１導電配線６９とを具えている。ガラスエポキシ基材６２は、複数層からなる絶縁層３５の一つの層を構成している板状部である。また、第１導電配線６９は、基板内配線部５１の一つを構成している。第１導電配線６９は、配線６４、電極パッド６５及び導体部６８を具えている。導体部６８は、例えば、基材６２の表面に配線６４を形成する前に、基材６２の表裏間を貫通するスルーホール６６をドリル等で形成し、このスルーホール６６内にめっき法等により銅を充填して形成する。
続いて、図７（Ｂ）に示すように、複合基板形成工程を行う。この工程では、電極パッド６５の表面６５ａと半導体装置１０のポスト部２０の頂面２０ａとを、それぞれ互いに向かい合わせに接続して、複合基板７５を形成する。
具体的には、電極パッド６５の表面６５ａとポスト部２０の頂面２０ａとを接続するに当たり、電極パッド６５上に半田ペーストをスクリーン印刷法等によって供給する。その後、電極パッド６５上に位置合わせされたポスト部２０を載置して、半田ボール５３をリフロー形成して、両者間を接続する。その後、必要に応じて、半導体装置１０と配線基板６０との間隙に、フィラー入りエポキシ樹脂を注入して封止する、アンダーフィル工程を行う。尚、フラックス等の融剤を用いてリフローを行っても良い。また、フラックスを用いた場合には、リフローを形成した後に、必要に応じてフラックス等を洗浄除去しても良い。また、電極パッド６５の表面６５ａとポスト部２０の頂面２０ａとの接続は、上述したリフロー方式以外にも、例えば、還元雰囲気または不活性雰囲気下でのフリップチップ、導電性ペーストによる接着、或いは表面酸化物層を除去した状態での常温接合等を任意好適に選択することができる。
続いて、図８に示すように、樹脂形成板配置工程を行う。この工程では、先ず、金属板７２と所定厚みの絶縁性樹脂層であるプリプレグ７０とが熱圧着によって貼り合わされた第１樹脂形成板７４と、金属板８２と所定厚みの絶縁性樹脂層であるプリプレグ８０とが熱圧着によって貼り合わされた第２樹脂形成板８４を、一対用意する。この構成例では、金属板は銅箔であり、絶縁性樹脂層は半硬化状態のであるプリプレグである。プリプレグには、ガラス繊維にエポキシ樹脂やビスマレイドトリジアン等を含浸させた絶縁性樹脂層を用い、例として、日立化成工業（株）製のＧＥＡ−６７Ｎや、三菱ガス化学（株）製のＧＨＰＬ−８３０を使用する。その後、これら一対の第１及び第２樹脂形成板（７４、８４）によって複合基板７５を両側から挟むように、かつ各プリプレグ（７０、８０）と複合基板７５とが互いに向かい合うように配置する。
続いて、図９（Ａ）に示すように、押圧工程として、一対の第１及び第２樹脂形成板（７４、８４）を両側から押圧する。この構成例では、押圧工程時に、絶縁性樹脂層を加熱して硬化させて硬化樹脂層を形成する、硬化樹脂層形成工程を併せて行う。
この構成例では、例えば、５．３×１０3Ｐａ（約４０Ｔｏｒｒ）以下の減圧下において、一対の第１及び第２樹脂形成板（７４、８４）を複合基板７５を挟んで両側から押圧しつつ、プリプレグ（７０、８０）を２００℃以上の温度で６０分以上加熱する。ここでは、一例として、加熱温度１３０℃（昇温速度：約３℃／ｍｉｎ）までの間は、第１及び第２樹脂形成板（７４、８４）を両側から約４．９×１０Ｐａ（約５ｋｇｆ／ｃｍ２）で押圧し、その後、２００℃までの昇温する間に約２．９×１０2Ｐａ（約３０ｋｇｆ／ｃｍ２）となるように徐々に押圧していく。こうして、押圧工程及び硬化樹脂形成工程を同時に行い、第１及び第２プリプレグ硬化層（７３、８３）が複合基板７５を挟んで貼り合わされた、積層体９０を形成する。
続いて、図９（Ｂ）に示すように、第２導電配線形成工程として、金属板（７２、８２）からなる配線７７及びランド７８と第１導電配線６９とを電気的に接続する、基板内配線部５１を構成する第２導電配線である導体部８５を形成する。導体部８５は、例えば、積層体９０の表面の銅箔をパターニングして配線７７やランド７８を形成する前に、積層体９０の表裏間を貫通するスルーホール８８をドリル等で形成し、このスルーホール８８内にめっき法等により銅を充填して形成する。その後、積層体９０の表面の銅箔（７２、８２）を、導体部８５と電気的に接続される所定の配線７７及びランド７８にパターニング形成した後、ランド７８上に半田ボール４０を形成して、半導体装置内蔵基板２００を完成する（図６参照）。尚、半導体装置内蔵基板２００に、他の能動素子や受動素子を内蔵させる場合も、半導体装置１０の場合と同様の方法で行うことができる。また、この構成例では、一対のプリプレグ硬化層（７３、８３）間に、複合基板としての、配線基板６０及び半導体装置１０が挟まれた４層構造の場合を例に挙げて説明したが、層構成については目的や設計に応じて任意好適に選択することができる。
上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態では、安価なプリプレグを用いた積層方式によって半導体装置内蔵基板を形成できるので、コスト高となるビルドアップ層を用いる第１の実施の形態よりも量産性に優れている。
また、プリプレグを用いることにより半導体装置内蔵基板の熱的安定性や機械的強度が向上するので、高信頼性な半導体装置内蔵基板を実現することができる。
さらに、この実施の形態では、半導体装置とともに基板に内蔵する他の能動素子や受動素子も、半導体装置が載置されている基板に同様に配置することができる。よって、これら能動素子や受動素子を半導体装置の近傍に配置可能となるため、第１の実施の形態よりも、半導体装置内蔵基板の電気的特性の向上を期待できる。
＜第３の実施の形態＞
図１０及び図１１を参照して、この発明の第３の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、銅箔のうち、半導体装置内蔵基板と対向する部分が露出されるように、プリプレグに開孔が形成された第１樹脂形成板を用いる点が第２の実施の形態との主な相違点である。
第２の実施の形態では、半導体装置内蔵基板２００の表面のうち、特に、半導体装置を埋め込んでいる側の表面は、平坦性が劣り凹凸面となる場合が多い。なぜなら、第２の実施の形態では、押圧工程時において、半導体装置に対応する部分のプリプレグが他の領域に押し出されるが、プリプレグは紙や繊維等を含有しているため流動性が低く、基板表面が充分に均されないからである。そこで、これまで、プリプレグを押圧する圧力を高くして基板の表面の平坦化を図る方法等が提案されているが、この場合、押圧方向に直交する応力が内部の半導体装置にかかり、基板内部の電気的な接続部分が破断する恐れがあった。
そこで、この実施の形態では、第１樹脂形成板を、以下の方法で作製する。
先ず、図１０（Ａ）に示すように、例えば、凸部９２を有する押出し部９１と該凸部が嵌合する凹部９４を有する受け部９３とを具える金型９５を用意する。凸部９２は、後工程で、第１樹脂形成板と複合基板とを重ね合わせたときに、第１樹脂形成板のプリプレグ９７のうち半導体装置と対向する部分に対応する位置に設けてある。この押出し部９１と受け部９３との間に、第２の実施の形態と同様に、ガラス繊維にエポキシ樹脂やビスマレイドトリジアン等を含浸させた、板状のプリプレグ９７を設けてある。その後、押出し部９１と受け部９３との間に荷重を加えて凸部９２を凹部９４に嵌合することにより（図１０（Ｂ））、プリプレグ９７に開孔９８を打ち抜き加工する（図１０（Ｃ））。この開孔９８は、樹脂形成板配置工程において、第１樹脂形成板１０１と複合基板７５とを重ね合わせたときに、複合基板７５が具える半導体装置１０を収容可能な位置及び大きさに設けてある。その後、開孔９８を有するプリプレグ９７と金属板としての銅箔９９とを、熱圧着によって貼り合わせる。こうして、樹脂形成板配置工程時に、半導体装置１０に対応する部分の銅箔９９が、プリプレグ９７の開孔９８から露出された、第１樹脂形成板１０１を作製する（図１１）。尚、開孔９８の形成方法は上述した方法のみに限定されず、任意好適な方法を選択することができる。
その後、この第１樹脂形成板１０１を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第２の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態では、第１の樹脂形成板のうち半導体装置に対応する部分のプリプレグを予め除去してあるので、押圧工程時に、半導体装置の容量分のプリプレグが押し出されて、基板表面の平坦性が阻害されるのを抑制できる。
その結果、半導体装置内蔵基板の表面の平坦性が向上されるうえに、半導体装置内蔵基板の電気的特性を確実に得ることができる。
＜第４の実施の形態＞
図１２を参照して、この発明の第４の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、第１樹脂形成板と複合基板とを重ね合わせたときに、第１樹脂形成板が有するプリプレグのうち半導体装置に対応する部分に凹部が形成された、第１樹脂形成板を用いる点が第３の実施の形態との主な相違点である。
第３の実施の形態の第１樹脂形成板は、半導体装置に対応する部分の銅箔を露出させた構成である。そのため、完成した半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間に充填されるプリプレグの厚みが極めて薄く、両者間がショートする懸念がある。
そこで、この実施の形態では、第１樹脂形成板を、以下の方法で作製する。
先ず、例えば、第３の実施の形態で説明した金型９５（図１０（Ａ）参照）を用いて、第１絶縁性樹脂層としてのプリプレグ１０３に開孔１０４を打ち抜き加工する。この開孔１０４は、樹脂形成板配置工程時に、第１樹脂形成板１１５と複合基板７５とを重ね合わせたときに、複合基板が具える半導体装置１０を収容可能な位置及び大きさに設けてある。その後、開孔１０４を有するプリプレグ１０３と銅箔９９との間に、第２絶縁性樹脂層としての板状のプリプレグ１１０を挟んで熱圧着する。この構成例では、プリプレグ１０３を、半導体装置１０と同程度の厚みとし、プリプレグ１１０を、積層されたプリプレグ１１３（１０３、１１０）の総厚が所定厚みにとなるように調整して形成する。こうして、樹脂形成板配置工程時に、半導体装置に対応する部分のプリプレグ１１０がプリプレグ１０３の開孔１０４から露出された、すなわち、プリプレグ１１３に対して凹部１２０が形成された、第１樹脂形成板１１５を作製する（図１２）。
その後、この第１樹脂形成板１１５を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第３の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間に、基板表面の平坦性を阻害しない程度の膜厚となるようにプリプレグが充填されるので、両者間のショートを効果的に抑制することができる。
さらに、この実施の形態によれば、半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間にあらかじめプリプレグが形成されているので、第３の実施の形態によりも押圧時の圧力や加熱温度を低減することができる。
また、第１樹脂形成板に第２絶縁性樹脂層である板状のプリプレグが別途設けられているため、半導体装置内蔵基板の厚みに応じて第１樹脂形成板の厚みを調整可能である。そのうえ、この場合においても、プリプレグに形成された凹部によって、半導体装置内蔵基板の表面の平坦性が向上する。
＜第５の実施の形態＞
図１３を参照して、この発明の第５の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、単層のプリプレグに対して凹部が形成されている第１樹脂形成板を用いる点が第４の実施の形態との主な相違点である。
そこで、この実施の形態では、第１樹脂形成板を、以下のいずれかの方法で作製する。
第１の方法は、図１３（Ａ）に示すように、平板状の上型１２２と、凸部１２４を有する下型１２６との金型１２８を用意する。凸部１２４は、樹脂形成板配置工程で、第１樹脂形成板と複合基板とを重ね合わせたときに、プリプレグのうち半導体装置と対向する部分に対応する位置に設けてある。上型１２２と下型１２６との間に、未硬化のプリプレグ１３０を供給した後、上型１２２と下型１２６との間に荷重（例えば、９．８×１０Ｐａ（約１０ｋｇｆ／ｃｍ２））を加えながら、１２０℃で５分間加熱して半硬化状態にする。尚、プリプレグ１３０は、ガラス繊維にエポキシ樹脂やビスマレイドトリジアン等を含浸させたプリプレグである。その後、半導体装置に対応する部分に凹部１２５が形成された半硬化状態のプリプレグ１３１と銅箔９９とを、熱圧着によって貼り合わせて、第１樹脂形成板１３３を作製する（図１３（Ｂ））。
第２の方法は、上型１２２と下型１２６との間に、既に半硬化状態であるプリプレグ１３１を設けた後、上型１２２と下型１２６との間に荷重（例えば、９．８×１０Ｐａ（約１０ｋｇｆ／ｃｍ２））を加えながら１５０℃以上で保持して、凹部１２５が形成された半硬化状態のプリプレグとする。こうして、第１の方法と同様に、銅箔９９に貼り合わせて第１樹脂形成板１３３を作製する（図１３（Ｂ）参照）。
第３の方法は、支持部１３５に支持された半硬化状態のプリプレグ１３１に、凹部１２５を回転刃等の切削手段１２９を用いて形成する（図１３（Ｃ））。その後、支持部１３５から剥離したプリプレグ１３１を、第１の方法と同様に、銅箔９９に貼り合わせて第１樹脂形成板１３３を作製する（図１３（Ｂ）参照）。
その後、この第１樹脂形成板１３３を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第４の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、単層のプリプレグに対して凹部を形成するため、第４の実施の形態よりも第１樹脂形成板の作製が簡便になる。よって、半導体装置内蔵基板単位の製品コストを低減することができる。
＜第６の実施の形態＞
図１４を参照して、この発明の第６の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、金属板９９上に、プリプレグの代わりに、ガラス繊維が含有されていない熱硬化性樹脂１４０が形成された、第１樹脂形成板１４５を用いる点が第２の実施の形態との主な相違点である。
すなわち、図１４に示すように、銅箔９９と、エポキシ樹脂やビスマレイドトリジアン等の板状の熱硬化性樹脂１４０とを熱圧着によって貼り合わせて、第１樹脂形成板１４５を作製する。
その後、第１樹脂形成板１４５を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第２の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、第２の実施の形態に比べて樹脂の流動性を向上させることができる。その結果、半導体装置１０と配線基板６０との間隙が当該樹脂によって容易に封止できるため、アンダーフィル工程が不要である。よって、半導体装置内蔵基板単位の製品コストを低減することができる。
＜第７の実施の形態＞
図１５を参照して、この発明の第７の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、銅箔９９のうち、半導体装置内蔵基板と対向する部分が露出されるように、熱硬化性樹脂１５２に開孔１５４が形成された第１樹脂形成板１５６を用いる点が第６の実施の形態との主な相違点である。
そこで、この実施の形態では、第１樹脂形成板を、以下の方法で作製する。
先ず、例えば、第３の実施の形態で説明した金型９５（図１０（Ａ）参照）を用いて、熱硬化性樹脂１５２に開孔１５４を打ち抜き加工する。この開孔１５４は、熱硬化性樹脂１５２と複合基板７５とを重ね合わせたときに、複合基板７５を構成する半導体装置１０を収容可能な位置及び大きさに設けてある。その後、開孔１５４を有する熱硬化性樹脂１５２と、銅箔９９とを熱圧着によって貼り合わせる。こうして、樹脂形成板配置工程時に、半導体装置１０に対応する部分の銅箔９９が、熱硬化性樹脂１５２の開孔１５４から露出された、第１樹脂形成板１５６を作製する（図１５）。
その後、この第１樹脂形成板１５６を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第６の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態では、第１の樹脂形成板のうち半導体装置に対応する部分の熱硬化性樹脂を予め除去してあるので、押圧工程時に、半導体装置の容量分の熱硬化性樹脂が押し出されて、基板表面の平坦性が阻害されるのを抑制できる。その結果、半導体装置内蔵基板の表面の平坦性が向上される。
＜第８の実施の形態＞
図１６を参照して、この発明の第８の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、第１樹脂形成板と複合基板とを重ね合わせたときに、第１樹脂形成板が有する熱硬化性樹脂のうち半導体装置に対応する部分に凹部が形成された、第１樹脂形成板を用いる点が第７の実施の形態との主な相違点である。
そこで、この実施の形態では、第１樹脂形成板を、以下の方法で作製する。
先ず、例えば、第３の実施の形態で説明した金型９５（図１０（Ａ）参照）を用いて、第１絶縁性樹脂層としての熱硬化性樹脂１５３に開孔１５５を打ち抜き加工する。この開孔１５５は、樹脂形成板配置工程時に、第１樹脂形成板１６２と複合基板７５とを重ね合わせたときに、複合基板７５が具える半導体装置１０を収容可能な位置及び大きさに設けてある。その後、開孔１５５を有する熱硬化性樹脂１５３と銅箔９９との間に、第２絶縁性樹脂層としての板状の熱硬化性樹脂１５８を挟んで熱圧着する。この構成例では、熱硬化性樹脂１５３を、半導体装置１０と同程度の厚みとし、熱硬化性樹脂１５８を、積層された熱硬化性樹脂１６０の総厚が所定厚みとなるように調整して形成する。こうして、樹脂形成板配置工程時に、半導体装置に対応する部分の熱硬化性樹脂１５８が熱硬化性樹脂１５３の開孔１５５から露出された、すなわち、積層された熱硬化性樹脂１６０（１５３、１５８）に対して凹部１６１が形成された、第１樹脂形成板１６２を作製する（図１６）。
その後、この第１樹脂形成板１６２を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第７の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間に、基板表面の平坦性を阻害しない程度の膜厚となるように熱硬化性樹脂が充填されるので、両者間のショートを効果的に抑制することができる。
さらに、この実施の形態によれば、半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間にあらかじめ熱硬化性樹脂が形成されているので、第７の実施の形態によりも押圧時の圧力や加熱温度を低減することができる。
また、第１樹脂形成板に第２絶縁性樹脂層である板状の熱硬化性樹脂が別途設けられているため、半導体装置内蔵基板の厚みに応じて第１樹脂形成板の厚みを調整可能である。そのうえ、この場合においても、熱硬化性樹脂に形成された凹部によって、半導体装置内蔵基板の表面の平坦性が向上する。
＜第９の実施の形態＞
図１７を参照して、この発明の第９の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、単層の熱硬化性樹脂に対して凹部が形成されている、第１樹脂形成板を用いる点が第８の実施の形態との主な相違点である。
そこで、この実施の形態では、第１樹脂形成板を、例えば、第５の実施の形態で説明した金型１２８や切削手段１２９（図１３（Ａ）及び（Ｃ）参照）を用いて、半導体装置に対応する部分に凹部１７０が形成された半硬化状態の熱硬化性樹脂１６５を形成する。その後、凹部１７０を有する熱硬化性樹脂１６５と銅箔９９とを、熱圧着によって貼り合わせて、第１樹脂形成板１７２を作製する（図１７）。
その後、この第１樹脂形成板１７２を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第８の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、単層の熱硬化性樹脂に対して凹部を形成するため、第８の実施の形態よりも第１樹脂形成板の作製が簡便になる。よって、半導体装置内蔵基板単位の製品コストを低減することができる。
＜第１０の実施の形態＞
図１８を参照して、この発明の第１０の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、金属板９９と板状の熱硬化性樹脂１７６との間に、板状のプリプレグ１７４が所定厚みで介挿された第１樹脂形成板１７８を用いる点が第６の実施の形態との主な相違点である。
すなわち、図１８に示すように、この実施の形態の第１樹脂形成板１７８は、銅箔９９、プリプレグ１７４及び熱硬化性樹脂１７６が熱圧着によって順次貼り合わされている。
その後、この第１樹脂形成板１７８を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第６の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態のでは、第１樹脂形成板の銅箔上に所定厚みで形成されている流動性の低いプリプレグによって、完成した半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間に、プリプレグを主とする絶縁性部材を確実に残留させることができる。よって、これら両者間のショートをより一層効果的に抑制することができる。
＜第１１の実施の形態＞
図１９を参照して、この発明の第１１の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、第２絶縁性樹脂層として、熱硬化性樹脂の代わりにプリプレグによって形成された第１樹脂形成板を用いている点が第８の実施の形態との主な相違点である。
そこで、この実施の形態では、第１樹脂形成板を以下の方法で作製する。
すなわち、第８の実施の形態で説明した、開孔１５５を有する熱硬化性樹脂１５３と銅箔９９との間に、第２絶縁性樹脂層として、この実施の形態では板状のプリプレグ１８０を挟んで熱圧着する。この構成例では、プリプレグ１８０を、積層された絶縁性樹脂１８６（１５３、１８０）の総厚が所定厚みとなるように調整して形成する。こうして、樹脂形成板配置工程時に、半導体装置に対応する部分のプリプレグ１８０が熱硬化性樹脂１５３の開孔１５５から露出された、すなわち、積層された絶縁性樹脂１８６（１５３、１８０）に凹部１６１が形成された、第１樹脂形成板１９０を作製する（図１９）。
その後、この第１樹脂形成板１９０を、第２の実施の形態の第１樹脂形成板７４の代わりに用いて、第２の実施の形態と同様に、図８を参照して説明した樹脂形成板配置工程以降の工程を行う（説明省略）。
上述した説明から明らかなように、この実施の形態によれば、第８の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態のでは、第１樹脂形成板の銅箔上に所定厚みで形成されている流動性の低いプリプレグによって、完成した半導体装置内蔵基板の半導体装置の裏面と銅箔９９との間に、プリプレグを主とする絶縁性部材を確実に残留させることができる。よって、これら両者間のショートをより一層効果的に抑制することができる。
＜第１２の実施の形態＞
図２０を参照して、この発明の第１２の実施の形態につき説明する。
この実施の形態では、半導体装置内蔵基板を製造するに当たり、樹脂形成板配置工程において、配線基板６０のうち、第１樹脂形成板と面する領域と第１樹脂形成板と面しない領域との割合が実質的に等しくなるように、配線基板６０上に、所定厚みのスペーサ１９５を形成する点が第３の実施の形態との主な相違点である。
すなわち、図２０に示すように、配線基板６０上に、第１樹脂形成板１０１と面する領域と第１樹脂形成板１０１と面しない領域との割合が実質的に等しくなるように、プリプレグとは異なる材料からなる所定厚みのスペーサ１９５を形成する。尚、ここでは、第１樹脂形成板と面する領域と第１樹脂形成板と面しない領域との割合が等しくなる場合はもとより、当該割合を等しくした場合と同様の効果が得られる程度の範囲を含むものとする。
そして、当該スペーサ１９５の形成に伴い、半導体装置に対応する部分はもとより、スペーサに対応する部分にも、上述した開孔や凹部を同様に形成する。尚、スペーサ１９５の厚みを、プリプレグの硬化時に当該プリプレグの厚み方向に発生する硬化収縮の差を考慮して、半導体装置と実質的に同じ厚みとなるように形成するのが好適である。
また、必要に応じてスペーサ１９５の表面に任意好適な絶縁処理等を施しても良い。
上述した説明から明らかなように、この実施の形態によれば、第３の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、配線基板上の各領域において発生する、プリプレグの厚み方向の硬化収縮のばらつきを緩和させることができる。よって、半導体装置内蔵基板の表面の平坦性をさらに向上させることができる。
尚、この実施の形態は、上述した第４〜第１１の実施の形態にも同様に適用可能である。
＜第１３の実施の形態＞
図２１を参照して、この発明の第１３の実施の形態につき説明する。
この実施の形態では、プリプレグ硬化層３２の代わりに、絶縁層の両面及び両面間に配線部３０４が形成された配線基板３００を用いて半導体装置内蔵基板４００を構成している点が第１の実施の形態との主な相違点である。
具体的には、図２１に示すように、半導体装置１０が、配線基板３００上に、ダイスボンド剤３８を介して載置され固定されている。ここでの配線基板３００は、絶縁層３０２の一つであるガラスエポキシ基材３０６と、ガラスエポキシ基材３０６の両面に形成された銅箔による配線３０７、及び当該両面間を電気的に接続する導体部３０８とを具えている。配線３０７及び導体部３０８が配線部３０４を構成している。
また、このような半導体装置内蔵基板４００は、第１の実施の形態で説明した半導体装置固定工程において、上述した構成を有する配線基板３００上にダイスボンド剤３８を介して半導体装置１０を固定することにより製造できる。尚、半導体装置内蔵基板４００に、他の能動素子や受動素子を内蔵させる場合も、半導体装置の場合と同様の方法で行うことができる。
上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、半導体装置を配線基板上に載置した積層構造のため、第１の実施の形態よりも高密度配線が期待できる。また、導体パターンを具えるプリプレグを用いた第２の実施の形態の積層方式と比較しても、単位高さ当たりの積層数を多くできるのでより一層の高密度配線が期待できる。
＜第１４の実施の形態＞
図２２を参照して、この発明の第１４の実施の形態につき説明する。
この実施の形態では、ビルドアップ層と導電体パターンを具えるプリプレグ層とを併せた積層構造とした点が、第１３の実施の形態との主な相違点である。
具体的には、図２２に示すように、この実施の形態では、ビルドアップ層５５上に、絶縁層３３０の一つであるプリプレグ硬化層３１０が形成されており、当該プリプレグ硬化層３１０の外側表面には、導電体である銅箔によって配線３１２やランド３１４が形成されている。また、ポスト部２０から第１絶縁層３４上にわたって形成されている銅からなる第１導電配線４１２、配線３１２及びランド３１４は、半導体装置内蔵基板５００の表裏間を貫通する、第２導電配線としての導体部４１５と電気的に接続されている。すなわち、導体部４１５は、この実施の形態の基板内配線部４２０を構成する第２導電配線である。ランド３１４上には、外部端子４０が形成されている。すなわち、この実施の形態における基板内配線部４２０は、第１導電配線４１２及び第２導電配線４１５を具えた構成である。
また、このような半導体装置内蔵基板５００は、第１の実施の形態で説明した、第２絶縁層形成工程の後であって外部端子形成工程の前に、例えば、熱圧着によって銅箔付きのプリプレグ硬化層３１０を積層した後、導体部４１５、配線３１２やランド３１４を形成することにより製造できる。尚、半導体装置内蔵基板５００に、他の能動素子や受動素子を内蔵させる場合も、半導体装置の場合と同様の方法で行うことができる。
上述した説明から明らかなように、この実施の形態によれば、第１３の実施の形態と同様の効果を得ることができる。
さらに、この実施の形態によれば、表面に導電体パターンが形成されたプリプレグ硬化層によって積層構造を形成可能なため、高密度配線を安価に実現することができる。
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
例えば、半導体装置１０は、上述したスタック型ＭＣＰのみに限定されない。すなわち、第１電極パッドと電気的に接続される再配線層を、第１半導体チップ以外の領域上にわたって延在可能とする拡張部として機能する突出部を具えた構成であれば良い。よって、例えば、(1)ＷＣＳＰの側端面又はチップの主表面と対向する面と接触して設けられた拡張部を具える構造や、(2)ＭＣＰであっても、実質的に同一面上に並設された複数個の半導体チップの各側端面と接触して設けられた拡張部が形成された、横置き型ＭＣＰ構造等を目的や設計に応じて選択することができる。以下に、半導体装置１０の一例につき説明する。
先ず、(1)としては、例えば、以下に説明する（イ）〜（ニ）の構造を任意好適に選択することができる。（イ）：半導体チップ６０２の側壁面６０２ｂと接触する枠状の拡張部６０４を具え、半導体チップ６０２の主表面６０２ａ上の絶縁膜６０５から露出された電極パッド６０６に一端が接続された再配線層６０７の他端が拡張部６０４上にまで延出しており、当該再配線層６０７上に頂面が封止層６０３から露出されたポスト部６０９が形成されている構造（図２３（Ａ））。（ロ）：（イ）が、さらに支持部６０８上に載置されている構造（図２３（Ｂ））。（ハ）：（イ）で説明した拡張部６０４の代わりに、半導体チップ６０２の主表面６０２ａを露出させるように、当該半導体チップ６０２を埋め込む拡張部６１２が設けられている構造（図２３（Ｃ））。（ニ）：半導体チップ６０２が、当該半導体チップ６０２の側壁面６０２ｂと主表面６０２ａとの稜部を面取りしてなる傾斜側壁面６０２ｃを有し、この傾斜側壁面６０２ｃの主表面６０２ａ側の面領域の一部を露出させるように枠状の拡張部６１４が設けられている構造（尚、半導体チップ６０２及び拡張部６１４を支持する支持部６００が、目的や設計に応じて設けてあっても良い。）（図２４（Ａ））。（ホ）：半導体チップ６０２を埋め込む封止層６１０の表面領域に第２再配線層６１１が転写によって形成されており、第２再配線層６１１と絶縁膜６０５から露出された電極パッド６０６とが、第１再配線層６１３及びポスト部６１５を介して電気的に接続されている構造（図２４（Ｂ））。また、(2)としては、例えば、支持部６２０上に、複数個の半導体チップ６２２が所定間隔で同一面上に並設されており、これら半導体チップ６２２の各側端面と接触する拡張部６２４を具え、半導体チップ６２２の主表面６２２ａ上の絶縁膜６２５から露出された電極パッド６２６に一端が接続された再配線層６２８の他端が、拡張部６２４上にまで延出している。さらに、再配線層６２８は、半導体チップ６２２及び拡張部６２４を覆う封止層６３０のうち、当該再配線層６２８上に形成されたビア６３２を介して、封止層６３０上のランド６３４と電気的に接続されている構造（図２５）。
１０：半導体装置
１０ａ；半導体装置の表面
１２：第１半導体チップ
１２’：個片化前の第１半導体チップ
１２ａ：第１半導体チップの主表面
１２ｂ：第１半導体チップの側壁面
１２ｃ：第１半導体チップの裏面
１２ｘ：第１半導体チップの側壁
１３：第２半導体チップ
１３ａ：第１半導体チップの搭載面
１３ｂ：第１半導体チップの載置面
１３ｃ：第１半導体チップの不載置面
１３Ｘ：中央領域
１３Ｙ：突出部
１４：第１電極パッド
１６：絶縁膜
１８：再配線層（装置内配線部）
１９：ブレード
２０：ポスト部（導電部）
２０ａ：ポスト部の頂面
２２：封止層
２３：第２電極パッド
２５、２７：半導体ウェハ
２６：ウェハ固定用テープ
３０、３５、３０２、３３０：絶縁層
３２：基材
３２ａ：基材の搭載面
３４：第１絶縁層
３６：第２絶縁層
３６ａ：開口部
３７：溝
３８：ダイスボンド剤
４０：外部端子
５０、５１、４２０：基板内配線部
５３：半田ボール
５５：ビルドアップ層
６０、３００：配線基板
６２、３０６：ガラスエポキシ基材
６４、７７、３０７、３１２：配線
６５、６０６、６２６：電極パッド
６５ａ：電極パッドの表面
６６、８８：スルーホール
６８：導体部
６９、４１２：第１導電配線
７０、８０、９７、１０３、１１０、１１３、１３０、１３１、１７４、１８０：プリプレグ（絶縁性樹脂層）
７２、８２：金属板
７３：第１プリプレグ硬化層
７４ １０１、１１５、１３３、１４５、１５６、１６２、１７２、１７８、１９０：第１樹脂形成板
７５：複合基板
７８、３１４、６３４：ランド
８３：第２プリプレグ硬化層
８４：第２樹脂形成板
８５、４１５：導体部（第２導電配線）
９０：積層体
９１：押出し部
９２、１２４：凸部
９３：受け部
９４、１２０、１２５、１６１、１７０：凹部
９５、１２８：金型
９８、１０４、１５４、１５５：開孔
９９：銅箔
１００、２００、４００、５００：半導体装置内蔵基板
１２２：上型
１２６：下型
１２９：切削手段
１３５：支持部
１４０、１５２、１５３、１５８、１６０、１６５、１７６：熱硬化性樹脂
１８６：積層された絶縁性樹脂
１９５：スペーサ
３０４：配線部
３０７、３１２：配線
３０８、４１５：導体部
３１０：プリプレグ硬化層
３４１：包囲部
３４２：被覆部
６００、６２０：支持部
６０２、６２２：半導体チップ
６０２ａ、６２２ａ：半導体チップの主表面
６０２ｂ：半導体チップの側壁面
６０２ｃ：半導体チップの傾斜側壁面
６０３、６１０、６３０：封止層
６０４、６１２、６１４、６２４：拡張部（突出部）
６０５：絶縁膜
６０７：再配線層
６０８：支持部
６０９、６１５：ポスト部
６１１：第２再配線層
６１３：第１再配線層
６３２：ビア

Claims (17)

  1. 第１半導体チップ、該半導体チップと電気的に接続され、かつ該半導体チップの側面よりも外方へ引き出されて設けられている装置内配線部、及び該第１半導体チップを封止する封止層を含む半導体装置を用意する工程と、
    該半導体装置を基材上に固定し、しかる後、該基材上に前記半導体装置を埋め込む絶縁層、及び該絶縁層上に形成される外部端子を形成し、該外部端子と前記装置内配線部とを電気的に接続する工程と
    を含むことを特徴とする半導体装置内蔵基板の製造方法。
  2. 請求項１に記載の半導体装置内蔵基板の製造方法において、
    前記半導体装置として、前記第１半導体チップの側面から外方へ突出する突出部を具える当該半導体装置を用意することを特徴とする半導体装置内蔵基板の製造方法。
  3. 請求項２に記載の半導体装置内蔵基板の製造方法において、
    前記第１半導体チップの側壁面を含む平面と前記突出部の表面を含む平面とがなす、該第１半導体チップ側の交差角を鋭角とすることを特徴とする半導体装置内蔵基板の製造方法。
  4. 請求項３に記載の半導体装置内蔵基板の製造方法において、
    前記交差角を４５°から６０°の範囲内の値とすることを特徴とする半導体装置内蔵基板の製造方法。
  5. 請求項１に記載の半導体装置内蔵基板の製造方法において、
    前記半導体装置として、支持体及び該支持体の載置面上に接着された第１半導体チップを含む積層構造と、該積層構造を封止する封止層とを含む半導体装置を用意することを特徴とする半導体装置内蔵基板の製造方法。
  6. 請求項５に記載の半導体装置内蔵基板の製造方法において、
    前記半導体装置として、前記支持体の一部分として形成されており、該第１半導体チップの側面から外方へ突出する突出部を具える当該半導体装置を用意することを特徴とする半導体装置内蔵基板の製造方法。
  7. 請求項５または６に記載の半導体装置内蔵基板の製造方法において、
    前記第１半導体チップの側壁面と前記載置面とがなす、該第１半導体チップ側の交差角を鋭角とすることを特徴とする半導体装置内蔵基板の製造方法。
  8. 請求項７に記載の半導体装置内蔵基板の製造方法において、
    前記交差角を４５°から６０°の範囲内の値とすることを特徴とする半導体装置内蔵基板の製造方法。
  9. 主表面に第１電極パッドが形成された第１半導体チップ、該第１半導体チップと接触しかつ該第１半導体チップの側面から外方へ突出する突出部、前記第１電極パッドから前記突出部の表面上までにわたって設けられた装置内配線部、該装置内配線部と接続されていて該装置内配線部上に設けられた導電部、及び前記主表面及び前記突出部の表面上を前記導電部の頂面を露出させる状態で覆う封止層を具える半導体装置を用意する第１工程と、
    該半導体装置を埋め込む絶縁層、該絶縁層上に形成される外部端子、及び前記導電部と前記外部端子とを電気的に接続する基板内配線部を形成する第２工程と
    を含むことを特徴とする半導体装置内蔵基板の製造方法。
  10. 請求項９に記載の半導体装置内蔵基板の製造方法において、
    前記第１半導体チップの側壁面を含む平面と前記突出部の表面を含む平面とがなす、該第１半導体チップ側の交差角を鋭角とすることを特徴とする半導体装置内蔵基板の製造方法。
  11. 請求項１０に記載の半導体装置内蔵基板の製造方法において、
    前記交差角を４５°から６０°の範囲内の値とすることを特徴とする半導体装置内蔵基板の製造方法。
  12. 支持体の載置面に接着され、かつ主表面に第１電極パッドが形成された第１半導体チップ、前記支持体の一部分として形成されており、該第１半導体チップの側面から外方へ突出する突出部、前記第１電極パッドから前記突出部の表面上までにわたって設けられた装置内配線部、該装置内配線部と接続されていて該装置内配線部上に設けられた導電部、及び前記主表面及び前記突出部の表面上を前記導電部の頂面を露出させる状態で覆う封止層を具える半導体装置を用意する第１工程と、
    該半導体装置を埋め込む絶縁層、該絶縁層上に形成される外部端子、及び前記導電部と前記外部端子とを電気的に接続する基板内配線部を形成する第２工程と
    を含むことを特徴とする半導体装置内蔵基板の製造方法。
  13. 請求項１２に記載の半導体装置内蔵基板の製造方法において、
    前記第１半導体チップの側壁面と前記載置面とがなす、該第１半導体チップ側の交差角を鋭角とすることを特徴とする半導体装置内蔵基板の製造方法。
  14. 請求項１３に記載の半導体装置内蔵基板の製造方法において、
    前記交差角を４５°から６０°の範囲内の値とすることを特徴とする半導体装置内蔵基板の製造方法。
  15. 請求項１２〜１４のいずれかに記載の半導体装置内蔵基板の製造方法において、
    前記支持体を第２半導体チップとすることを特徴とする半導体装置内蔵基板の製造方法。
  16. 請求項９〜１５に記載の半導体装置内蔵基板の製造方法において、
    前記第２工程は、
    基材上に前記半導体装置を固定する半導体装置固定工程と、
    前記基材及び前記半導体装置上に、前記半導体装置の導電部の頂面が露出されるように、前記絶縁層のうちの第１絶縁層を形成する第１絶縁層形成工程と、
    前記導電部から前記第１絶縁層上へと延在する前記基板内配線部を形成する基板内配線部形成工程と、
    前記基板内配線部の表面の一部が露出されるように、前記第１絶縁層及び基板内配線部上に、前記絶縁層のうちの第２絶縁層を形成する第２絶縁層形成工程と、
    露出している前記基板内配線部上に外部端子を形成する外部端子形成工程と
    を含むことを特徴とする半導体装置内蔵基板の製造方法。
  17. 請求項１６に記載の半導体装置内蔵基板の製造方法において、
    前記基材の両面及び該両面間には、前記基板内配線部としての導電配線が形成されていることを特徴とする半導体装置内蔵基板の製造方法。
JP2009174618A 2009-07-27 2009-07-27 半導体装置内蔵基板の製造方法 Expired - Lifetime JP5089660B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009174618A JP5089660B2 (ja) 2009-07-27 2009-07-27 半導体装置内蔵基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009174618A JP5089660B2 (ja) 2009-07-27 2009-07-27 半導体装置内蔵基板の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006326551A Division JP4480710B2 (ja) 2006-12-04 2006-12-04 半導体装置内蔵基板

Publications (2)

Publication Number Publication Date
JP2009246397A true JP2009246397A (ja) 2009-10-22
JP5089660B2 JP5089660B2 (ja) 2012-12-05

Family

ID=41307899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009174618A Expired - Lifetime JP5089660B2 (ja) 2009-07-27 2009-07-27 半導体装置内蔵基板の製造方法

Country Status (1)

Country Link
JP (1) JP5089660B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0425038A (ja) * 1990-05-16 1992-01-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置
JP2001015650A (ja) * 1999-06-29 2001-01-19 Nec Corp ボールグリッドアレイパッケージとその製造方法
JP2001257310A (ja) * 2000-03-09 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法およびその試験方法
JP2003046028A (ja) * 2001-07-27 2003-02-14 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2003229513A (ja) * 2001-11-29 2003-08-15 Sony Corp 素子内蔵基板および素子内蔵基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0425038A (ja) * 1990-05-16 1992-01-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置
JP2001015650A (ja) * 1999-06-29 2001-01-19 Nec Corp ボールグリッドアレイパッケージとその製造方法
JP2001257310A (ja) * 2000-03-09 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法およびその試験方法
JP2003046028A (ja) * 2001-07-27 2003-02-14 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2003229513A (ja) * 2001-11-29 2003-08-15 Sony Corp 素子内蔵基板および素子内蔵基板の製造方法

Also Published As

Publication number Publication date
JP5089660B2 (ja) 2012-12-05

Similar Documents

Publication Publication Date Title
JP3904541B2 (ja) 半導体装置内蔵基板の製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
JP4752825B2 (ja) 半導体装置の製造方法
JP2006173232A (ja) 半導体装置およびその製造方法
TWI628757B (zh) 終極薄扇出型晶片封裝構造及其製造方法
JPWO2007043639A1 (ja) プリント配線基板及びプリント配線基板の製造方法
JP5367523B2 (ja) 配線基板及び配線基板の製造方法
JP4636090B2 (ja) 半導体装置およびその製造方法
TWI611523B (zh) 半導體封裝件之製法
JP4379693B2 (ja) 半導体装置およびその製造方法
JP4480710B2 (ja) 半導体装置内蔵基板
JP2009260165A (ja) 半導体装置
JP4438389B2 (ja) 半導体装置の製造方法
JP5089660B2 (ja) 半導体装置内蔵基板の製造方法
JP4321758B2 (ja) 半導体装置
WO2019189063A1 (ja) 半導体装置及び配線構造体の製造方法
JP4596053B2 (ja) 半導体装置の製造方法および半導体構成体組立体
JP4316623B2 (ja) 半導体装置の製造方法
JP4913372B2 (ja) 半導体装置
JP4990492B2 (ja) 半導体装置
JP2006229111A (ja) 半導体装置の製造方法および半導体装置
JP4461801B2 (ja) 半導体装置およびその製造方法
JP4341484B2 (ja) 半導体装置およびその製造方法
JP4561079B2 (ja) 半導体装置の製造方法
JP4265478B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120911

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5089660

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term