JP2003046028A - 多層プリント配線板の製造方法 - Google Patents

多層プリント配線板の製造方法

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Abstract

(57)【要約】 【課題】 高温多湿下やヒートサイクル条件下において
も、半導体素子の浮き上がりや、半導体素子と接着剤層
との間で剥離が発生せず、信頼性に優れた多層プリント
配線板を製造する方法を提供する。 【解決手段】 基板に形成した凹部に半導体素子を内蔵
または収納した後、前記基板上に層間樹脂絶縁層と導体
回路とを積層形成するとともに、前記半導体素子と導体
回路、および、上下の導体回路を接続するバイアホール
を形成する多層プリント配線板の製造方法であって、前
記凹部に内蔵または収納する半導体素子の壁面に、予
め、紫外線・オゾン洗浄を施しておくことを特徴とする
多層プリント配線板の製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多層プリント配線
板の製造方法に関し、特にICチップ等の半導体素子が
内蔵された多層プリント配線板の製造方法に関する。
【0002】
【従来の技術】従来、ICチップ等の半導体素子とプリ
ント配線板とは、ワイヤーボンディング、TAB(Tape
Automated Bonding)、フリップチップボンディング等の
実装方法を用いて電気的に接続しており、これらの方法
で実装した半導体素子は、プリント配線板を介して駆動
させていた。
【0003】これらの実装方法では、ICチップ等とプ
リント配線板との間を接続用のリード部品(ワイヤー、
リード、バンプ)を介して電気的に接続しており、その
ため、これらの各リード部品が、切断されたり、腐食さ
れたりしてしまうとICチップとプリント配線板との間
の接続が遮断されたり、ICチップの誤作動の原因とな
ってしまうことがあった。
【0004】また、それぞれの実装方式では、ICチッ
プやリード部品を保護するためにエポキシ樹脂等の樹脂
によって封止を行っており、この樹脂が充填時に気泡を
含有していると、その気泡が起点となって、リード部品
の破壊やICパッドの腐食、信頼性の低下を招いてしま
うことがあった。また、熱可塑性樹脂等による封止を行
う場合には、それぞれの部品に合わせて樹脂充填用プラ
ンジャー、金型等を作製する必要があり、熱硬化性樹脂
による封止を行う場合には、リード部品、ソルダーレジ
ストなどの材質等を考慮して樹脂を選定しなくてはなら
ず、コストが高くなる原因になっていた。
【0005】そこで、近年、このような問題点を解決す
るために、ICチップ等の半導体素子を基板に内蔵また
は収納した多層プリント配線板が開示されている。特開
平9−321408号公報では、ダイパッド上にスタッ
ドバンプを形成した半導体素子が基板に埋め込まれ、バ
イアホールを介して、該スタッドバンプと上層の導体回
路とが電気的に接続された多層プリント配線板が開示さ
れている。しかしながら、この多層プリント配線板で
は、スタッドバンプの形状がタマネギ状であり、その高
さにバラツキがあることに起因して、基板上に形成され
た層間絶縁層は厚さが均一でなく、その表面が平坦にな
らないことがあり、この場合には、バイアホールを介し
た電気的接続に接続不良が発生することがあった。ま
た、この多層プリント配線板は、その構造上、バイアホ
ール用開口を一括形成することができず、生産性の劣る
ものであった。
【0006】また、特開平10−256429号公報で
は、セラミック基板に半導体素子が収納され、該半導体
素子がフリップチップにより導体回路と電気的に接続さ
れた多層配線板が開示されている。この多層配線板で用
いられているアルミナや窒化アルミニウム等を材料とす
るセラミック基板は、外形加工性に劣るため半導体素子
の納まりがよくない。そのため、半導体素子のパッドの
高さが不均一になり、パッドと導体回路との間で接続不
良が発生することがあった。
【0007】また、特開平11−126978号公報で
は、基板に空隙部が形成され、この空隙部に半導体素子
が収納された多層プリント配線板が開示されている。し
かしながら、このように半導体素子を内蔵した多層プリ
ント配線板であっても、該半導体素子と導体回路とを半
田、TAB、ワイヤーボンディング等のリード部品を介
して接続した場合には、上述の問題点を解決することが
出来なかった。また、基板の空隙部に半導体素子を収納
した際に、該半導体素子と基板との間に空隙が存在する
場合には、半導体素子の位置ずれが発生しやすく、接続
信頼性の低下につながることがあった。
【0008】
【発明が解決しようとする課題】そこで、このような問
題点を解決するため、本出願人によって、リード部品を
介さずに、ICチップ等の半導体素子と直接電気的接続
を行うことができる多層プリント配線板として、基板に
設けられた開口部、貫通孔またはザグリ部にICチップ
等が内蔵または収容され、さらに、該基板上に層間樹脂
絶縁層と導体回路とが積層され、該ICチップと導体回
路の間や、層間樹脂絶縁層を介した上下の導体回路間が
バイアホールを介して電気的に接続された多層プリント
配線板が提案されている。
【0009】このような多層プリント配線板は、例え
ば、下記の製造方法により製造することができる。即
ち、まず、基板の片面にザクリ加工等により凹部を形成
し、続いて、上記凹部内に接着剤層を介してICチップ
を収納する。次に、樹脂組成物を塗布したり、樹脂フィ
ルムを圧着したりすることにより絶縁樹脂層を形成し、
さらに、露光・現像処理や、レーザ処理を行うことによ
りバイアホール用開口を形成し、その後、硬化処理を経
て層間樹脂絶縁層を形成する。
【0010】さらに、層間樹脂絶縁層の表面に無電解め
っき処理等により薄膜導体層を形成し、この薄膜導体層
上にめっきレジストを形成した後、電解めっきにより厚
付けを行い、めっきレジスト剥離後にエッチングを行っ
て、独立した導体回路とバイアホールとを形成する。こ
れを繰り返した後、最後に導体回路を保護するためのソ
ルダーレジスト層を形成し、さらに、外部基板と接続す
るための半田バンプ等の接続端子を形成することによ
り、ICチップを内蔵した多層プリント配線板を製造す
ることができる。
【0011】このような方法を用いて製造したICチッ
プ等を内蔵した多層プリント配線板は、ICチップ等と
多層プリント配線板との接続に、リード部品や封止樹脂
が用いられていないため、上述したリード部品の破壊や
ICチップの腐食といった問題が発生せず、接続信頼性
に優れ、また、上記した製造方法では、製造時にICチ
ップ等の半導体素子を実装するため、低コストで半導体
素子を実装することができる。
【0012】しかしながら、上記した方法で製造した多
層プリント配線板は、接続信頼性に優れるものの、過酷
な条件下、即ち、高温多湿下や、ヒートサイクル条件下
において、半導体素子と基板等との間で剥離が発生した
り、基板に内蔵または収納されていた半導体素子が基板
から浮き上がってしまう現象(以下、本明細書では、こ
のような現象をポップコーン現象ともいう)が発生した
りし、これを原因とした接続不良や信頼性の低下を招く
ことがあった。
【0013】また、本発明者等による検討の結果、この
ような不都合の発生は、下記の要因によるものではない
かと考えられた。即ち、上述した工程を経る多層プリン
ト配線板の製造において、ICチップ等の半導体素子を
内蔵または収納する際に、該半導体素子の壁面にゴミや
異物等が付着しており、多層プリント配線板製造後、こ
の異物等が起点となって、接着剤層にクラックが発生し
たり、接着剤層の剥離が発生したりし、上述した不都合
が発生するのではないかと考えられた。
【0014】
【課題を解決するための手段】そこで、発明者らは、こ
のような問題を解消するために鋭意検討した結果、多層
プリント配線板の製造において、基板に半導体素子を収
納または内蔵する際に、予め、半導体素子の壁面に洗浄
処理を施しておけばよいことに想到し、半導体素子の壁
面の洗浄処理方法について検討した。その結果、紫外線
・オゾン洗浄が有用であることを見出し、本発明の多層
プリント配線板の製造方法を完成した。
【0015】即ち、本発明の多層プリント配線板の製造
方法は、基板に形成した凹部に半導体素子を内蔵または
収納した後、上記基板上に層間樹脂絶縁層と導体回路と
を積層形成するとともに、上記半導体素子と導体回路、
および、上下の導体回路を接続するバイアホールを形成
する多層プリント配線板の製造方法であって、上記凹部
に内蔵または収納する半導体素子の壁面に、予め、紫外
線・オゾン洗浄を施しておくことを特徴とする。
【0016】また、本発明の製造方法の紫外線・オゾン
洗浄においては、波長254nmの紫外線を20〜70
mW/cm強度で照射することが望ましい。また、上
記紫外線・オゾン洗浄におけるオゾン濃度は、50〜2
00volppmであることが望ましい。
【0017】また、上記紫外線・オゾン洗浄の処理時間
は、2〜20分間であることが望ましい。また、上記紫
外線・オゾン洗浄における半導体素子の温度は、50〜
300℃であることが望ましい。
【0018】
【発明の実施の形態】本発明の多層プリント配線板の製
造方法は、基板に形成した凹部に半導体素子を内蔵また
は収納(以下、単に内蔵ともいう)した後、上記基板上
に層間樹脂絶縁層と導体回路とを積層形成するととも
に、上記半導体素子と導体回路、および、上下の導体回
路を接続するバイアホールを形成する多層プリント配線
板の製造方法であって、上記凹部に内蔵または収納する
半導体素子の壁面に、予め、紫外線・オゾン洗浄を施し
ておくことを特徴とする。
【0019】本発明の多層プリント配線板の製造方法で
は、半導体素子を基板に内蔵する前に、該半導体素子の
壁面に紫外線・オゾン洗浄を施すため、基板に内蔵した
半導体素子の壁面にはゴミや異物が付着しておらず、そ
のため、半導体素子の壁面の異物の存在に起因した不都
合(接着剤層の剥離やポップコーン現象)が発生せず、
信頼性に優れた多層プリント配線板を製造することがで
きる。また、本発明の製造方法では、製造時にICチッ
プ等の半導体素子を実装しているため、低コストで半導
体素子を実装した多層プリント配線板を製造することが
できる
【0020】本発明の多層プリント配線板の製造方法
は、上述したように、基板に形成した凹部に半導体素子
を内蔵する際に、該半導体素子の壁面に紫外線・オゾン
洗浄を施しておくことに特徴を有する。従って、本明細
書においては、まず、半導体素子の壁面に紫外線・オゾ
ン洗浄を施す方法について説明し、多層プリント配線板
を製造する全製造工程については、後に詳述することと
する。
【0021】本発明の製造方法では、半導体素子を基板
に内蔵または収納する前に、該半導体素子の壁面に紫外
線・オゾン洗浄を施す。ここで、紫外線・オゾン洗浄の
方法としては、従来、公知の方法を用いることができる
が、特に、以下の条件で紫外線・オゾン洗浄を行うこと
が望ましい。
【0022】即ち、上記紫外線・オゾン洗浄において
は、波長254nmの紫外線を20〜70mW/cm
の強度で照射することが望ましい。紫外線の強度が20
mW/cm未満では、充分な洗浄効果を得ることがで
きないことがあり、一方、紫外線の強度が70mW/c
を超えてもほとんど洗浄効果は向上しない。
【0023】上記紫外線・オゾン洗浄においては、上記
波長254nmの紫外線とともに、波長185nmの紫
外線を照射することが望ましい。波長185nmの紫外
線を照射することにより、半導体素子の壁面に付着した
ゴミや異物を活性化するとともに、大気中の酸素と反応
してオゾンを生成するため、異物を除去する効果が高ま
るからである。上記紫外線を照射する光源としては、例
えば、ランプ内水銀圧を300〜400Pa程度に保持
した合成石英製の低圧水銀ランプ等を用いることができ
る。このランプを用いた場合、波長185nmの紫外線
と、波長254nmの紫外線とを同時に照射することが
できる。
【0024】また、上記紫外線・オゾン洗浄におけるオ
ゾン濃度は、50〜200volppmであることが望
ましい。オゾン濃度が50volppm未満では、充分
な洗浄効果を得ることができないことがあり、一方、そ
の濃度が200volppmを超えるオゾンを紫外線の
照射のみで供給することは容易でなく、上記範囲の濃度
を超えるオゾンを供給するには、別途、オゾン供給源が
必要となる。
【0025】また、上記紫外線・オゾン洗浄の処理時間
は、2〜20分間であることが望ましい。処理時間が2
分間未満では、充分な洗浄効果を得ることができないこ
とがあり、一方、処理時間が20分間を超えてもほとん
ど洗浄効果は向上しない。
【0026】上記紫外線・オゾン洗浄における半導体素
子の温度は、50〜300℃であることが望ましい。洗
浄処理時の半導体素子の温度が50℃未満では、充分な
洗浄効果を得ることができないことがあり、一方、半導
体素子の温度が300℃を超えると、半導体素子に悪影
響を及ぼすことがあり、特に、半導体素子のパッド部分
に悪影響を及ぼすことがある。
【0027】上記紫外線・オゾン洗浄は、半導体素子の
全壁面に施しても、半導体素子に何ら悪影響(半導体素
子のパッド部分や、その上に形成したトランジション層
の変形、変色等)は及ぼさないが、少なくとも半導体素
子のパッド非形成面に施せばよい。本発明の製造方法で
は、このパッド非形成面が、基板の凹部と接着剤層を介
して接触することとなるからでなる。
【0028】また、上記紫外線・オゾン洗浄は、オゾン
供給源を備えた装置を用い、高濃度のオゾン雰囲気下で
行ってもよい。この場合、別途、オゾン供給源が必要で
あるため、経済的には不利であるが、半導体素子の壁面
に付着した異物等を除去する効果や速度が向上すること
がある。この場合、オゾンの濃度は、0.5〜5.0v
ol%程度とするのがよい。
【0029】高濃度のオゾンを生成する方法としては、
従来公知の方法を用いることができ、例えば、乾燥空気
または酸素中で無声放電を行わせる方法や、低温で希硫
酸を電解する方法等を用いることができる。
【0030】このような紫外線・オゾン洗浄を行うこと
により、半導体素子の電極パッド等に悪影響を及ぼすこ
となく、半導体素子の壁面に付着した異物等を除去する
ことができる。
【0031】次に、本発明の多層プリント配線板の製造
方法について、工程順に説明する。 (1)本発明の製造方法では、絶縁性基板を出発材料と
し、まず、この絶縁性基板の片面にザクリ加工等により
半導体素子を内蔵するための凹部を形成する。上記絶縁
性基板としては、一般的にプリント配線板で使用される
樹脂基板等を用いることができ、具体例としては、例え
ば、エポキシ樹脂、ビスマレイミドトリアジン(BT)
樹脂、フェノール樹脂等にガラスエポキシ樹脂等の補強
材や心材を含浸させた樹脂からなる基板や、エポキシ樹
脂を含浸させたプリプレグを積層した基板等が挙げられ
る。また、両面銅張積層板、片面板、金属膜を有さない
樹脂板、樹脂フィルム等を用いてもよい。
【0032】また、上記凹部の形成は、ザクリ加工を用
いる方法に代えて、貫通孔を有する基板と貫通孔を有さ
ない基板とを貼り合わせる方法により行ってもよい。な
お、この場合、基板同士は接着剤を用いて貼り合わせれ
ばよい。
【0033】(2)次に、上記凹部内に接着剤を塗布し
て未硬化の接着剤の層を形成する。上記接着剤の塗布
は、例えば、印刷機等を用いて行うことができる。ま
た、ポッティングにより行ってもよい。
【0034】上記接着剤としては、例えば、熱硬化性樹
脂および酸無水物系硬化剤を含む接着剤等を用いること
ができる。このような接着剤では、硬化剤として、酸無
水物系硬化剤が含まれているため、硬化処理時に副生成
物として水を生じることがほとんどなく、そのため、硬
化処理を経て形成した接着剤層は、高温多湿下やヒート
サイクル条件下においても、水分の存在に起因する不都
合(即ち、水分の膨張、収縮による接着剤層の剥離やポ
ンプコーン現象の発生等)が発生しにくい。上記熱硬化
性樹脂としては、例えば、エポキシ樹脂、フェノール樹
脂、ポリイミド樹脂、オレフィン樹脂、シリコン樹脂等
が挙げられる。
【0035】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型樹脂、ビスフェノールA型エポキシ
樹脂、ビスフェノールF型エポキシ樹脂、フェノールノ
ボラック型エポキシ樹脂、アルキルフェノールノボラッ
ク型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナ
フタレン型エポキシ樹脂、ジシクロペンタジエン型エポ
キシ樹脂、フェノール類とフェノール性水酸基を有する
芳香族アルデヒドとの縮合物のエポキシ化物、トリグリ
シジルイソシアヌレート、脂環式エポキシ樹脂等が挙げ
られる。これらは単独で用いてもよく、2種以上併用し
てもよい。それにより耐熱性等に優れたものとなる。
【0036】上記酸無水物系硬化剤としては、例えば、
無水フタル酸、テトラヒドロフタル酸、ヘキサヒドロフ
タル酸、メチルテトラヒドロフタル酸、メチルヘキサヒ
ドロフタル酸、無水メチルナジック酸、ドデシル無水コ
ハク酸、無水クロレンディック酸等の1官能性酸無水
物、無水ピロメリット酸、ベンゾフェノンテトラカルボ
ン酸無水物、エチレングリコールビス(アンヒドロトリ
メート)、メチルシクロヘキセンテトラカルボン酸無水
物等の2官能性酸無水物、無水ピロメリット酸、ポリア
ゼライン酸無水物等の遊離酸酸無水物等が挙げられる。
これらの酸無水物系硬化剤は、単独で用いてもよいし、
2種以上併用してもよい。また、これらの酸無水物から
なる共融混合変性物を用いてもよい。
【0037】また、上記硬化剤の含有量は、樹脂成分1
00重量部に対して、0.5〜20重量部が望ましい。
硬化剤の配合量が0.5重量部未満では、形成した接着
剤層が、硬化不充分で柔らかく、半導体素子を確実に固
定することができないことがあり、一方、20重量部を
超えると、信頼性に優れる接着剤層を形成することがで
きないことがある。
【0038】また、上記接着剤には、粒子が含まれてい
てもよい。粒子を含む接着剤を用いる場合、粒子の配合
量を調整することにより、接着剤層の熱膨張係数を調整
することができるため、半導体素子、基板、層間樹脂絶
縁層等との間で熱膨張係数の整合を図ることができ、接
着剤層におけるクラックの発生、基板や半導体素子との
間での剥離の発生を抑制することができる。
【0039】上記粒子としては、例えば、樹脂粒子、無
機粒子、金属粒子等が挙げられる。上記樹脂粒子として
は、例えば、アミノ樹脂(メラミン樹脂、尿素樹脂、グ
アナミン樹脂等)、エポキシ樹脂、フェノール樹脂、フ
ェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、
ポリオレフィン樹脂、フッ素樹脂、ビスマレイミド−ト
リアジン樹脂、ポリエーテルスルフォン等からなるもの
が挙げられる。また、上記樹脂粒子としては、ゴムから
なる粒子を用いてもよい。
【0040】上記無機粒子としては、例えば、アルミ
ナ、水酸化アルミニウム等のアルミニウム化合物;炭酸
カルシウム、水酸化カルシウム等のカルシウム化合物;
炭酸カリウム等のカリウム化合物;マグネシア、ドロマ
イト、塩基性炭酸マグネシウム、タルク等のマグネシウ
ム化合物;シリカ、ゼオライト等のケイ素化合物等が挙
げられる。
【0041】上記金属粒子としては、例えば、金、銀、
銅、スズ、亜鉛、ステンレス、アルミニウム、ニッケ
ル、鉄、鉛、マグネシウム、カルシウム、ケイ素等が挙
げられる。また、上記金属粒子は、絶縁性を確保するた
めに、表層が樹脂等により被覆されていてもよい。ま
た、これらの粒子は、単独で用いてもよいし、2種以上
併用してもよい。
【0042】上記粒子の形状は特に限定されず、球状、
破砕状等が挙げられる。上記粒子の平均粒径は特に限定
されないが、0.01〜5μmが望ましい。また、この
範囲の粒径で、異なる粒径を有する粒子を併用してもよ
い。例えば、平均粒径が0.1〜0.5μmの粒子と平
均粒径が1〜3μmの粒子を併用する等である。また、
上記粒子の上記接着剤中の配合量は、30〜80重量%
が望ましい。
【0043】また、上記粒子は上記接着剤中に均一に分
散していることが望ましい。粒子の分散が不均一である
と、接着剤層内で特性(熱膨張係数等)にバラツキが生
じ、その結果、接着剤層内の一部に応力が集中し、該接
着剤層でクラックが発生したり、接着剤層と、半導体素
子、基板、層間樹脂絶縁層等との間で剥離が発生したり
することがあるからである。
【0044】また、上記接着剤は、樹脂成分として熱硬
化性樹脂を含んでいるが、上記熱硬化性樹脂に代えて、
熱可塑性樹脂、熱硬化性樹脂の一部を感光化した樹脂、
感光性樹脂等を含んでいてもよい。また、これらの樹脂
と上記熱硬化性樹脂とを併用してもよい。上記熱可塑性
樹脂としては、例えば、ポリスルフォン(PSF)、ポ
リエーテルスルフォン(PES)、ポリフェニレンスル
フォン(PPS)、ポリフェニレンサルファイド(PP
ES)、ポリフェニレンエーテル(PPE)、ポリエー
テルイミド(PI)、フェノキシ樹脂、フッ素樹脂等が
挙げられる。これらは、単独で用いてもよいし、2種以
上併用しても良い。
【0045】上記熱硬化性樹脂の一部を感光化した樹脂
としては、例えば、熱硬化性樹脂の熱硬化基(例えば、
エポキシ樹脂におけるエポキシ基)にメタクリル酸やア
クリル酸等を反応させ、アクリル基を付与したもの等が
挙げられる。これらは、単独で用いてもよいし、2種以
上併用しても良い。また、上記感光性樹脂としては、例
えば、アクリル樹脂等が挙げられる。
【0046】また、上記接着剤には、その他の添加剤と
して無機フィラーや有機フィラーが配合されていてもよ
い。また、上記接着剤は、必要に応じて、溶剤等を含ん
でいてもよい。
【0047】(3)次に、上述した紫外線・オゾン洗浄
を施した半導体素子を、未硬化の接着剤の層を形成した
凹部内に内蔵する。具体的には、上記半導体素子を上記
接着剤の層の上に載置した後、半導体素子の上面を押す
か、または、叩くことにより半導体素子を基板に設けた
凹部内に完全に内蔵すればよい。これにより基板表面を
ほぼ平滑にすることができる。また、この際、接着剤の
一部が凹部から押し出され、半導体素子の上面や基板の
上面に付着することがあるが、後述するように、半導体
素子の上面を含む基板の上面には、樹脂層を形成した
後、レーザ処理等によりバイアホール用開口を形成する
ため、半導体素子とバイアホールとの接続に悪影響を与
えることはない。
【0048】また、この工程で内蔵する半導体素子は、
パッド部分にトランジション層が形成されているものが
望ましい。これは、以下のような理由による。
【0049】即ち、通常、後述する工程を経て形成する
バイアホール用開口の開口径は60〜80μmであるの
に対し、半導体素子のパッド部分は、その径が40μm
程度であり、そのため、上記パッド部分とバイアホール
とを直接接続した場合には、パッド径が小さいことに起
因して、バイアホールの位置ずれが発生し、これが導通
不良や断線の原因となることがあった。しかしながら、
上記トランジション層を形成した場合には、該トランジ
ション層の水平方向の径(以下、単に直径という)がパ
ッド径に比べて大きいため、バイアホールとの接続を確
実に行うことができる。
【0050】また、本発明の製造方法においては、酸や
酸化剤、エッチング液等を使用することがあるため、こ
れらの酸等と半導体素子のパッド部分とが接触した際
に、パッド部分の変色や溶解が発生することがあるが、
トランジション層が形成されている場合には、半導体素
子のパッド部分と上記酸等とが直接接触することを防止
することができる。加えて、アニール処理や熱硬化処理
においても、パッドの変色や溶解等が発生するおそれが
ない。また、バイアホール用開口をレーザ処理により形
成する場合には、半導体素子のパッドをレーザ光から保
護することができる。
【0051】上記トランジション層の直径は特に限定さ
れず、バイアホール用開口の開口径等を考慮して適宜選
択すればよく、バイアホール用開口の開口径と同程度の
60〜80μmが望ましい。
【0052】上記トランジション層の材質としては、
銅、クロム、ニッケル、亜鉛、金、銀、スズ、鉄等が挙
げられる。これらのなかでは、その上層に形成される導
体回路(バイアホール)の材質と同様のものが望まし
く、通常、導体回路の材質は銅であるため銅が望まし
い。また、上記トランジション層は、一層からなるもの
であっても良いし、二層以上の複数層からなるものであ
ってもよいが、二層以上の複数層からなるものが望まし
い。
【0053】上記トランジション層の厚さは、1〜35
μmが望ましい。上記トランジション層の厚さが35μ
mを超えると、その形状がアンダーカット形状になるこ
とがあり、半導体素子とバイアホールとの接続信頼性の
低下に繋がる原因となることがある。なお、半導体素子
そのパッド部分にトランジション層を形成された半導体
素子を用いる場合には、上記紫外線・オゾン洗浄は、該
トランジション層を形成した後に施せばよい。
【0054】上記トランジション層が形成された半導体
素子は、例えば、下記(A)〜(F)工程を経ることに
より作製することができる。そこで、トランジション層
が形成された半導体素子を作製する方法について図面を
参照しながら説明する。図1〜3は、それぞれ、トラン
ジション層が形成された半導体素子を作製する工程の一
部を模式的に示す断面図である。
【0055】(A)まず、シリコンウエハ20Aを出発
材料とし(図1(A)参照)、定法により配線およびパ
ッド22を形成する(図1(B)参照)。 (B)次に、パッド22および配線の上に、パッシベー
ション膜24を形成し、パッド22上に開口24aを設
ける(図1(C)参照)。
【0056】(C)次に、パッド22およびパッシベー
ション膜24を形成したシリコンウエハ20A上の全面
に、蒸着、スパッタリング、無電解めっき処理等によ
り、導電性の金属膜(薄膜層)33を形成する(図2
(A)参照)。
【0057】上記薄膜層の材質としては、例えば、ス
ズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、
銀、銅等が挙げられる。これらの金属を用いた場合に
は、パッド部分の保護膜としての役割を果たすととも
に、電気特性を劣化させることがない。また、上記薄膜
層は、1層からなるものであってもよいし、2層以上か
らなるものであってもよい。
【0058】上記薄膜層が1層からなる場合、該薄膜層
は、蒸着やスパッタリングにより形成することが望まし
く、上記薄膜層が2層以上からなる場合、最下層を蒸着
やスパッタリングにより形成し、上層を無電解めっき処
理、蒸着、スパッタリング等により形成することが望ま
しい。また、2層からなる薄膜層を形成する場合、下層
と上層の材質の組み合わせは、クロム−銅、クロム−ニ
ッケル、チタン−銅、または、チタン−ニッケルの組み
合わせが望ましい。金属との接合性や電気伝達性という
点で優れるからである。また、半導体素子のパッドの材
質がアルミニウムである場合には、下層の材質と亜鉛、
クロムまたはニッケルとし、上層の材質を銅とすること
も望ましい。
【0059】上記薄膜層の厚さは、該薄膜層が1層から
なる場合、0.001〜2μmが望ましい。上記厚さが
0.001μm未満では、シリコンウエハの全面に薄膜
層を形成することができないことがあり、一方、2μm
を超えると、薄膜層の厚さにバラツキが生じてしまうこ
とがある。より望ましい厚さは、0.01〜1.0μm
である。
【0060】また、上記薄膜層が2層からなる場合、そ
の下層の厚さは、0.001〜2μmが望ましい。上記
厚さが0.001μm未満では、シリコンウエハの全面
に薄膜層を形成することができないことがあり、一方、
2μmを超えると、薄膜層の厚さにバラツキが生じてし
まうことがある。より望ましい厚さは、0.01〜1.
0μmである。また、上層の厚さは、0.01〜5μmが
望ましく、0.1〜3μmがより望ましい。
【0061】(D)次に、薄膜層33上にめっきレジス
ト35を形成し、さらに、めっきレジスト35非形成部
分に電解めっきを施すことにより電解めっき層37を形
成する(図2(B)参照)。上記レジストは、例えば、
液状レジスト、感光性レジスト、ドライフィルム等から
なる層を薄膜層33上に形成した後、露光、現像処理を
施すことにより形成することができる。
【0062】上記電解めっき層の材質としては、例え
ば、銅、ニッケル、金、銀、亜鉛、鉄等が挙げられる。
これらなかでは、電気特性および経済性に優れ、さら
に、後述するようにバイアホールの材質が、通常、銅で
ある点から銅が望ましい。また、上記電解めっき層の厚
さは、1〜20μmが望ましい。
【0063】(E)次に、めっきレジスト35をアルカ
リ溶液等で剥離除去し、さらに、めっきレジスト35下
に存在した薄膜層33をエッチング除去することにより
半導体素子のパッド22にトランジション層38を形成
する(図2(C)参照)。なお、上記エッチング除去
は、硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第
二銅錯体−有機酸塩等のエッチング液を用いて行えばよ
い。
【0064】また、この工程では、トランジション層3
8を形成した後、必要に応じて、トランジション層38
の表面を粗化面38αとしてもよい(図3(A)参
照)。トランジション層の表面を粗化面とすることによ
り、後工程で形成する層間樹脂絶縁層との密着性が向上
するからである。なお、粗化面の形成は、エッチング処
理、無電解めっき処理、酸化還元処理等を用いて行えば
よい。
【0065】また、このような(D)および(E)の工
程を経る方法、即ち、薄膜層上にめっきレジストを形成
し、その後、電解めっき処理と、めっきレジストおよび
薄膜層の除去とを行う方法に代えて、下記の方法を用い
てトランジション層を形成してもよい。
【0066】即ち、薄膜層を形成した後、該薄膜層上の
全面に電解めっき層を形成し、さらに、該電解めっき層
上にエッチングレジストを形成した後、電解めっき層お
よび薄膜層のエッチング除去を行うことによりトランジ
ション層を形成してもよい。ここで、電解めっき層は、
上記(D)の工程で用いた方法と同様の方法で形成する
ことができ、その望ましい材質や厚さは、上記(E)の
工程で形成する電解めっき層と同様である。
【0067】また、上記エッチングレジストの形成は、
液状レジスト、感光性レジスト、ドライフィルム等から
なる層を電解めっき層上に形成した後、露光、現像処理
を施すことにより行うことができる。また、電解めっき
層および薄膜層のエッチング除去は、硫酸−過酸化水素
水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等
のエッチング液を用いて行うことができる。
【0068】(F)次に、トランジション層38が形成
されたシリコンウエハ20Aを、ダイシング等により個
片に分割し、パッド22上にトランジション層38が形
成された半導体素子20とする(図3(B)参照)。な
お、この工程では、分割後、半導体素子20の動作確認
や電気検査を行ってもよい。この場合、パッド部分に
は、その径がパッド径よりも大きいトランジション層が
形成されているため、プローブピンが当てやすく、検査
の精度が高くなっている。
【0069】(4)次に、上記未硬化の接着剤に硬化処
理を施し、接着剤層とする。上記硬化処理の条件は特に
限定されず、接着剤の組成等を考慮して適宜選択すれば
よく、例えば、温度80〜200℃程度、時間30分〜
24時間程度の加熱処理により行うことができる。な
お、上記加熱処理は、各温度区間で一定時間保った後、
温度を上昇させるステップキュアにより行ってもよい。
【0070】また、上記(3)の工程において、パッド
部分にトランジション層が形成されていない半導体素子
を内蔵した場合には、上記硬化処理を経て接着剤層とし
た後、半導体素子のパッド部分にトランジション層を形
成する。
【0071】上記トランジション層形成工程は、例え
ば、下記(a)〜(c)の工程を経ることにより行うこ
とができる。即ち、(a)まず、半導体素子を内蔵した
基板の上面(半導体素子の上面を含む)に、蒸着、スパ
ッタリング、無電解めっき処理等により、導電性の金属
膜(薄膜層)を形成する。
【0072】上記薄膜層の材質としては、例えば、ス
ズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、
銀、銅等が挙げられる。これらの金属を用いた場合に
は、パッド部分の保護膜としての役割を果たすととも
に、電気特性を劣化させることがない。また、上記薄膜
層は、1層からなるものであってもよいし、2層以上か
らなるものであってもよい。
【0073】上記薄膜層が1層からなる場合、該薄膜層
は、物理的な蒸着により形成することか望ましく、上記
薄膜層が2層以上からなる場合、最下層を蒸着やスパッ
タリングにより形成し、上層を無電解めっき処理、蒸
着、スパッタリング等により形成することが望ましい。
また、2層からなる薄膜層を形成する場合、下層と上層
の材質の組み合わせは、クロム−銅、クロム−ニッケ
ル、チタン−銅、または、チタン−ニッケルの組み合わ
せが望ましい。金属との接合性や電気伝達性という点で
優れるからである。また、半導体素子のパッドの材質が
アルミニウムである場合には、下層の材質を亜鉛、クロ
ムまたはニッケルとし、上層の材質を銅とすることも望
ましい。
【0074】上記薄膜層の厚さは、該薄膜層が1層から
なる場合、0.001〜2μmが望ましい。上記厚さが
0.001μm未満では、シリコンウエハの全面に薄膜
層を形成することができないことがあり、一方、2μm
を超えると、薄膜層の厚さにバラツキが生じてしまうこ
とがある。より望ましい厚さは、0.01〜1.0μm
である。
【0075】また、上記薄膜層が2層からなる場合、そ
の下層の厚さは、0.001〜2μmが望ましい。上記
厚さが0.001μm未満では、シリコンウエハの全面
に薄膜層を形成することができないことがあり、一方、
2μmを超えると、薄膜層の厚さにバラツキが生じてし
まうことがある。より望ましい厚さは、0.01〜1.
0μmである。また、上層の厚さは、0.01〜5μmが
望ましく、0.1〜3μmがより望ましい。
【0076】(b)次に、薄膜層上にレジストを形成
し、さらに、該レジスト非形成部分に電解めっきを施す
ことにより電解めっき層を形成する。上記レジストは、
液状レジスト、感光性レジスト、ドライフィルム等から
なる層を薄膜層上に形成した後、露光、現像処理を施す
ことにより形成することができる。
【0077】上記電解めっき層の材質としては、例え
ば、銅、ニッケル、金、銀、亜鉛、鉄等が挙げられる。
これらなかでは、電気特性および経済性に優れ、さら
に、後述するようにバイアホールの材質が、通常、銅で
ある点から銅が望ましい。また、上記電解めっき層の厚
さは、1〜20μmが望ましい。
【0078】(c)次に、めっきレジストをアルカリ溶
液等で剥離除去し、さらに、めっきレジスト下に存在し
た薄膜層をエッチング除去することにより半導体素子の
パッド部分にトランジション層を形成する。なお、上記
エッチング除去は、硫酸−過酸化水素水、塩化第二鉄、
塩化第二銅、第二銅錯体−有機酸塩等のエッチング液を
用いて行えばよい。
【0079】また、この工程では、トランジション層を
形成した後、必要に応じて、トランジション層の表面を
粗化面としてもよい。トランジション層の表面を粗化面
とすることにより、後工程で形成する層間樹脂絶縁層と
の密着性が向上するからである。なお、粗化面の形成
は、エッチング処理、無電解めっき処理、酸化還元処理
等を用いて行えばよい。
【0080】また、このような(b)および(c)の工
程を経る方法、即ち、薄膜層上にめっきレジストを形成
し、その後、電解めっき処理と、めっきレジストおよび
薄膜層の除去とを行う方法に代えて、下記の方法を用い
てトランジション層を形成してもよい。
【0081】即ち、薄膜層を形成した後、該薄膜層上の
全面に電解めっき層を形成し、さらに、該電解めっき層
上にエッチングレジストを形成した後、電解めっき層お
よび薄膜層のエッチング除去を行うことによりトランジ
ション層を形成してもよい。ここで、上記電解めっき層
は、上記(b)の工程で用いた方法と同様の方法で形成
することができ、その望ましい材質や厚さは、上記
(b)の工程で形成する電解めっき層と同様である。
【0082】また、上記エッチングレジストの形成は、
液状レジスト、感光性レジスト、ドライフィルム等から
なる層を電解めっき層上に形成した後、露光、現像処理
を施すことにより行うことができる。また、電解めっき
層および薄膜層のエッチング除去は、硫酸−過酸化水素
水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等
のエッチング液を用いて行うことができる。
【0083】(5)次に、半導体素子を内蔵した基板上
に、熱硬化性樹脂や感光性樹脂、熱硬化性樹脂と熱可塑
性樹脂との樹脂複合体、熱硬化性樹脂と感光性樹脂との
樹脂複合体等からなる未硬化の樹脂層を形成するか、ま
たは、熱可塑性樹脂からなる樹脂層を形成する。上記未
硬化の樹脂層は、未硬化の樹脂をロールコーター、カー
テンコーター等により塗布して成形してもよく、また、
未硬化(半硬化)の樹脂フィルムを熱圧着して形成して
もよい。さらに、未硬化の樹脂フィルムの片面に銅箔等
の金属層が形成された樹脂フィルムを貼付してもよい。
【0084】半硬化の樹脂フィルムを熱圧着する場合、
その具体的な方法としては、例えば、温度50〜150
℃まで昇温しながら、圧力5kg/cm、真空度10
mmHgで真空圧着ラミネートする方法等が挙げられ
る。また、熱可塑性樹脂からなる樹脂層は、フィルム状
に成形した樹脂成形体を熱圧着することにより形成する
ことが望ましい。
【0085】上記熱硬化性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、
ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィ
ン系樹脂、ポリフェニレンエーテル樹脂等が挙げられ
る。
【0086】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールA型
エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールF型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、2種
以上併用してもよい。それにより、耐熱性等に優れるも
のとなる。
【0087】上記ポリオレフィン系樹脂としては、例え
ば、ポリエチレン、ポリスチレン、ポリプロピレン、ポ
リイソブチレン、ポリブタジエン、ポリイソプレン、シ
クロオレフィン系樹脂、これらの樹脂の共重合体等が挙
げられる。
【0088】上記感光性樹脂としては、例えば、アクリ
ル樹脂等が挙げられる。また、上記した熱硬化性樹脂に
感光性を付与したものも感光性樹脂として用いることが
できる。具体例としては、例えば、熱硬化性樹脂の熱硬
化基(例えば、エポキシ樹脂におけるエポキシ基)にメ
タクリル酸やアクリル酸等を反応させ、アクリル基を付
与したもの等が挙げられる。上記熱可塑性樹脂として
は、例えば、フェノキシ樹脂、ポリエーテルスルフォ
ン、ポリスルフォン等挙げられる。
【0089】上記熱硬化性樹脂と熱可塑性樹脂との樹脂
複合体としては、例えば、上記した熱硬化性樹脂と上記
した熱可塑性樹脂とを含むものが挙げられる。なかで
も、熱硬化性樹脂としてエポキシ樹脂および/またはフ
ェノール樹脂を含み、熱可塑性樹脂としてフェノキシ樹
脂および/またはポリエーテルスルフォン(PES)を
含むものが望ましい。また、上記感光性樹脂と熱可塑性
樹脂との複合体としては、例えば、上記した感光性樹脂
と上記した熱可塑性樹脂とを含むものが挙げられる。
【0090】また、上記未硬化の樹脂層は、粗化面形成
用樹脂組成物を用いて形成してもよい。上記粗化面形成
用樹脂組成物としては、例えば、酸、アルカリおよび酸
化剤から選ばれる少なくとも1種からなる粗化液に対し
て難溶性の未硬化の耐熱性樹脂マトリックス中に、酸、
アルカリおよび酸化剤から選ばれる少なくとも1種から
なる粗化液に対して可溶性の物質が分散されたもの等が
挙げられる。なお、上記「難溶性」および「可溶性」と
いう語は、同一の粗化液に同一時間浸漬した場合に、相
対的に溶解速度の早いものを便宜上「可溶性」といい、
相対的に溶解速度の遅いものを便宜上「難溶性」と呼
ぶ。
【0091】上記耐熱性樹脂マトリックスとしては、層
間樹脂絶縁層に上記粗化液を用いて粗化面を形成する際
に、粗化面の形状を保持できるものが好ましく、例え
ば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が
挙げられる。また、感光性樹脂であってもよい。バイア
ホール用開口を形成する際に、露光現像処理により開口
を形成することができるからである。
【0092】上記熱硬化性樹脂としては、例えば、エポ
キシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリオレ
フィン樹脂、フッ素樹脂等が挙げられる。また、これら
の熱硬化性樹脂に感光性を付与した樹脂、即ち、メタク
リル酸やアクリル酸等を用い、熱硬化基を(メタ)アク
リル化反応させた樹脂を用いてもよい。具体的には、エ
ポキシ樹脂の(メタ)アクリレートが望ましく、さら
に、1分子中に、2個以上のエポキシ基を有するエポキ
シ樹脂がより望ましい。
【0093】上記熱可塑性樹脂としては、例えば、フェ
ノキシ樹脂、ポリエーテルスルフォン、ポリスルフォ
ン、ポリフェニレンスルフォン、ポリフェニレンサルフ
ァイド、ポリフェニルエーテル、ポリエーテルイミド等
が挙げられる。これらは単独で用いてもよいし、2種以
上併用してもよい。
【0094】上記可溶性の物質としては、例えば、無機
粒子、樹脂粒子、金属粒子、ゴム粒子、液相樹脂および
液相ゴム等が挙げられる。これらは、単独で用いてもよ
いし、2種以上併用してもよい。
【0095】記無機粒子としては、例えば、アルミナ、
水酸化アルミニウム等のアルミニウム化合物;炭酸カル
シウム、水酸化カルシウム等のカルシウム化合物;炭酸
カリウム等のカリウム化合物;マグネシア、ドロマイ
ト、塩基性炭酸マグネシウム、タルク等のマグネシウム
化合物;シリカ、ゼオライト等のケイ素化合物等からな
るものが挙げられる。これらは単独で用いてもよいし、
2種以上併用してもよい。アルミナ粒子は、ふっ酸で溶
解除去することができ、炭酸カルシウム粒子は塩酸で溶
解除去することができる。また、ナトリウム含有シリカ
やドロマイトからなる粒子はアルカリ水溶液で溶解除去
することができる。
【0096】上記樹脂粒子としては、例えば、熱硬化性
樹脂、熱可塑性樹脂等からなるものが挙げられ、酸、ア
ルカリおよび酸化剤から選ばれる少なくとも1種からな
る粗化液に浸漬した場合に、上記耐熱性樹脂マトリック
スよりも溶解速度の早いものであれば特に限定されず、
具体的には、例えば、アミノ樹脂(メラミン樹脂、尿素
樹脂、グアナミン樹脂等)、エポキシ樹脂、フェノール
樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレ
ン樹脂、ポリオレフィン樹脂、フッ素樹脂、ビスマレイ
ミド−トリアジン樹脂等からなるものが挙げられる。こ
れらは、単独で用いてもよく、2種以上併用してもよ
い。なお、上記樹脂粒子は予め硬化処理されていること
が必要である。硬化させておかないと上記樹脂粒子が樹
脂マトリックスを溶解させる溶剤に溶解してしまうた
め、均一に混合されてしまい、酸や酸化剤で樹脂粒子の
みを選択的に溶解除去することができないからである。
【0097】上記金属粒子としては、例えば、金、銀、
銅、スズ、亜鉛、ステンレス、アルミニウム、ニッケ
ル、鉄、鉛等からなるものが挙げられる。これらは、単
独で用いてもよく、2種以上併用してもよい。また、上
記金属粒子は、絶縁性を確保するために、表層が樹脂等
により被覆されていてもよい。
【0098】(6)次に、その材料として熱硬化性樹脂
や感光性樹脂、これらを含む樹脂複合体を用いた層間樹
脂絶縁層を形成する場合には、未硬化(半硬化)の樹脂
層に硬化処理を施すとともに、バイアホール用開口を形
成し、層間樹脂絶縁層とする。上記バイアホール用開口
は、レーザ処理により形成することが望ましい。上記レ
ーザ処理は、上記硬化処理前に行ってもよいし、硬化処
理後に行ってもよい。また、感光性樹脂や、感光性樹脂
を含む樹脂複合体からなる層間樹脂絶縁層を形成する場
合には、露光、現像処理を行うことにより、バイアホー
ル用開口を設けてもよい。なお、この場合、露光、現像
処理は、上記硬化処理前に行う。
【0099】また、その材料として熱可塑性樹脂を用い
た層間樹脂絶縁層を形成する場合には、熱可塑性樹脂か
らなる樹脂層にレーザ処理によりバイアホール用開口を
形成し、層間樹脂絶縁層とすることができる。
【0100】このとき、使用するレーザとしては、例え
ば、炭酸ガスレーザ、エキシマレーザ、UVレーザ、Y
AGレーザ等が挙げられる。これらは、形成するバイア
ホール用開口の形状等を考慮して使い分けてもよい。
【0101】上記バイアホール用開口を形成する場合、
マスクを介して、ホログラム方式のエキシマレーザによ
るレーザ光照射することにより、一度に多数のバイアホ
ール用開口を形成することができる。また、短パルスの
炭酸ガスレーザを用いて、バイアホール用開口を形成す
ると、開口内の樹脂残りが少なく、開口周縁の樹脂に対
するダメージが小さい。
【0102】また、光学系レンズとマスクとを介してレ
ーザ光を照射する場合には、一度に多数のバイアホール
用開口を形成することができる。光学系レンズとマスク
とを介することにより、同一強度で、かつ、照射角度が
同一のレーザ光を複数の部分に同時に照射することがで
きるからである。
【0103】(7)次に、バイアホール用開口の内壁を
含む層間樹脂絶縁層の表面に、必要に応じて、酸または
酸化剤を用いて粗化面を形成する。なお、この粗化面
は、層間樹脂絶縁層と後述する工程で形成する薄膜導体
層との密着性を高めるために形成するものであり、層間
樹脂絶縁層と薄膜導体層との間に充分な密着性がある場
合には形成しなくてもよい。
【0104】上記酸としては、硫酸、硝酸、塩酸、リン
酸、蟻酸等が挙げられ、上記酸化剤としては、クロム
酸、クロム硫酸、過マンガン酸ナトリウム等の過マンガ
ン酸塩等が挙げられる。また、粗化面を形成した後に
は、アルカリ等の水溶液や中和液等を用いて、層間樹脂
絶縁層の表面を中和することが望ましい。次工程に、酸
や酸化剤の影響を与えないようにすることができるから
である。また、上記粗化面の形成は、プラズマ処理等を
用いて行ってもよい。
【0105】(8)次に、バイアホール用開口を設けた
層間樹脂絶縁層の表面に薄膜導体層を形成する。上記薄
膜導体層は、無電解めっき、スパッタリング、蒸着等の
方法を用いて形成することができる。なお、無電解めっ
きにより薄膜導体層を形成する場合には、被めっき表面
に、予め、触媒を付与しておく。上記触媒としては、例
えば、塩化パラジウム等が挙げられる。
【0106】上記薄膜導体層の厚さは特に限定されない
が、該薄膜導体層を無電解めっきにより形成する場合に
は、0.6〜1.2μmが望ましく、スパッタリングや
蒸着により形成する場合には、0.1〜1.0μmが望
ましい。なお、上記薄膜導体層は、1層からなるもので
あってもよいし、2層以上からなるものであってもよ
い。
【0107】(9)次に、上記薄膜導体層上の一部にド
ライフィルム等を用いてめっきレジストを形成し、その
後、上記薄膜導体層をめっきリードとして電解めっきを
行い、上記めっきレジスト非形成部に電解めっき層を形
成する。
【0108】また、この工程で形成する電気めっき層
は、バイアホール用開口を完全に充填するものであって
もよい。これによりバイアホールの形状をフィールドビ
ア形状とすることができる。バイアホールの形状をフィ
ールドビア形状とした場合には、バイアホールの直上に
バイアホールを設けるのに適している。
【0109】なお、フィールドビア形状のバイアホール
は、一旦、その上面に窪みを有する電解めっき層を形成
した後、この窪みに導電性ペーストを充填したり、一
旦、その上面に窪みを有する電解めっき層を形成した
後、その窪みに樹脂充填材等を充填し、さらに、その上
に蓋めっき層を形成したりすることにより形成してもよ
い。
【0110】(10)次に、めっきレジストを剥離し、
めっきレジストの下に存在していた薄膜導体層をエッチ
ングにより除去し、独立した導体回路とする。エッチン
グ液としては、例えば、硫酸−過酸化水素水溶液、過硫
酸アンモニウム等の過硫酸塩水溶液、塩化第二鉄、塩化
第二銅、塩酸等が挙げられる。また、エッチング液とし
て第二銅錯体と有機酸とを含む混合溶液を用いてもよ
い。
【0111】また、上記(8)〜(10)の工程を経て
形成する薄膜導体層と電解めっき層とからなる導体回路
やバイアホールの材質としては、例えば、また、上記導
体回路や、該導体回路を電気的に接続するバイアホール
としては、例えば、Cu、Ni、P、Pd、Co、W、
これらの合金等からなるものが挙げられる。
【0112】また、上記(9)および(10)に記載し
た方法に代えて、以下の方法を用いることにより導体回
路を形成してもよい。即ち、上記薄膜導体層上の全面に
電解めっき層を形成した後、該電解めっき層上の一部に
ドライフィルムを用いてエッチングレジストを形成し、
その後、エッチングレジスト非形成部下の電解めっき層
および薄膜導体層をエッチングにより除去し、さらに、
エッチングレジストを剥離することにより独立した導体
回路を形成してもよい。
【0113】また、独立した導体回路を形成した後に
は、必要に応じて、導体回路の表面に粗化面を形成す
る。上記粗化面の形成は、例えば、エッチング処理、黒
化還元処理、めっき処理等により行うことができる。
【0114】(11)この後、上記(5)〜(10)の
工程を1回または2回以上繰り返すことにより、層間樹
脂絶縁層上に最上層の導体回路が形成された基板を作製
する。なお、上記(5)〜(10)の工程を何回繰り返
すかは、多層プリント配線板の設計に応じて適宜選択す
ればよい。
【0115】(12)次に、最上層の導体回路を含む基
板上に、複数の半田バンプ形成用開口を有するソルダー
レジスト層を形成する。具体的には、未硬化のソルダー
レジスト組成物をロールコーターやカーテンコーター等
により塗布したり、フィルム状に成形したソルダーレジ
スト組成物を圧着したりした後、レーザ処理や露光現像
処理により半田バンプ形成用開口を形成し、さらに、必
要に応じて、硬化処理を施すことによりソルダーレジス
ト層を形成する。
【0116】上記ソルダーレジスト層は、例えば、ポリ
フェニレンエーテル樹脂、ポリオレフィン樹脂、フッ素
樹脂、熱可塑性エラストマー、エポキシ樹脂、ポリイミ
ド樹脂等を含むソルダーレジスト組成物を用いて形成す
ることができる
【0117】また、上記以外のソルダーレジスト組成物
としては、例えば、ノボラック型エポキシ樹脂の(メ
タ)アクリレート、イミダゾール硬化剤、2官能性(メ
タ)アクリル酸エステルモノマー、分子量500〜50
00程度の(メタ)アクリル酸エステルの重合体、ビス
フェノール型エポキシ樹脂等からなる熱硬化性樹脂、多
価アクリル系モノマー等の感光性モノマー、グリコール
エーテル系溶剤などを含むペースト状の流動体が挙げら
れ、その粘度は25℃で1〜10Pa・sに調整されて
いることが望ましい。また、上記ソルダーレジスト組成
物は、エラストマーや無機フィラーが配合されていても
よい。また、ソルダーレジスト組成物として、市販のソ
ルダーレジスト組成物を使用してもよい。
【0118】上記半田バンプ形成用開口を形成する際に
用いるレーザとしては、上述したバイアホール用開口を
形成する際に用いるレーザと同様のもの等が挙げられ
る。また、この工程で形成する半田バンプ形成用開口の
形成位置は、半導体素子の直上以外の領域であることが
望ましい。
【0119】(13)次に、上記半田バンプ形成用開口
の底面に露出した導体回路の表面に、必要に応じて、半
田パッドを形成する。上記半田パッドは、ニッケル、パ
ラジウム、金、銀、白金等の耐食性金属により上記導体
回路表面を被覆することにより形成することができる。
具体的には、ニッケル−金、ニッケル−銀、ニッケル−
パラジウム、ニッケル−パラジウム−金等の金属により
形成することが望ましい。また、上記半田パッドは、例
えば、めっき、蒸着、電着等の方法を用いて形成するこ
とができるが、これらのなかでは、被覆層の均一性に優
れるという点からめっきが望ましい。
【0120】(14)次に、上記半田バンプ形成用開口
に半田ペーストを充填し、リフロー処理を施したり、半
田ペースト充填した後、導電性ピンを取り付け、さらに
リフロー処理を施したりすることにより半田バンプやB
GA(Ball Grid Array) 、PGA(Pin Grid Array) を
形成する。
【0121】また、この工程で形成する半田バンプや導
電性接続ピン等の外部接続端子の形成位置は、半導体素
子の直上以外の領域であることが望ましい。この理由
は、以下の通りである。即ち、多層プリント配線板にお
いて、外部接続端子の周囲で剥離やクラックが発生する
場合、その原因は、半導体素子、ソルダーレジスト層、
層間樹脂絶縁層および外部基板の熱膨張係数の差にある
ことが多い。具体的には、セラミックからなる半導体素
子および外部基板は、熱膨張係数が小さく、熱膨張によ
る伸びが小さいのに対し、樹脂からなる層間樹脂絶縁層
およびソルダーレジスト層は、半導体素子および外部基
板と比較して熱膨張係数が大きく、熱膨張による伸びが
大きいため、この熱膨張係数の差に起因して外部接続端
子の周囲などに応力が集中し、剥離やクラックの発生の
原因となる。
【0122】そこで、半導体素子の内蔵されていない基
板上の領域に外部接続端子を配設することによって、熱
膨張による影響を小さくすることができ、半田バンプや
導電性接続ピン等の外部接続端子の周囲などに発生する
剥離、クラック等を防止することができる。その結果、
外部接続端子の脱落や位置ズレが防止され、信頼性に優
れる多層プリント配線板を製造することができる。
【0123】このような工程を経ることにより本発明の
多層プリント配線板を製造することができる。なお、製
品認識文字などを形成するための文字印刷工程やソルダ
ーレジスト層の改質のために、酸素や四塩化炭素などの
プラズマ処理を適時行ってもよい。
【0124】
【実施例】以下、本発明をさらに詳細に説明する。
【0125】(実施例1)A.半導体素子の製造 (1)まず、シリコンウエハ20Aを出発材料とし(図
1(A)参照)、定法により配線およびパッド22を形
成した(図1(B)参照)。 (2)次に、パッド22および配線の上に、パッシベー
ション膜24を形成し、パッド22上に開口24aを設
けた(図1(C)参照)。
【0126】(3)次に、パッド22およびパッシベー
ション膜24を形成したシリコンウエハ20A上の全面
に、スパッタリングにより、クロムからなる厚さ0.5
μmの薄膜層33を形成した(図2(A)参照)。
【0127】(4)次に、薄膜層33上に、市販のドラ
イフィルムを用いてめっきレジスト35を形成し、さら
に、めっきレジスト35非形成部分に、電解銅めっきを
施すことにより厚さ15μmの電解めっき層37を形成
した(図2(B)参照)。
【0128】(5)次に、めっきレジスト35をアルカ
リ溶液で剥離除去し、さらに、めっきレジスト35下に
存在した薄膜層33を硫酸と過酸化水素水とからなるエ
ッチング液を用いて除去することにより半導体素子のパ
ッド22上に直径60μmのトランジション層38を形
成した(図2(C)参照)。
【0129】さらに、トランジション層38を形成した
半導体素子にエッチング液を吹き付け、トランジション
層38の表面を粗化面38αとした(図3(A)参
照)。なお、エッチング液としては、イミダゾール銅
(II)錯体10重量部、グリコール酸7重量部、塩化
カリウム5重量部およびイオン交換水78重量部を混合
したものを用いた。
【0130】(6)次に、シリコンウエハ20Aを、ダ
イシング等により個片に分割し、パッド22上にトラン
ジション層38が形成された半導体素子20を作製した
(図3(B)参照)。
【0131】B.層間樹脂絶縁層形成用樹脂フィルムの
作製 ビスフェノールA型エポキシ樹脂(エポキシ当量46
9、油化シェルエポキシ社製エピコート1001)30
重量部、クレゾールノボラック型エポキシ樹脂(エポキ
シ当量215、大日本インキ化学工業社製 エピクロン
N−673)40重量部、トリアジン構造含有フェノー
ルノボラック樹脂(フェノール性水酸基当量120、大
日本インキ化学工業社製 フェノライトKA−705
2)30重量部をエチルジグリコールアセテート20重
量部、ソルベントナフサ20重量部に攪拌しながら加熱
溶解させ、そこへ末端エポキシ化ポリブタジエンゴム
(ナガセ化成工業社製 デナレックスR−45EPT)
15重量部と2−フェニル−4、5−ビス(ヒドロキシ
メチル)イミダゾール粉砕品1.5重量部、微粉砕シリ
カ2重量部、シリコン系消泡剤0.5重量部を添加し樹
脂複合体の溶液を調製した。得られた樹脂複合体の溶液
を厚さ38μmのPETフィルム上に乾燥後の厚さが5
0μmとなるようにロールコーターを用いて塗布した
後、80〜120℃で10分間乾燥させることにより、
層間樹脂絶縁層形成用樹脂フィルムを作製した。
【0132】C.IC内蔵多層プリント配線板の製造 (1)まず、ガラスクロス等の心材にエポキシ樹脂を含
浸させたプリプレグを積層した絶縁樹脂基板(コア基
板)30を出発材料とした(図4(A)参照)。次に、
コア基板30の片面に、ザクリ加工により半導体素子収
納用の凹部32を形成した(図4(B)参照)。
【0133】(2)次に、凹部32内に、接着剤を印刷
機を用いて塗布し、未硬化の接着剤34′の層を形成し
た(図4(C)参照)。ここで、接着剤としては、熱硬
化性樹脂としてエポキシ樹脂45重量%、酸無水物系硬
化剤としてテトラヒドロ無水フタル酸5重量%、およ
び、粒子としてシリカ粒子40重量%を溶剤(キシレ
ン)中で均一に混合したものを用いた。
【0134】(3)次に、上記Aで作製した半導体素子
20の壁面全体に、下記の条件で紫外線・オゾン洗浄を
施し、その後、半導体素子20を凹部32上に載置し、
その上面を押すことにより、半導体素子20を凹部32
内に収納した。続いて、100℃で1時間および180
℃で2時間の条件で、未硬化の接着剤34′の層に硬化
処理を施すことにより半導体素子20を接着剤層34を
介して凹部32内に完全に内蔵した(図4(D)参
照)。
【0135】上記紫外線・オゾン洗浄は、紫外線洗浄装
置(サムコインターナショナル研究所社製、UV DR
Y STRIPPER/CLEANER UV−660
0)を用い、波長254nmの紫外線強度50mW/c
、オゾン濃度80volppm、処理時間3分間、
半導体素子温度120℃の条件で行った。
【0136】(4)次に、半導体素子を内蔵した基板3
0上に、上記Bで作製したフィルムを、以下の方法によ
り真空ラミネータ装置を用いて張り付けることにより樹
脂複合体フィルム層50′を形成した(図5(A)参
照)。即ち、樹脂フィルムを上記基板上に載置し、真空
度75Pa、圧力0.4MPa、温度80℃、圧着時間
60秒の条件で張り付け、その後、100℃で30分、
150度で1時間熱硬化させた。
【0137】(5)次に、樹脂フィルム層50′上に、
貫通孔が形成されたマスクを介して、波長10.4μm
のCOガスレーザにて、ビーム径4.0mm、トップ
ハットモード、パルス幅8.0μ秒、マスクの貫通孔の
径1.0mm、2ショットの条件で樹脂複合体フィルム
層50′に、直径60μmのバイアホール用開口48を
形成し、層間樹脂絶縁層50とした(図5(B)参
照)。
【0138】(6)層間樹脂絶縁層50を形成した基板
を、800g/lのクロム酸を含む70℃の溶液に19
分間浸漬し、層間樹脂絶縁層50の表面に存在するエポ
キシ樹脂粒子を溶解除去することにより、バイアホール
用開口48の内壁を含む層間樹脂絶縁層50の表面に粗
化面50αを形成した(図5(C)参照)。
【0139】(7)次に、上記処理を終えた基板を、中
和溶液(シプレイ社製)に浸漬してから水洗いした。さ
らに、粗化面50αが形成された層間樹脂絶縁層50の
表面に、パラジウム触媒を付与することにより、層間樹
脂絶縁層50の表面(バイアホール用開口48の内壁面
を含む)に触媒核を付着させた(図示せず)。即ち、層
間樹脂絶縁層50を形成した基板を塩化パラジウム(P
dCl)と塩化第一スズ(SnCl)とを含む触媒
溶液中に浸漬し、パラジウム金属を析出させることによ
り触媒を付与した。
【0140】(8)次に、以下の組成の無電解銅めっき
液中に、層間樹脂絶縁層50を形成した基板を浸漬し、
層間樹脂絶縁層50の表面(バイアホール用開口48の
内壁面を含む)に厚さ0.6〜3.0μmの薄膜導体層
52を形成した(図6(A)参照)。 [無電解めっき水溶液] NiSO 0.003 mol/l 酒石酸 0.200 mol/l 硫酸銅 0.200 mol/l HCHO 0.050 mol/l NaOH 0.100 mol/l α、α′−ビピリジル 100 mg/l ポリエチレングリコール(PEG) 0.10 g/l [無電解めっき条件] 液温度34℃で40分
【0141】(9)次に、市販の感光性ドライフィルム
を薄膜導体層52に張り付け、マスクを載置して100
mJ/cmで露光し、0.8%の炭酸ナトリウム水溶
液で現像処理することにより、厚さ25μmのめっきレ
ジスト54を形成した(図6(B)参照)。その後、薄
膜導体層52をめっきリードとして下記の条件で電解銅
めっきを行い、上記めっきレジスト非形成部に厚さ18
μmの電解銅めっき層56を形成した(図6(C)参
照)。
【0142】〔電解銅めっき水溶液〕 硫酸 2.24 mol/l 硫酸銅 0.26 mol/l 添加剤(アトテックジャパン社製、カパラシドHL) 19.5 ml/l 〔電解めっき条件〕 電流密度 1A/dm 時間 65分 温度 22℃±2℃
【0143】(10)次に、めっきレジスト54を5%
KOHで剥離除去した後、そのめっきレジスト下に存在
していた薄膜導体層52をエッチングにて溶解除去し、
薄膜導体層52と電解めっき層56からなる厚さ15μ
mの導体回路58およびバイアホール60を形成した
(図7(A)参照)。その後、導体回路58(バイアホ
ール60を含む)を形成した基板にエッチング液をスプ
レイで吹きつけ、導体回路58の表面に粗化面58αを
形成した(図7(B)参照)。ここで、エッチング液と
しては、イミダゾール銅(II)錯体10重量部、グリ
コール酸7重量部、塩化カリウム5重量部およびイオン
交換水78重量部を混合したものを使用した。
【0144】(11)次に、(4)〜(10)の工程を
2回繰り返すことにより、さらに上層の層間樹脂絶縁層
50および導体回路58(バイアホール60を含む)を
形成した(図7(C)参照)。
【0145】(12)次に、ジエチレングリコールジメ
チルエーテル(DMDG)に60重量%の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
(日本化薬社製)のエポキシ基50%をアクリル化した
感光性付与のオリゴマー(分子量4000)46.67
重量部、メチルエチルケトンに溶解させた80重量%の
ビスフェノールA型エポキシ樹脂(油化シェル社製、商
品名:エピコート1001)15重量部、イミダゾール
硬化剤(四国化成社製、商品名:2E4MZ−CN)
1.6重量部、感光性モノマーである多官能アクリルモ
ノマー(共栄化学社製、商品名:R604)3重量部、
同じく多価アクリルモノマー(共栄化学社製、商品名:
DPE6A)1.5重量部、分散系消泡剤(サンノプコ
社製、商品名:S−65)0.71重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン(関東化
学社製)2.0重量部、光増感剤としてのミヒラーケト
ン(関東化学社製)0.2重量部を加えて、粘度を25
℃で2.0Pa・sに調整したソルダーレジスト組成物
を得た。なお、粘度測定は、B型粘度計(東京計器社
製、DVL−B型)で60rpmの場合はローターN
o.4、6rpmの場合はローターNo.3によった。
【0146】(13)次に、基板30に、上記ソルダー
レジスト組成物を20μmの厚さで塗布し、70℃で2
0分間、70℃で30分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ5mmのフォトマスクを密着載置し、100
0mJ/cmの紫外線で露光した後、DMTG溶液で
現像処理することにより、200μmの直径の開口71
を有するソルダーレジスト層70を形成した(図8
(A)参照)。
【0147】(14)次に、ソルダーレジスト層70を
形成した基板を、塩化ニッケル(2.3×10−1mo
l/l)、次亜リン酸ナトリウム(2.8×10−1
ol/l)、クエン酸ナトリウム(1.6×10−1
ol/l)を含むpH=4.5の無電解ニッケルめっき
液に20分間浸漬して、開口部71に厚さ5μmのニッ
ケルめっき層72を形成した。さらに、その基板を、シ
アン化金カリウム(7.6×10−3mol/l)、塩
化アンモニウム(1.9×10−1mol/l)、クエ
ン酸ナトリウム(1.2×10−1mol/l)、次亜
リン酸ナトリウム(1.7×10−1mol/l)を含
む無電解めっき液に80℃の条件で7.5分間浸漬し
て、ニッケルめっき層72上に厚さ0.03μmの金め
っき層74を形成することで、導体回路58に半田パッ
ド75を形成した(図8(B)参照)。
【0148】(15)この後、ソルダーレジスト層70
の開口部71に、はんだペーストを印刷して、200℃
でリフローすることにより、半田バンプ76を形成し
た。これにより、半導体素子20を内蔵し、半田バンプ
76を有する多層プリント配線板10を得た(図9参
照)。なお、本実施例で製造した多層プリント配線板で
は、半導体素子の直上の領域(図9中、R1の領域)に
は、半田バンプが形成されておらず、これ以外の領域
(図9中、R2の領域)に半田バンプが形成されてい
る。
【0149】(実施例2) A.半導体素子の製造 実施例1のAにおいて、(3)〜(5)の工程を行わな
かった以外は、実施例1のAと同様にして、パッド部分
にトランジション層を有さない半導体素子を作製した。
【0150】B.層間樹脂絶縁層形成用フィルムの作製 実施例1のBと同様の方法により行った。
【0151】C.IC内蔵多層プリント配線板の製造 (1)厚さ0.8μmのビスマレイミドトリアジン樹脂
基板(コア基板)130を出発材料とした(図10
(A)参照)。次に、コア基板130の片面に、ザクリ
加工により半導体素子収納用の凹部132を形成した
(図10(B)参照)。
【0152】(2)次に、凹部132内に、接着剤を印
刷機を用いて塗布し、未硬化の接着剤134′の層を形
成した(図10(C)参照)。ここで、接着剤として
は、熱硬化性樹脂としてエポキシ樹脂45重量%、酸無
水物系硬化剤としてメチルテトラヒドロ無水フタル酸5
重量%、および、粒子としてシリカ粒子40重量%を溶
剤(キシレン)中で均一に混合した樹脂組成物を用い
た。
【0153】(3)次に、上記Aで作製した半導体素子
120の壁面全体に、下記の条件で紫外線・オゾン洗浄
を施し、その後、半導体素子120を凹部132上に載
置し、その上面を押すことにより、半導体素子120を
凹部132内に収納した。続いて、100℃で2時間お
よび150℃で5時間の条件で、未硬化の接着剤13
4′の層に硬化処理を施すことにより半導体素子120
を充填樹脂層134を介して凹部132内に完全に内蔵
した(図11(A)参照)。
【0154】上記紫外線・オゾン洗浄は、紫外線洗浄装
置(サムコインターナショナル研究所社製、UV−66
00)を用い、波長254nmの紫外線強度60mW/
cm、オゾン濃度100volppm、処理時間3分
間、半導体素子温度100℃の条件で行った。
【0155】(4)次に、Znをターゲットにしたスパ
ッタリングを、日本真空技術株式会社製のSV−454
0を用い、ガス圧0.6Pa、温度80℃、電力200
W、時間5分間の条件で行い、半導体素子120を内蔵
したコア基板130の全面に厚さ0.1μmのZn膜を
形成し、さらに、Zn膜上に無電解銅めっきにより厚さ
0.7μmの無電解銅めっき膜を形成することにより、
亜鉛と銅とからなる薄膜層133を形成した(図11
(B)参照)。
【0156】(5)次に、薄膜層133上に、感光性ド
ライフィルムを張り付け、その後、該感光性ドライフィ
ルム上に、パッド122に対応するパターンが形成され
たマスクを載置し、露光・現像処理を施すことにより、
パッド122の上部に開口を有するめっきレジスト13
5を形成した。さらに、めっきレジスト135非形成部
に、以下の条件で電解銅めっきを施して電解銅めっき層
137を設けた(図11(C)参照)。
【0157】〔電解銅めっき水溶液〕 硫酸 2.24 mol/l 硫酸銅 0.26 mol/l 添加剤(アトテックジャパン社製、カパラシドHL) 19.5 ml/l 〔電解めっき条件〕 電流密度 1A/dm 時間 65分 温度 22℃±2℃
【0158】(6)さらに、めっきレジスト135を除
去した後、めっきレジスト135下の薄膜層133をエ
ッチングにより除去することにより、半導体素子のパッ
ド122上に直径60μmのトランジション層138を
形成した(図12(A)参照)。なお、エッチング液と
しては、硫酸と過酸化水素との混合液を用いた。
【0159】(7)次に、トランジション層138を形
成したコア基板130にエッチング液をスプレイで吹き
つけ、トランジション層138の表面に粗化面(図示せ
ず)を形成した。ここで、エッチング液としては、イミ
ダゾール銅(II)錯体10重量部、グリコール酸7重
量部、塩化カリウム5重量部およびイオン交換水78重
量部を混合したものを使用した。
【0160】(8)次に、半導体素子120を内蔵した
コア基板130上に、Bで作製した樹脂フィルムを、以
下の方法により真空ラミネータ装置を用いて張り付ける
ことにより樹脂複合体フィルム層150′を形成した
(図12(B)参照)。即ち、樹脂フィルムを上記基板
上に載置し、真空度75Pa、圧力0.4MPa、温度
80℃、圧着時間60秒の条件で張り付け、その後、1
00℃で30分、150度で1時間熱硬化させた。
【0161】(9)次いで、樹脂複合体フィルム層15
0′上に、貫通孔が形成されたマスクを介して、波長1
0.4μmのCOガスレーザにて、ビーム径4.0m
m、トップハットモード、パルス幅8.0μ秒、マスク
の貫通孔の径1.0mm、2ショットの条件で樹脂複合
体フィルム層150′に、直径60μmのバイアホール
用開口148を形成し、層間樹脂絶縁層150とした
(図12(C)参照)。
【0162】(10)さらに、層間樹脂絶縁層150を
形成した基板を、800g/lのクロム酸を含む70℃
の溶液に19分間浸漬し、層間樹脂絶縁層50の表面に
存在するエポキシ樹脂粒子を溶解除去することにより、
バイアホール用開口148の内壁を含む層間樹脂絶縁層
150の表面に粗化面(図示せず)を形成した。
【0163】(11)次に、上記処理を終えた基板を、
中和溶液(シプレイ社製)に浸漬してから水洗いした。
さらに、粗化面を形成した層間樹脂絶縁層150の表面
に、パラジウム触媒(アトテック社製)を付与すること
により、層間樹脂絶縁層150の表面およびバイアホー
ル用開口148の内壁面に触媒核を付着させた。
【0164】(12)続いて、以下の組成の無電解銅め
っき水溶液中に基板を浸漬して、層間樹脂絶縁層150
の表面全体(バイアホール用開口148の内壁面を含
む)に厚さ0.6〜0.9μmの銅からなる薄膜導体層
152を形成した(図13(A)参照)。 〔無電解めっき水溶液〕 NiSO4 0.003 mol/l 酒石酸 0.200 mol/l 硫酸銅 0.030 mol/l HCHO 0.050 mol/l NaOH 0.100 mol/l α、α′−ビピリジル 40 mg/l ポリエチレングリコール(PEG) 0.10 g/l 〔無電解めっき条件〕 35℃の液温度で40分
【0165】(13)次に、薄膜導体層152上の一部
にドライフィルムを用いてめっきレジスト154を形成
した(図13(B)参照)。その後、薄膜導体層152
をめっきリードとして上記(5)と同様の条件で電解銅
めっきを行い、上記めっきレジスト非形成部に電解銅め
っき層156を形成した(図13(C)参照)。
【0166】(14)次に、めっきレジスト154を5
%KOHで剥離除去した後、そのめっきレジスト下に存
在していた薄膜導体層152をエッチングにて溶解除去
し、薄膜導体層152と電解めっき層156からなる厚
さ15μmの導体回路158およびバイアホール160
を形成した(図14(A)参照)。その後、導体回路1
58(バイアホール60を含む)を形成した基板にエッ
チング液をスプレイで吹きつけ、導体回路158表面に
粗化面(図示せず)を形成した。エッチング液として
は、上記(7)の工程で、トランジション層の表面に粗
化面を形成する際に使用したエッチング液と同様のもの
を用いた。
【0167】(15)次に、(8)〜(14)の工程を
2回繰り返すことにより、さらに上層の層間樹脂絶縁層
150および導体回路158(バイアホール160を含
む)を形成した(図14(B)参照)。
【0168】(16)次に、実施例1の(12)の工程
と同様にしてソルダーレジスト組成物を得た。さらに、
最外層に導体回路158の形成されたコア基板130
に、上記ソルダーレジスト組成物を20μmの厚さで塗
布し、70℃で20分間、70℃で30分間の条件で乾
燥処理を行った後、ソルダーレジストレジスト開口部の
パターンが描画された厚さ5mmのフォトマスクを密着
載置し、さらに、1000mJ/cmの紫外線で露光
し、DMTG溶液で現像処理し、200μmの直径の開
口171を有するソルダーレジスト層170を形成した
(図15(A)参照)。
【0169】(17)次に、ソルダーレジスト層170
を形成した基板を、塩化ニッケル(2.3×10−1
ol/l)、次亜リン酸ナトリウム(2.8×10−1
mol/l)、クエン酸ナトリウム(1.6×10−1
mol/l)を含むpH=4.5の無電解ニッケルめっ
き液に20分間浸漬して、開口部171に厚さ5μmの
ニッケルめっき層172を形成した。さらに、その基板
を、シアン化金カリウム(7.6×10−3mol/
l)、塩化アンモニウム(1.9×10−1mol/
l)、クエン酸ナトリウム(1.2×10−1mol/
l)、次亜リン酸ナトリウム(1.7×10−1mol
/l)を含む無電解めっき液に80℃の条件で7.5分
間浸漬して、ニッケルめっき層172上に厚さ0.03
μmの金めっき層174を形成することで、導体回路1
58に半田パッドを形成した。
【0170】(18)この後、ソルダーレジスト層17
0の開口部171に、はんだペーストを印刷して、20
0℃でリフローすることにより、半田バンプ176を形
成する。これにより、半導体素子120を内蔵し、半田
バンプ176を有する多層プリント配線板を得た(図1
5(B)参照)。
【0171】(比較例1)実施例1のCの(3)の工程
において、紫外線・オゾン洗浄を行わなかった以外は、
実施例1と同様にして多層プリント配線板を製造した。
【0172】(比較例2)実施例2のCの(3)の工程
において、紫外線・オゾン洗浄を行わなかった以外は、
実施例1と同様にして多層プリント配線板を製造した。
【0173】このようにして製造した実施例1、2、お
よび、比較例1、2の多層プリント配線板について、信
頼性試験およびヒートサイクル試験を行い、半導体素子
の内蔵状態、および、多層プリント配線板における短
絡、断線等の発生の有無を評価した。なお、これらの評
価は、下記の評価方法を用いて行った。
【0174】評価方法 (1)信頼性試験 得られた多層プリント配線板を相対湿度85%、温度8
5℃の雰囲気下、1000時間放置する条件で行った。
【0175】(2)ヒートサイクル試験 得られた多層プリント配線板を、−65℃の雰囲気下に
3分間維持した後、130℃の雰囲気下に3分間維持す
るサイクルを1000回繰り返した。
【0176】(3)半導体素子の内蔵状態の評価 得られた多層プリント配線板を、半導体素子を通るよう
にカッターで切断し、その断面を顕微鏡で観察した。 (4)短絡、断線等の発生の有無の評価 得られた多層プリント配線板の導通試験を行い、モニタ
ーに表示された結果から短絡、断線等の発生の有無を評
価した。
【0177】上記評価の結果、実施例1および2の多層
プリント配線板では、信頼性試験前後、および、ヒート
サイクル試験前後において、半導体素子と接着剤層との
間で剥離は発生していなかった。また、上記多層プリン
ト配線板では、ポップコーン現象も観察されず、半導体
素子は基板内に完全に内蔵されており、また、導通試験
において、短絡や断線の発生は観察されなかった。
【0178】一方、比較例1および2の多層プリント配
線板では、信頼性試験後、および、ヒートサイクル試験
後において、半導体素子と接着剤層との間で剥離は発生
している部分があった。さらに、上記多層プリント配線
板では、信頼性試験後、および、ヒートサイクル試験後
にポップコーン現象や、短絡や断線による導通不良が発
生しているものがあった。これは、半導体素子と接着剤
層との間で剥離が発生したことに起因するものと推定さ
れる。
【0179】
【発明の効果】以上説明したように、本発明の多層プリ
ント配線板の製造方法では、半導体素子を基板に内蔵す
る前に、該半導体素子の壁面に紫外線・オゾン洗浄を施
すため、基板に内蔵した半導体素子の壁面にはゴミや異
物が付着しておらず、そのため、半導体素子の壁面の異
物の存在に起因した不都合(接着剤層の剥離やポップコ
ーン現象)が発生せず、信頼性に優れる多層プリント配
線板を製造することができる。また、本発明の製造方法
では、製造時に半導体素子を実装するため、経済的に有
利である。
【図面の簡単な説明】
【図1】(A)〜(C)は、トランジション層が形成さ
れた半導体素子を作製する工程の一部を模式的に示す断
面図である。
【図2】(A)〜(C)は、トランジション層が形成さ
れた半導体素子を作製する工程の一部を模式的に示す断
面図である。
【図3】(A)〜(B)は、トランジション層が形成さ
れた半導体素子を作製する工程の一部を模式的に示す断
面図である。
【図4】(A)〜(D)は、本発明の多層プリント配線
板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図5】(A)〜(C)は、本発明の多層プリント配線
板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図6】(A)〜(C)は、本発明の多層プリント配線
板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図7】(A)〜(C)は、本発明の多層プリント配線
板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図8】(A)〜(B)は、本発明の多層プリント配線
板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図9】本発明の多層プリント配線板の製造方法の工程
の一部を模式的に示す断面図である。
【図10】(A)〜(C)は、本発明の多層プリント配
線板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図11】(A)〜(C)は、本発明の多層プリント配
線板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図12】(A)〜(C)は、本発明の多層プリント配
線板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図13】(A)〜(C)は、本発明の多層プリント配
線板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図14】(A)〜(B)は、本発明の多層プリント配
線板の製造方法の工程の一部を模式的に示す断面図であ
る。
【図15】(A)〜(B)は、本発明の多層プリント配
線板の製造方法の工程の一部を模式的に示す断面図であ
る。
【符号の説明】
20、120 半導体素子 24、124 パッド 30、130 基板 34、134 充填樹脂層 38、138 トランジション層 50、150 層間樹脂絶縁層 58、158 導体回路 60、160 バイアホール 70、170 ソルダーレジスト層 76、176 半田バンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 N

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 基板に形成した凹部に半導体素子を内蔵
    または収納した後、前記基板上に層間樹脂絶縁層と導体
    回路とを積層形成するとともに、前記半導体素子と導体
    回路、および、上下の導体回路を接続するバイアホール
    を形成する多層プリント配線板の製造方法であって、前
    記凹部に内蔵または収納する半導体素子の壁面に、予
    め、紫外線・オゾン洗浄を施しておくことを特徴とする
    多層プリント配線板の製造方法。
  2. 【請求項2】 前記紫外線・オゾン洗浄においては、波
    長254nmの紫外線を20〜70mW/cm強度で
    照射する請求項1に記載の多層プリント配線板の製造方
    法。
  3. 【請求項3】 前記紫外線・オゾン洗浄におけるオゾン
    濃度は、50〜200volppmである請求項1また
    は2に記載の多層プリント配線板の製造方法。
  4. 【請求項4】 前記紫外線・オゾン洗浄の処理時間は、
    2〜20分間である請求項1〜3のいずれか1に記載の
    多層プリント配線板の製造方法。
  5. 【請求項5】 前記紫外線・オゾン洗浄における半導体
    素子の温度は、50〜300℃である請求項1〜4のい
    ずれか1に記載の多層プリント配線板の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311240A (ja) * 2004-04-26 2005-11-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
WO2009054414A1 (ja) * 2007-10-22 2009-04-30 Nec Corporation 半導体装置
JP2009246397A (ja) * 2009-07-27 2009-10-22 Oki Semiconductor Co Ltd 半導体装置内蔵基板の製造方法
JP2012156316A (ja) * 2011-01-26 2012-08-16 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US8373073B2 (en) 2009-05-29 2013-02-12 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2017221918A (ja) * 2016-06-17 2017-12-21 ウシオ電機株式会社 光学素子洗浄装置及び光学素子洗浄方法
JP2020161781A (ja) * 2019-03-28 2020-10-01 Tdk株式会社 電子部品内蔵構造体

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311240A (ja) * 2004-04-26 2005-11-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4528018B2 (ja) * 2004-04-26 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
WO2009054414A1 (ja) * 2007-10-22 2009-04-30 Nec Corporation 半導体装置
US8344498B2 (en) 2007-10-22 2013-01-01 Nec Corporation Semiconductor device
JP5644107B2 (ja) * 2007-10-22 2014-12-24 日本電気株式会社 半導体装置
US8373073B2 (en) 2009-05-29 2013-02-12 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2009246397A (ja) * 2009-07-27 2009-10-22 Oki Semiconductor Co Ltd 半導体装置内蔵基板の製造方法
JP2012156316A (ja) * 2011-01-26 2012-08-16 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2017221918A (ja) * 2016-06-17 2017-12-21 ウシオ電機株式会社 光学素子洗浄装置及び光学素子洗浄方法
JP2020161781A (ja) * 2019-03-28 2020-10-01 Tdk株式会社 電子部品内蔵構造体

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