JP2002170840A - 半導体素子及び半導体素子を内蔵する多層プリント配線板の製造方法 - Google Patents

半導体素子及び半導体素子を内蔵する多層プリント配線板の製造方法

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Abstract

(57)【要約】 【課題】 リード部品を介さないで、プリント配線板と
直接電気的接続し得る半導体素子を提案する。 【解決手段】 ＩＣチップ２０のダイパッド２２にトラ
ンジション層３８を配設させ、多層プリント配線板１０
に内蔵させてある。このため、リード部品や封止樹脂を
用いず、ＩＣチップ２０と多層プリント配線板１０との
電気的接続を取ることができる。また、ダイパッド２４
上に銅製のトランジション層３８を設けることで、パッ
ド２４上の樹脂残りを防ぐことができ、ダイパッド２４
とバイアホール６０との接続性や信頼性を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特にＩＣチップな
どの半導体素子、及び、該半導体素子を内蔵する多層プ
リント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】ＩＣチップは、ワイヤーボンディング、
ＴＡＢ、フリップチップなどの実装方法によって、プリ
ント配線板との電気的接続を取っていた。ワイヤーボン
ディングは、プリント配線板にＩＣチップを接着剤によ
りダイボンディングさせて、該プリント配線板のパッド
とＩＣチップのパッドとを金線などのワイヤーで接続さ
せた後、ＩＣチップ並びにワイヤーを守るために熱硬化
性樹脂あるいは熱可塑性樹脂などの封止樹脂を施してい
た。
【０００３】ＴＡＢは、ＩＣチップのバンプとプリント
配線板のパッドとをリードと呼ばれる線を半田などによ
って一括して接続させた後、樹脂による封止を行ってい
た。フリップチップは、ＩＣチップとプリント配線板の
パッド部とをバンプを介して接続させて、バンプとの隙
間に樹脂を充填させることによって行っていた。
【０００４】しかしながら、それぞれの実装方法は、Ｉ
Ｃチップとプリント配線板の間に接続用のリード部品
（ワイヤー、リード、バンプ）を介して電気的接続を行
っている。それらの各リード部品は、切断、腐食し易
く、これにより、ＩＣチップとの接続が途絶えたり、誤
作動の原因となることがあった。また、それぞれの実装
方法は、ＩＣチップを保護するためにエポキシ樹脂等の
熱可塑性樹脂によって封止を行っているが、その樹脂を
充填する際に気泡を含有すると、気泡が起点となって、
リード部品の破壊やＩＣパッドの腐食、信頼性の低下を
招いてしまう。熱可塑性樹脂による封止は、それぞれの
部品に合わせて樹脂装填用プランジャー、金型を作成す
る必要が有り、また、熱硬化性樹脂であってもリード部
品、ソルダーレジストなどの材質などを考慮した樹脂を
選定しなくては成らないために、それぞれにおいてコス
ト的にも高くなる原因にもなった。
【０００５】一方、上述したようにＩＣチップをプリン
ト配線板（パッケージ基板）の外部に取り付けるのでは
なく、基板に半導体素子を埋め込んで、その上層に、ビ
ルドアップ層を形成させることにより電気的接続を取る
従来技術として、特開平９−３２１４０８号（ＵＳＰ５
８７５１００）、特開平１０−２５６４２９号、特開平
１１−１２６９７８号などが提案されている。
【０００６】特開平９−３２１４０８号（ＵＳＰ５８７
５１００）には、ダイパッド上に、スタッドバンプを形
成した半導体素子をプリント配線板に埋め込んで、スタ
ッドバンプ上に配線を形成して電気的接続を取ってい
た。しかしならが、該スタッドバンプはタマネギ状であ
り高さのバラツキが大きいために、層間絶縁層を形成さ
せると、平滑性が低下し、バイアホールを形成させても
未接続になりやすい。また、スタッドバンプをボンディ
ングにより一つ一つ植設しており、一括して配設するこ
とができず、生産性という点でも難点があった。
【０００７】特開平１０−２５６４２９号には、セラミ
ック基板に半導体素子を収容し、フリップチップ形態に
よって電気的接続されている構造が示されている。しか
しながら、セラミックは外形加工性が悪く、半導体素子
の納まりがよくない。また、該バンプでは、高さのバラ
ツキも大きくなった。そのために、層間絶縁層の平滑性
が損なわれ、接続が低下してしまう。
【０００８】特開平１１−１２６９７８号には、空隙の
収容部に半導体素子などの電子部品埋め込んで、導体回
路と接続して、バイアホールを介して積蔵している多層
プリント配線板が示されている。しかしながら、収容部
が空隙であるために、位置ずれを引き起こしやすく、半
導体素子のパッドとの未接続が起き易い。また、ダイパ
ッドと導体回路とを直接接続させているので、ダイパッ
ドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう
問題がある。
【０００９】
【発明が解決しようとする課題】本発明は上述した課題
を解決するためになされたものであり、その目的とする
ところは、リード部品を介さないで、プリント配線板と
直接電気的接続し得る半導体素子、半導体素子を内蔵す
るプリント配線板の製造方法を提案することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明者は鋭意研究した
結果、半導体素子のダイパッド上に、トランジション層
を形成させることを創出した。そのトランジション層を
有する半導体素子は、プリント配線板に、埋め込み、収
納、収容させても、その上に、層間絶縁層を施して、バ
イアホールを形成させても所望の大きさや形状のものが
得られる。
【００１１】ＩＣチップのダイパッドにトランジション
層を設ける理由を説明する。ＩＣチップのダイパッドは
一般的にアルミニウムなどで製造されている。トランジ
ション層を形成させていないダイパッドのままで、フォ
トエッチングにより層間絶縁層のバイアホールを形成さ
せた時、ダイパッドのままであれば露光、現像後にパッ
ドの表層に樹脂が残りやすかった。それに、現像液の付
着によりパッドの変色を引き起こした。一方、レーザに
よりバイアホールを形成させた場合にもアルミニウムの
パッドを焼損する危険がある。また、焼損しない条件で
行うと、パッド上に樹脂残りが発生した。また、後工程
に、酸や酸化剤あるいはエッチング液に浸漬させたり、
種々のアニール工程を経ると、ＩＣチップのパッドの変
色、溶解が発生した。更に、ＩＣチップのパッドは、４
０μｍ程度の径で作られており、バイアホールはそれよ
り大きく位置公差も必要となるため、位置ずれなどが起
き、未接続など発生しやすい。
【００１２】これに対して、ダイパッド上に銅等からな
るトランジション層を設けることで、バイアホール形成
の不都合が解消されて、溶剤の使用が可能となりパッド
上の樹脂残りを防ぐことができる。また、後工程の際に
酸や酸化剤あるいはエッチング液に浸漬させたり、種々
のアニール工程を経てもパッドの変色、溶解が発生しな
い。これにより、パッドとバイアホールとの接続性や信
頼性を向上させる。更に、ＩＣチップのダイパッド上よ
りも大きな径のトランジション層を介在させることで、
バイアホールを確実に接続させることができる。望まし
いのは、トランジション層は、バイアホール径、位置公
差と同等以上のものがよい。
【００１３】さらに、トランジション層が形成されてい
るので、半導体素子であるＩＣチップをプリント配線板
に埋め込む、収容、収納する前、もしくはその後にでも
半導体素子の動作や電気検査を容易に行なえるようにな
った。それは、ダイパッドよりも大きいトランジション
層が形成されているので、検査用プローブピンが接触し
易くなったからである。それにより、予め製品の可否が
判定することができ、生産性やコスト面でも向上させる
ことができる。また、プローブによるパッドの損失や傷
などが発生しない。
【００１４】故に、トランジションを形成することによ
って、半導体素子であるＩＣチップをプリント配線に埋
め込み、収容、収納することが好適に行える。つまり、
トランジション層を有する半導体素子は、プリント配線
板の埋め込み、収容、収納するため半導体素子であると
もいえる。該トランジション層は、ダイパッド上に、薄
膜層を形成し、その上に厚付け層を形成して成る。少な
くとも２層以上で形成することができる。
【００１５】それぞれに多層プリント配線板だけで機能
を果たしてもいるが、場合によっては半導体装置として
のパッケージ基板としての機能させるために外部基板で
あるマザーボードやドーターボードとの接続のため、Ｂ
ＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設さ
せてもよい。また、この構成は、従来の実装方法で接続
した場合よりも配線長を短くできて、ループインダクタ
ンスも低減できる。
【００１６】本願発明で定義されているトランジション
層について説明する。トランジション層は、従来技術の
ＩＣチップ実装技術を用いることなく、半導体素子であ
るＩＣチップとプリント配線板とを直接に接続を取るた
め、設けられた中間の仲介層を意味する。その特徴とし
て、２層以上の金属層で形成されている。もしくは、半
導体素子であるＩＣチップのダイパッドよりも大きくさ
せることである。それによって、電気的接続や位置合わ
せ性を向上させるものであり、かつ、ダイパッドにダメ
ージを与えることなくレーザやフォトエッチングによる
バイアホール加工を可能にするものである。そのため、
ＩＣチップのプリント配線板への埋め込み、収容、収納
や接続を確実にすることができる。また、トランジショ
ン層上には、直接、プリント配線板の導体層である金属
を形成することを可能にする。その導体層の一例として
は、層間樹脂絶縁層のバイアホールや基板上のスルーホ
ールなどがある。
【００１７】本願発明に用いられるＩＣチップなどの電
子部品を内蔵させる樹脂製基板としては、エポキシ樹
脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹
脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂
を含浸させたプリプレグを積層させたものなどが用いら
れるが、一般的にプリント配線板で使用されるものを用
いることができる。それ以外にも両面銅張積層板、片面
板、金属膜を有しない樹脂板、樹脂フィルムを用いるこ
とができる。ただし、３５０℃以上の温度を加えると樹
脂は、溶解、炭化をしてしまう。
【００１８】ＩＣチップの全面に蒸着、スパッタリング
などの物理的な蒸着を行い、全面に導電性の金属膜を形
成させる。その金属としては、スズ、クロム、チタン、
ニッケル、亜鉛、コバルト、金、銅などの金属を１層以
上形成させるものがよい。厚みとしては、０．００１〜
２．０μｍの間で形成させるのがよい。特に、０．０１
〜１．０μｍが望ましい。
【００１９】該金属膜の上に、更に無電解めっき等によ
り金属膜を設けることもできる。上側の金属膜は、ニッ
ケル、銅、金、銀などの金属を１層以上形成させるもの
がよい。厚みは、０．０１〜５μｍがよく、特に、０．
１〜３．０μｍが望ましい。
【００２０】その金属膜上に、無電解あるいは電解めっ
きにより、厚付けさせる。形成されるメッキの種類とし
てはニッケル、銅、金、銀、亜鉛、鉄などがある。電気
特性、経済性、また、後程で形成されるビルドアップで
ある導体層は主に銅であることから、銅を用いることが
よい。その厚みは１〜２０μｍの範囲で行うのがよい。
それより厚くなると、エッチングの際にアンダーカット
が起こってしまい、形成されるトランジション層とバイ
アホールと界面に隙間が発生することがある。その後、
エッチングレジストを形成して、露光、現像してトラン
ジション層以外の部分の金属を露出させてエッチングを
行い、ＩＣチップのパッド上にトランジション層を形成
させる。
【００２１】また、上記トランジション層の製造方法以
外にも、ＩＣチップ及びコア基板の上に形成した金属膜
上にドライフィルムレジストを形成してトランジション
層に該当する部分を除去させて、電解めっきによって厚
付けした後、レジストを剥離してエッチング液によっ
て、同様にＩＣチップのパッド上にトランジション層を
形成させることもできる。
【００２２】
【発明の実施の形態】以下、本発明の実施例について図
を参照して説明する。 Ａ．半導体素子 先ず、本発明の第１実施例に係る半導体素子（ＩＣチッ
プ）の構成について、半導体素子２０の断面を示す図３
（Ａ）、及び、平面図を示す図４（Ｂ）を参照して説明
する。
【００２３】[第１実施例]図３（Ｂ）に示すように半導
体素子２０の上面には、ダイパッド２２及び配線（図示
せず）が配設されており、該ダイパッド２２及び配線の
上に、保護膜２４が被覆され、該ダイパッド２２には、
保護膜２４の開口が形成されている。ダイパッド２２の
上には、主として銅からなるトランジション層３８が形
成されている。トランジション層３８は、薄膜層３３と
厚付け層３７とからなる。いいかえると、２層以上の金
属層で形成されている。
【００２４】引き続き、図３（Ｂ）を参照して上述した
半導体素子の製造方法について、図１〜図４を参照して
説明する。
【００２５】（１）先ず、図１（Ａ）に示すシリコンウ
エハー２０Ａに、定法により配線２１及びダイパッド２
２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示
す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）の
Ｂ−Ｂ断面を表している）。 （２）次に、ダイパッド２２及び配線２１の上に、保護
膜２４を形成し、ダイパッド２２上に開口２４ａを設け
る（図１（Ｃ））。
【００２６】（３）シリコンウエハー２０Ａに蒸着、ス
パッタリングなどの物理的な蒸着を行い、全面に導電性
の金属膜（薄膜層）３３を形成させる（図２（Ａ））。
その厚みは、０．００１〜２．０μｍの範囲で形成させ
るのがよい。その範囲よりも下の場合は、全面に薄膜層
を形成することができない。その範囲よりも上の場合
は、形成される膜に厚みのバラツキが生じてしまう。最
適な範囲は０．０１〜１．０μｍである。形成する金属
としては、スズ、クロム、チタン、ニッケル、亜鉛、コ
バルト、金、銅の中から、選ばれるものを用いることが
よい。それらの金属は、ダイパッドの保護膜となり、か
つ、電気特性を劣化させることがない。第１実施例で
は、薄膜層３３は、スパッタによってクロムで形成され
ている。クロムは、金属との密着性がよく、湿分の侵入
を抑えることができる。また、クロム層の上に銅をスパ
ッタで施してもよい。クロム、銅の２層を真空チャンバ
ー内で連続して形成してもよい。このとき、クロム０．
０５−０．１μｍ、銅０．５μｍ程度の厚みである。
【００２７】（４）その後、液状レジスト、感光性レジ
スト、ドライフィルムのいずれかのレジスト層を薄膜層
３３上に形成させる。トランジション層３８を形成する
部分が描画されたマスク（図示せず）を該レジスト層上
に、載置して、露光、現像を経て、レジスト３５に非形
成部３５ａを形成させる。電解メッキを施してレジスト
層の非形成部３５ａに厚付け層（電解めっき膜）３７を
設ける（図２（Ｂ））。形成されるメッキの種類として
はニッケル、銅、金、銀、亜鉛、鉄などがある。電気特
性、経済性、また、後程で形成されるビルドアップであ
る導体層は主に銅であることから、銅を用いるとよく、
第１実施例では、銅を用いる。その厚みは１〜２０μｍ
の範囲で行うのがよい。
【００２８】（５）メッキレジスト３５をアルカリ溶液
等で除去した後、メッキレジスト３５下の金属膜３３を
硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅
錯体−有機酸塩等のエッチング液によって除去すること
で、ＩＣチップのパッド２２上にトランジション層３８
を形成する（図２（Ｃ））。
【００２９】（６）次に、基板にエッチング液をスプレ
イで吹きつけ、トランジション層３８の表面をエッチン
グすることにより粗化面３８αを形成する（図３（Ａ）
参照）。無電解めっきや酸化還元処理を用いて粗化面を
形成することもできる。
【００３０】（７）最後に、トランジション層３８が形
成されたシリコンウエハー２０Ａを、ダイシングなどに
よって個片に分割して半導体素子２０を形成する（図３
（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参
照）。その後、必要に応じて、分割された半導体素子２
０の動作確認や電気検査を行なってもよい。半導体素子
２０は、ダイパッド２２よりも大きなトランジション層
３８が形成されているので、プローブピンが当てやす
く、検査の精度が高くなっている。
【００３１】[第１実施例の第１改変例]上述した第１実
施例では、薄膜層３３がクロムにより形成された。これ
に対して、第１改変例では、薄膜層３３をチタンにより
形成する。チタンは、蒸着かスパッタによって施され
る。チタンは、金属との密着性がよく、湿分の侵入を抑
えることができる。
【００３２】[第１実施例の第２改変例]上述した第１実
施例では、薄膜層３３がクロムにより形成された。これ
に対して、第２改変例では、薄膜層をスズにより形成す
る。
【００３３】[第１実施例の第３改変例]上述した第１実
施例では、薄膜層３３がクロムにより形成された。これ
に対して、第３改変例では、薄膜層を亜鉛により形成す
る。
【００３４】[第１実施例の第４改変例]上述した第１実
施例では、薄膜層３３がクロムにより形成された。これ
に対して、第４改変例では、薄膜層をニッケルにより形
成する。ニッケルはスパッタにより形成する。ニッケル
は、金属との密着性がよく、湿分の侵入を抑えることが
できる。
【００３５】[第１実施例の第５改変例]上述した第１実
施例では、薄膜層３３がクロムにより形成された。これ
に対して、第５改変例では、薄膜層をコバルトにより形
成する。なお、各改変例において、薄膜層の上に、更に
銅を積層してもよい。
【００３６】[第２実施例]第２実施例に係る半導体素子
２０について、図７（Ｂ）を参照して説明する。図３
（Ｂ）を参照して上述した第１実施例に係る半導体素子
では、トランジション層３８が、薄膜層３３と厚付け層
３７とからなる２層構造であった。これに対して、第２
実施例では、図７（Ｂ）に示すように、トランジション
層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付
け層３７とからなる３層構造として構成されている。
【００３７】引き続き、図７（Ｂ）を参照して上述した
第２実施例に係る半導体素子の製造方法について、図５
〜図７を参照して説明する。
【００３８】（１）先ず、図５（Ａ）に示すシリコンウ
エハー２０Ａに、配線２１及びダイパッド２２を形成す
る（図５（Ｂ））。 （２）次に、ダイパッド２２及び配線の上に、保護膜２
４を形成する（図５（Ｃ））。
【００３９】（３）シリコンウエハー２０Ａに蒸着、ス
パッタリングなどの物理的な蒸着を行い、全面に導電性
の金属膜（第１薄膜層）３３を形成させる（図５
（Ｄ））。その厚みは、０．００１〜２μｍの範囲で形
成させるのがよい。その範囲よりも下の場合は、全面に
薄膜層を形成することができない。その範囲よりも上の
場合は、形成される膜に厚みのバラツキが生じてしま
う。最適な範囲は０．０１〜１．０μｍである。形成す
る金属としては、スズ、クロム、チタン、ニッケル、亜
鉛、コバルト、金、銅の中から、選ばれるものを用いる
ことがよい。それらの金属は、ダイパッドの保護膜とな
り、かつ、電気特性を劣化させることがない。第２実施
例では、第１薄膜層３３は、クロムにより形成される。
クロム、ニッケル、チタンは、金属との密着性がよく、
湿分の侵入を抑えることができる。
【００４０】（４）第１薄膜層３３の上に、スパッタ、
蒸着、無電解めっきのいずれかの方法によって第２薄膜
層３６を積層する。その場合積層できる金属は、ニッケ
ル、銅、金、銀の中から選ばれるものがよい。特に、
銅、ニッケルのいずれかで形成させることがよい。銅
は、廉価であることと電気伝達性がよいからである。ニ
ッケルは、薄膜との密着性がよく、剥離やクラックを引
き起こし難い。第２実施例では、第２薄膜層３６を無電
解銅めっきにより形成する。なお、望ましい第１薄膜層
と第２薄膜層との組み合わせは、クロム−銅、クロム−
ニッケル、チタン−銅、チタン−ニッケルなどである。
金属との接合性や電気伝達性という点で他の組み合わせ
よりも優れる。
【００４１】（５）その後、レジスト層を第２薄膜層３
６上に形成させる。マスク（図示せず）を該レジスト層
上に載置して、露光、現像を経て、レジスト３５に非形
成部３５ａを形成させる。電解メッキを施してレジスト
層の非形成部３５ａに厚付け層（電解めっき膜）３７を
設ける（図６（Ｂ））。形成されるメッキの種類として
は銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特
性、経済性、また、後程で形成されるビルドアップであ
る導体層は主に銅であることから、銅を用いるとよく、
第２実施例では、銅を用いる。厚みは１〜２０μｍの範
囲がよい。
【００４２】（６）メッキレジスト３５をアルカリ溶液
等で除去した後、メッキレジスト３５下の第２薄膜層３
６、第１薄膜層３３を硫酸−過酸化水素水、塩化第二
鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング
液によって除去することで、ＩＣチップのパッド２２上
にトランジション層３８を形成する（図６（Ｃ））。
【００４３】（７）次に、基板にエッチング液をスプレ
イで吹きつけ、トランジション層３８の表面をエッチン
グすることにより粗化面３８αを形成する（図７（Ａ）
参照）。無電解めっきや酸化還元処理を用いて粗化面を
形成することもできる。
【００４４】（８）最後に、トランジション層３８が形
成されたシリコンウエハー２０Ａを、ダイシングなどに
よって個片に分割して半導体素子２０を形成する（図７
（Ｂ））。
【００４５】[第２実施例の第１改変例]上述した第２実
施例では、第１薄膜層３３がクロムにより、第２薄膜層
３６が無電解めっき銅で、厚付け層３７が電解銅めっき
で形成された。これに対して、第１改変例では、第１薄
膜層３３をクロムにより、第２薄膜層３６をスパッタ銅
で、厚付け層３７を電解銅めっきで形成する。各層の厚
みとして、クロム０．０７μｍ、銅０．５μｍ、電解銅
１５μｍである。
【００４６】[第２実施例の第２改変例]第２改変例で
は、第１薄膜層３３をチタンにより、第２薄膜層３６を
無電解銅で、厚付け層３７を電解銅めっきで形成する。
各層の厚みとして、チタン０．０７μｍ、めっき銅１．
０μｍ、電解銅１７μｍである。
【００４７】[第２実施例の第３改変例]第３改変例で
は、第１薄膜層３３をチタンにより、第２薄膜層３６を
スパッタ銅で、厚付け層３７を電解銅めっきで形成す
る。各層の厚みとして、チタン０．０６μｍ、銅０．５
μｍ、電解銅１５μｍである。
【００４８】[第２実施例の第４改変例]第４改変例で
は、第１薄膜層３３をクロムにより、第２薄膜層３６を
無電解めっきニッケルで、厚付け層３７を電解銅めっき
で形成する。各層の厚みとして、クロム０．０７μｍ、
めっき銅１．０μｍ、電解銅１５μｍである。
【００４９】[第２実施例の第５改変例]第５改変例で
は、第１薄膜層３３をチタンにより、第２薄膜層３６を
無電解めっきニッケルで、厚付け層３７を電解銅めっき
で形成する。各層の厚みとして、チタン０．０５μｍ、
めっきニッケル１．２μｍ、電解銅１５μｍである。
【００５０】[第３実施例]第３実施例に係る半導体素子
２０の製造方法について図８を参照して説明する。第３
実施例の半導体素子の構成は、図３（Ｂ）を参照して上
述した第１実施例とほぼ同様である。但し、第１実施例
では、セミアディテブ工程を用い、レジスト非形成部に
厚付け層３７を形成することでトランジション層３８を
形成した。これに対して、第３実施例では、アディテブ
工程を用い、厚付け層３７を均一に形成した後、レジス
トを設け、レジスト非形成部をエッチングで除去するこ
とでトランジション層３８を形成する。
【００５１】この第３実施例の製造方法について図８を
参照して説明する。 （１）第１実施例で図２（Ｂ）を参照して上述したよう
に、シリコンウエハー２０Ａに蒸着、スパッタリングな
どの物理的な蒸着を行い、全面に導電性の第１薄膜層３
３を形成させる（図２（Ａ））。その厚みは、０．００
１〜２．０μｍの範囲がよい。その範囲よりも下の場合
は、全面に薄膜層を形成することができない。その範囲
よりも上の場合は、形成される膜に厚みのバラツキが生
じてしまう。最適な範囲は０．０１〜１．０μｍで形成
されることがよい。形成する金属としては、スズ、クロ
ム、チタン、ニッケル、亜鉛、コバルト、金、銅の中か
ら、選ばれるものを用いることがよい。それらの金属
は、ダイパッドの保護となり、かつ、電気特性を劣化さ
せることがない。第３実施例では、第１薄膜層３３は、
クロムをスパッタすることで形成される。クロムの厚み
は０．０５μｍである。
【００５２】（２）電解メッキを施して第１薄膜層３３
の上に厚付け層（電解めっき膜）３７を均一に設ける
（図８（Ｂ））。形成されるメッキの種類としては銅、
ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経
済性、また、後程で形成されるビルドアップである導体
層は主に銅であることから、銅を用いるとよく、第３実
施例では、銅を用いる。その厚みは１〜２０μｍの範囲
で行うのがよい。それより厚くなると、後述するエッチ
ングの際にアンダーカットが起こってしまい、形成され
るトランジション層とバイアホールと界面に隙間が発生
することがあるからである。
【００５３】（３）その後、レジスト層３５を厚付け層
３７上に形成させる（図８（Ｃ））。
【００５４】（４）レジスト３５の非形成部の金属膜３
３及び厚付け層３７を硫酸−過酸化水素水、塩化第二
鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング
液によって除去した後、レジスト３５を剥離すること
で、ＩＣチップのパッド２２上にトランジション層３８
を形成する（図８（Ｄ））。以降の工程は、第１実施例
と同様であるため説明を省略する。
【００５５】[第３実施例の第１改変例]上述した第３実
施例では、薄膜層３３がクロムにより形成された。これ
に対して、第１改変例では、薄膜層３３をチタンにより
形成する。
【００５６】[第４実施例]第４実施例に係る半導体素子
２０の製造方法について、図９を参照して説明する。図
８を参照して上述した第３実施例に係る半導体素子で
は、トランジション層３８が、薄膜層３３と厚付け層３
７とからなる２層構造であった。これに対して、第４実
施例では、図９（Ｄ）に示すように、トランジション層
３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け
層３７とからなる３層構造として構成されている。
【００５７】この第４実施例の製造方法について図９を
参照して説明する。 （１）第１実施例で図６（Ａ）を参照して上述した第２
実施例と同様に、第１薄膜層３３の上に、スパッタ、蒸
着、無電解めっきによって第２薄膜層３６を積層する
（図９（Ａ））。その場合積層できる金属は、ニッケ
ル、銅、金、銀の中から選ばれるものがよい。特に、
銅、ニッケルのいずれかで形成させることがよい。銅
は、廉価であることと電気伝達性がよいからである。ニ
ッケルは、薄膜との密着性がよく、剥離やクラックを引
き起こし難い。第４実施例では、第２薄膜層３６を無電
解銅めっきにより形成する。なお、望ましい第１薄膜層
と第２薄膜層との組み合わせは、クロム−銅、クロム−
ニッケル、チタン−銅、チタン−ニッケルである。金属
との接合性や電気伝達性という点で他の組み合わせより
も優れる。
【００５８】（２）電解メッキを施して第２薄膜層３６
の上に厚付け膜３７を均一に設ける（図９（Ｂ））。
【００５９】（３）その後、レジスト層３５を厚付け層
３７上に形成させる（図９（Ｃ））。
【００６０】（４）レジスト３５の非形成部の第１薄膜
層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸
化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機
酸塩等のエッチング液によって除去した後、レジスト３
５を剥離することで、ＩＣチップのパッド２２上にトラ
ンジション層３８を形成する（図９（Ｄ））。以降の工
程は、第１実施例と同様であるため説明を省略する。
【００６１】[第４実施例の第１改変例]上述した第４実
施例では、第１薄膜層３３がクロムにより、第２薄膜層
３６が無電解めっき銅で、厚付け層３７が電解銅めっき
で形成された。これに対して、第１改変例では、第１薄
膜層３３をクロムにより、第２薄膜層３６をスパッタ銅
で、厚付け層３７を電解銅めっきで形成する。各層の厚
みは、クロム０．０７μｍ、銅０．５μｍ、電解銅１５
μｍである。
【００６２】[第４実施例の第２改変例]第２改変例で
は、第１薄膜層３３をチタンにより、第２薄膜層３６を
無電解銅で、厚付け層３７を電解銅めっきで形成する。
各層の厚みは、チタン０．０７μｍ、銅１．０μｍ、電
解銅１５μｍである。
【００６３】[第４実施例の第３改変例]第３改変例で
は、第１薄膜層３３をチタンにより、第２薄膜層３６を
スパッタ銅で、厚付け層３７を電解銅めっきで形成す
る。各層の厚みは、チタン０．０７μｍ、銅０．５μ
ｍ、電解銅１８μｍである。
【００６４】[第４実施例の第４改変例]第４改変例で
は、第１薄膜層３３をクロムにより、第２薄膜層３６を
無電解めっきニッケルで、厚付け層３７を電解銅めっき
で形成する。各層の厚みは、クロム０．０６μｍ、ニッ
ケル１．２μｍ、電解銅１６μｍである。
【００６５】[第４実施例の第５改変例]第５改変例で
は、第１薄膜層３３をチタンにより、第２薄膜層３６を
無電解めっきニッケルで、厚付け層３７を電解銅めっき
で形成する。各層の厚みは、チタン０．０７μｍ、ニッ
ケル１．１μｍ、電解銅１５μｍである。
【００６６】Ｂ．半導体素子を内蔵する多層プリント配
線板 引き続き、上述した第１〜第４実施例の半導体素子（Ｉ
Ｃチップ）２０をコア基板の凹部、空隙、開口に埋め込
み、収容、収納させてなる多層プリント配線板の構成に
ついて説明する。 [第１実施例]図１４に示すように多層プリント配線板１
０は、図３（Ｂ）を参照して上述した第１実施例のＩＣ
チップ２０を収容するコア基板３０と、層間樹脂絶縁層
５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁
層５０には、バイアホール６０および導体回路５８が形
成され、層間樹脂絶縁層１５０には、バイアホール１６
０および導体回路１５８が形成されている。
【００６７】層間樹脂絶縁層１５０の上には、ソルダー
レジスト層７０が配設されている。ソルダーレジスト層
７０の開口部７１下の導体回路１５８には、図示しない
ドータボード、マザーボード等の外部基板と接続するた
めの半田バンプ７６が設けられている。
【００６８】本実施例の多層プリント配線板１０では、
コア基板３０にＩＣチップ２０を内蔵させて、該ＩＣチ
ップ２０のパッド２２にはトランジション層を３８を配
設させている。このため、リード部品や封止樹脂を用い
ず、ＩＣチップと多層プリント配線板（パッケージ基
板）との電気的接続を取ることができる。また、ＩＣチ
ップ部分にトランジション層３８が形成されていること
から、ＩＣチップ部分には平坦化されるので、上層の層
間絶縁層５０も平坦化されて、膜厚みも均一になる。更
に、トランジション層によって、上層のバイアホール６
０を形成する際も形状の安定性を保つことができる。
【００６９】更に、ダイパッド２２上に銅製のトランジ
ション層３８を設けることで、パッド２２上の樹脂残り
を防ぐことができ、また、後工程の際に酸や酸化剤ある
いはエッチング液に浸漬させたり、種々のアニール工程
を経てもパッド２２の変色、溶解が発生しない。これに
より、ＩＣチップのパッドとバイアホールとの接続性や
信頼性を向上させる。更に、４０μｍ径パッド２２上に
６０μｍ径以上のトランジション層３８を介在させるこ
とで、６０μｍ径のバイアホールを確実に接続させるこ
とができる。
【００７０】引き続き、図１４を参照して上述した多層
プリント配線板の製造方法について、図１０〜図１３を
参照して説明する。
【００７１】（１）先ず、ガラスクロス等の心材にエポ
キシ等の樹脂を含浸させたプリプレグを積層した絶縁樹
脂基板（コア基板）３０を出発材料とする（図１０
（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加
工でＩＣチップ収容用の凹部３２を形成する（図１０
（Ｂ）参照）。ここでは、ザグリ加工により凹部を設け
ているが、開口を設けた絶縁樹脂基板と開口を設けない
樹脂絶縁基板とを張り合わせることで、収容部を備える
コア基板を形成できる。
【００７２】（２）その後、凹部３２に、印刷機を用い
て接着材料３４を塗布する。このとき、塗布以外にも、
ポッティングなどをしてもよい。次に、ＩＣチップ２０
を接着材料３４上に載置する（図１０（Ｃ）参照）。
【００７３】（３）そして、ＩＣチップ２０の上面を押
す、もしくは叩いて凹部３２内に完全に収容させる（図
１０（Ｄ）参照）。これにより、コア基板３０を平滑に
することができる。この際に、接着材料３４が、ＩＣチ
ップ２０の上面にかかることが有るが、後述するように
ＩＣチップ２０の上面に樹脂層を設けてからレーザでバ
イアホール用の開口を設けるため、トランジション層３
８とバイアホールとの接続に影響を与えることがない。
【００７４】（４）上記工程を経た基板に、厚さ５０μ
ｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温
しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、
層間樹脂絶縁層５０を設ける（図１１（Ａ）参照）。真
空圧着時の真空度は、１０ｍｍＨｇである。
【００７５】（５）次に、波長１０．４μｍのＣＯ2ガ
スレーザにて、ビーム径５ｍｍ、トップハットモード、
パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショ
ットの条件で、層間樹脂絶縁層５０に直径６０μｍのバ
イアホール用開口４８を設ける（図１１（Ｂ）参照）。
液温６０℃の過マンガン酸を用いて、開口４８内の樹脂
残りを除去する。ダイパッド２２上に銅製のトランジシ
ョン層３８を設けることで、パッド２２上の樹脂残りを
防ぐことができ、これにより、パッド２２と後述するバ
イアホール６０との接続性や信頼性を向上させる。更
に、４０μｍ径パッド２２上に６０μｍ以上の径のトラ
ンジション層３８を介在させることで、６０μｍ径のバ
イアホール用開口４８を確実に接続させることができ
る。なお、ここでは、過マンガン酸などの酸化剤を用い
て樹脂残さを除去したが、酸素プラズマなどやコロナ処
理を用いてデスミア処理を行うことも可能である。
【００７６】（６）次に、過マンガン酸で層間樹脂絶縁
層５０の表面を粗化し、粗化面５０αを形成する（図１
１（Ｃ）参照）。粗化面は、０．０５〜５μｍの間が望
ましい。
【００７７】（７）粗化面５０αが形成された層間樹脂
絶縁層５０上に、金属層５２を設けた。金属層５２は、
無電解めっきによって形成させた。予め層間樹脂絶縁層
５０の表層にパラジウムなどの触媒を付与させて、無電
解めっき液に５〜６０分間浸漬させることにより、０．
１〜５μｍの範囲でめっき膜である金属層５２を設けた
（図１２（Ａ）参照）。その一例として、 〔無電解めっき水溶液〕 ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ 酒石酸 ０．２００ ｍｏｌ／ｌ 硫酸銅 ０．０３０ ｍｏｌ／ｌ ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ ＮａＯＨ ０．１００ ｍｏｌ／ｌ α、α′−ビピルジル １００ ｍｇ／ｌ ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ ３４℃の液温度で４０分間浸漬させた。
【００７８】めっきの代わりに、日本真空技術株式会社
製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲッ
トにしたスパッタリングを、気圧０．６Ｐａ、温度８０
℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃ
ｕ合金５２をエポキシ系層間樹脂絶縁層５０の表面に形
成することもできる。このとき、形成されたＮｉ−Ｃｕ
合金層５２の厚さは０．２μｍである。
【００７９】（８）上記処理を終えた基板３０に、市販
の感光性ドライフィルムを貼り付け、フォトマスクフィ
ルムを載置して、１００ｍＪ／ｃｍ2で露光した後、
０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍの
めっきレジスト５４を設ける。次に、以下の条件で電解
めっきを施して、厚さ１５μｍの電解めっき膜５６を形
成する（図１２（Ｂ）参照）。なお、電解めっき水溶液
中の添加剤は、アトテックジャパン社製のカパラシドＨ
Ｌである。
【００８０】 〔電解めっき水溶液〕 硫酸 ２．２４ ｍｏｌ／ｌ 硫酸銅 ０．２６ ｍｏｌ／ｌ 添加剤（アトテックジャパン製、カパラシドＨＬ） １９．５ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／dm２ 時間 ６５分 温度 ２２±２℃
【００８１】（９）めっきレジスト５４を５％ＮａＯＨ
で剥離除去した後、そのめっきレジスト下の金属層５２
を硝酸および硫酸と過酸化水素の混合液を用いるエッチ
ングにて溶解除去し、金属層５２と電解めっき膜５６か
らなる厚さ１６μｍの導体回路５８及びバイアホール６
０を形成し、第二銅錯体と有機酸とを含有するエッチン
グ液によって、粗化面５８α、６０αを形成する（図１
２（Ｃ）参照）。
【００８２】（１０）次いで、上記（４）〜（９）の工
程を、繰り返すことにより、さらに上層の層間樹脂絶縁
層１５０及び導体回路１５８（バイアホール１６０を含
む）を形成する（図１３（Ａ）参照）。
【００８３】（１１）次に、ジエチレングリコールジメ
チルエーテル（ＤＭＤＧ）に６０重量％の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
（日本化薬社製）のエポキシ基５０％をアクリル化した
感光性付与のオリゴマー（分子量４０００）４６．６７
重量部、メチルエチルケトンに溶解させた８０重量％の
ビスフェノールＡ型エポキシ樹脂（油化シェル社製、商
品名：エピコート１００１）１５重量部、イミダゾール
硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）
１．６重量部、感光性モノマーである多官能アクリルモ
ノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、
同じく多価アクリルモノマー（共栄化学社製、商品名：
ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ
社製、商品名：Ｓ−６５）０．７１重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン（関東化
学社製）２．０重量部、光増感剤としてのミヒラーケト
ン（関東化学社製）０．２重量部を加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
（有機樹脂絶縁材料）を得る。なお、粘度測定は、Ｂ型
粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの
場合はローターNo.４、６ｒｐｍの場合はローターNo.３
によった。
【００８４】（１２）次に、基板３０に、上記ソルダー
レジスト組成物を２０μｍの厚さで塗布し、７０℃で２
０分間、７０℃で３０分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ５ｍｍのフォトマスクをソルダーレジスト層
７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光
し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開
口７１を形成する（図１３（Ｂ）参照）。また、市販の
ソルダーレジストを用いてもよい。
【００８５】（１３）次に、ソルダーレジスト層（有機
樹脂絶縁層）７０を形成した基板を、塩化ニッケル
（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム
（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム
（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無
電解ニッケルめっき液に２０分間浸漬して、開口部７１
に厚さ５μｍのニッケルめっき層７２を形成する。さら
に、その基板を、シアン化金カリウム（７．６×１０-3
ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏ
ｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ
／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ
／ｌ）を含む無電解めっき液に８０℃の条件で７．５分
間浸漬して、ニッケルめっき層７２上に厚さ０．０３μ
ｍの金めっき層７４を形成することで、導体回路１５８
に半田パッド７５を形成する（図１３（Ｃ）参照）。
【００８６】（１４）この後、ソルダーレジスト層７０
の開口部７１に、はんだペーストを印刷して、２００℃
でリフローすることにより、半田バンプ７６を形成す
る。これにより、ＩＣチップ２０を内蔵し、半田バンプ
７６を有する多層プリント配線板１０を得ることができ
る（図１４参照）。
【００８７】半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓ
ｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることが
できる。もちろん、放射線の低α線タイプの半田ペース
トを用いてもよい。
【００８８】上述した実施例では、層間樹脂絶縁層５
０、１５０に熱硬化型樹脂シートを用いた。この樹脂シ
ートには、難溶性樹脂、可溶性粒子、硬化剤、その他の
成分が含有されている。それぞれについて以下に説明す
る。
【００８９】本発明の製造方法において使用する樹脂
は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子
という）が酸または酸化剤に難溶性の樹脂（以下、難溶
性樹脂という）中に分散したものである。なお、本発明
で使用する「難溶性」「可溶性」という語は、同一の酸
または酸化剤からなる溶液に同一時間浸漬した場合に、
相対的に溶解速度の早いものを便宜上「可溶性」と呼
び、相対的に溶解速度の遅いものを便宜上「難溶性」と
呼ぶ。
【００９０】上記可溶性粒子としては、例えば、酸また
は酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒
子）、酸または酸化剤に可溶性の無機粒子（以下、可溶
性無機粒子）、酸または酸化剤に可溶性の金属粒子（以
下、可溶性金属粒子）等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、２種以上併用してもよ
い。
【００９１】上記可溶性粒子の形状は特に限定されず、
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。
【００９２】上記可溶性粒子の平均粒径としては、０．
１〜１０μｍが望ましい。この粒径の範囲であれば、２
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均
粒径が１〜３μｍの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、本発明におい
て、可溶性粒子の粒径とは、可溶性粒子の一番長い部分
の長さである。
【００９３】上記可溶性樹脂粒子としては、熱硬化性樹
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、２種以上の樹脂の混合物からなるも
のであってもよい。
【００９４】また、上記可溶性樹脂粒子としては、ゴム
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、（メタ）アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した（メ
タ）アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。
【００９５】上記可溶性無機粒子としては、例えば、ア
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。
【００９６】上記アルミニウム化合物としては、例え
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、２種以上併用してもよい。
【００９７】上記可溶性金属粒子としては、例えば、
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。
【００９８】上記可溶性粒子を、２種以上混合して用い
る場合、混合する２種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂フィルムの絶縁性を確保
することができるとともに、難溶性樹脂との間で熱膨張
の調整が図りやすく、樹脂フィルムからなる層間樹脂絶
縁層にクラックが発生せず、層間樹脂絶縁層と導体回路
との間で剥離が発生しないからである。
【００９９】上記難溶性樹脂としては、層間樹脂絶縁層
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてバイア
ホール用開口を形成することできる。これらのなかで
は、熱硬化性樹脂を含有しているものが望ましい。それ
により、めっき液あるいは種々の加熱処理によっても粗
化面の形状を保持することができるからである。
【０１００】上記難溶性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、
ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン
樹脂、ポリエーテルスルホン、フッ素樹脂等が挙げられ
る。これらの樹脂は単独で用いてもよいし、２種以上を
併用してもよい。さらには、１分子中に、２個以上のエ
ポキシ基を有するエポキシ樹脂がより望ましい。前述の
粗化面を形成することができるばかりでなく、耐熱性等
にも優れてるため、ヒートサイクル条件下においても、
金属層に応力の集中が発生せず、金属層の剥離などが起
きにくいからである。
【０１０１】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールＡ型
エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、２種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。
【０１０２】本発明で用いる樹脂フィルムにおいて、上
記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散さ
れていることが望ましい。均一な粗さの凹凸を有する粗
化面を形成することができ、樹脂フィルムにバイアホー
ルやスルーホールを形成しても、その上に形成する導体
回路の金属層の密着性を確保することができるからであ
る。また、粗化面を形成する表層部だけに可溶性粒子を
含有する樹脂フィルムを用いてもよい。それによって、
樹脂フィルムの表層部以外は酸または酸化剤にさらされ
ることがないため、層間樹脂絶縁層を介した導体回路間
の絶縁性が確実に保たれる。
【０１０３】上記樹脂フィルムにおいて、難溶性樹脂中
に分散している可溶性粒子の配合量は、樹脂フィルムに
対して、３〜４０重量％が望ましい。可溶性粒子の配合
量が３重量％未満では、所望の凹凸を有する粗化面を形
成することができない場合があり、４０重量％を超える
と、酸または酸化剤を用いて可溶性粒子を溶解した際
に、樹脂フィルムの深部まで溶解してしまい、樹脂フィ
ルムからなる層間樹脂絶縁層を介した導体回路間の絶縁
性を維持できず、短絡の原因となる場合がある。
【０１０４】上記樹脂フィルムは、上記可溶性粒子、上
記難溶性樹脂以外に、硬化剤、その他の成分等を含有し
ていることが望ましい。上記硬化剤としては、例えば、
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系
硬化剤、これらの硬化剤のエポキシアダクトやこれらの
硬化剤をマイクロカプセル化したもの、トリフェニルホ
スフィン、テトラフェニルホスフォニウム・テトラフェ
ニルボレート等の有機ホスフィン系化合物等が挙げられ
る。
【０１０５】上記硬化剤の含有量は、樹脂フィルムに対
して０．０５〜１０重量％であることが望ましい。０．
０５重量％未満では、樹脂フィルムの硬化が不十分であ
るため、酸や酸化剤が樹脂フィルムに侵入する度合いが
大きくなり、樹脂フィルムの絶縁性が損なわれることが
ある。一方、１０重量％を超えると、過剰な硬化剤成分
が樹脂の組成を変性させることがあり、信頼性の低下を
招いたりしてしまうことがある。
【０１０６】上記その他の成分としては、例えば、粗化
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図り多層プリント配線
板の性能を向上させることができる。
【０１０７】また、上記樹脂フィルムは、溶剤を含有し
ていてもよい。上記溶剤としては、例えば、アセトン、
メチルエチルケトン、シクロヘキサノン等のケトン類、
酢酸エチル、酢酸ブチル、セロソルブアセテートやトル
エン、キシレン等の芳香族炭化水素等が挙げられる。こ
れらは単独で用いてもよいし、２種類以上併用してもよ
い。ただし、これらの層間樹脂絶縁層は、３５０℃以上
の温度を加えると溶解、炭化をしてしまう。
【０１０８】[第２実施例]次に、本発明の第２実施例に
係る多層プリント配線板について、図１６を参照して説
明する。上述した第１実施例では、ＢＧＡを配設した場
合で説明した。第２実施例では、第１実施例とほぼ同様
であるが、図１６に示すように導電性接続ピン９６を介
して接続を取るＰＧＡ方式に構成されている。また、上
述した第１実施例では、バイアホールをレーザで形成し
たが、第２実施例では、フォトエッチングによりバイア
ホールを形成する。
【０１０９】この第２実施例に係る多層プリント配線板
の製造方法について、図１５を参照して説明する。 （４）第１実施例と同様に、（１）〜（３）上記工程を
経た基板に、厚さ５０μｍの熱硬化型エポキシ系樹脂５
０を塗布する（図１５（Ａ）参照）。
【０１１０】（５）次に、バイアホール形成位置に対応
する黒円４９ａの描かれたフォトマスクフィルム４９を
層間樹脂絶縁層５０に載置し、露光する（図１５
（Ｂ））。
【０１１１】（６）ＤＭＴＧ液でスプレー現像し、加熱
処理を行うことで直径８５μｍのバイアホール用開口４
８を備える層間樹脂絶縁層５０を設ける（図１５（Ｃ）
参照）。
【０１１２】（７）、過マンガン酸、又は、クロム酸で
層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形
成する（図１５（Ｄ）参照）。以降の工程は、上述した
第１実施例と同様であるため、説明を省略する。粗化面
は、０．０５〜５μｍの間が望ましい。
【０１１３】上述した実施例の半導体素子と比較例の半
導体素子をと第１、第２実施例の多層プリント配線板に
収容し評価した結果を図１７、図１８の図表に示す。 [比較例１]比較例は、第１実施例の半導体素子を同様で
ある。但し、比較例１では、トランジション層を形成せ
ず、ダイパッドをそのまま多層プリント配線板へ埋め込
んだ。 [比較例２]比較例２では、特開平９−３２１４０８号の
スタッドバンプを形成し、多層プリント配線板へ埋め込
んだ。
【０１１４】評価項目として、 ダイパッドの変色・溶解の有無を目視によって判定し
た。 バイアホール用開口の形成の可否を、第１実施例の多
層プリント配線板の製造方法を用い、レーザで径６０μ
ｍの開口が形成できるかを、また、第２実施例の多層プ
リント配線板の製造方法を用い、フォトであれば、径８
５μｍの開口が形成できるかを調べた。 ダイパッドとバイアホールとの接触抵抗を測定した。
第１〜第４実施例の半導体素子では、好適な結果が得ら
れたが、比較例１、２ではバイアホールの形成不良や接
続不良、あるいは抵抗値の増大などの問題が発生した。
【０１１５】
【発明の効果】本発明の構造により、リード部品を介さ
ずに、ＩＣチップとプリント配線板との接続を取ること
ができる。そのため、樹脂封止も不要となる。更に、リ
ード部品や封止樹脂に起因する不具合が起きないので、
接続性や信頼性が向上する。また、ＩＣチップのパッド
とプリント配線板の導電層が直接接続されているので、
電気特性も向上させることができる。更に、従来のＩＣ
チップの実装方法に比べて、ＩＣチップ〜基板〜外部基
板までの配線長も短くできて、ループインダクタンスを
低減できる効果もある。また、ＢＧＡ、ＰＧＡなどを配
設できるほど、配線形成の自由度が増した。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施
例に係る半導体素子の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施
例に係る半導体素子の製造工程図である。
【図３】（Ａ）、（Ｂ）は、本発明の第１実施例に係る
半導体素子の製造工程図である。
【図４】（Ａ）は、本発明の第１実施例に係るシリコン
ウエハー２０Ａの平面図であり、（Ｂ）は、個片化され
た半導体素子の平面図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第２実施例に係る半導体素子の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施
例に係る半導体素子の製造工程図である。
【図７】（Ａ）、（Ｂ）は、本発明の第２実施例に係る
半導体素子の製造工程図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第３実施例に係る半導体素子の製造工程図である。
【図９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第２実施例に係る半導体素子の製造工程図である。
【図１０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明
の第１実施例に係る多層プリント配線板の製造工程図で
ある。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実
施例に係る多層プリント配線板の製造工程図である。
【図１４】本発明の第１実施例に係る多層プリント配線
板の断面図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明
の第２実施例に係る多層プリント配線板の製造工程図で
ある。
【図１６】本発明の第２実施例に係る多層プリント配線
板の断面図である。
【図１７】第１、第２実施例の半導体素子を評価した結
果を示す図表である。
【図１８】第３、第４実施例の半導体素子を比較例と評
価した結果を示す図表である。
【符号の説明】
２０ ＩＣチップ（半導体素子） ２２ ダイパッド ２４ 保護膜 ３０ コア基板 ３２ 凹部 ３６ 樹脂層 ３８ トランジション層 ５０ 層間樹脂絶縁層 ５８ 導体回路 ６０ バイアホール ７０ ソルダーレジスト層 ７６ 半田バンプ ９０ ドータボード ９６ 導電性接続ピン ９７ 導電性接着剤 １２０ ＩＣチップ １５０ 層間樹脂絶縁層 １５８ 導体回路 １６０ バイアホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/92 ６０４Ｂ Ｆターム(参考） 5E346 AA60 CC04 CC09 CC32 CC37 CC41 DD17 DD25 EE08 EE31 FF06 FF07 FF10 FF15 FF17 FF22 FF45 HH07 HH32 5F044 KK18 KK19 LL15 QQ03 QQ04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子が形成されたウエハーにおい
    て、 前記半導体素子のダイパッド上に、トランジション層が
    形成された半導体素子。
  2. 【請求項２】 半導体素子が形成されたウエハーにおい
    て、 前記半導体素子のダイパッド上に、トランジション層が
    形成され、該トランジション層は、少なくとも２層以上
    である半導体素子。
  3. 【請求項３】 前記トランジション層の最下層は、ス
    ズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、
    銅のいずれかから、選ばれる少なくとも１種類以上で積
    層される請求項１または２に記載の半導体素子。
  4. 【請求項４】 前記トランジション層の最上層は、ニッ
    ケル、銅、金、銀、亜鉛、鉄の中から選ばれる請求項１
    〜３のいずれかに記載の半導体素子。
  5. 【請求項５】 半導体素子が形成されたウエハーにおい
    て、 前記半導体素子のダイパッド上に、トランジション層が
    形成され、該トランジション層は、第１薄膜層、第２薄
    膜層、厚付け層で形成されている半導体素子。
  6. 【請求項６】 前記トランジション層の第１薄膜層は、
    スズ、クロム、チタン、ニッケル、亜鉛、コバルト、
    金、銅のいずれかから、選ばれる少なくとも１種類以上
    で積層される請求項１または２に記載の半導体素子。
  7. 【請求項７】 前記トランジション層の第２薄膜層は、
    ニッケル、銅、金、銀の中から選ばれる請求項１〜３の
    いずれかに記載の半導体素子。
  8. 【請求項８】 請求項１〜７の前記半導体素子をプリン
    ト配線板に収容、収納、又は、埋め込み、その上に、ビ
    ルドアップ工程を経て形成される半導体素子を内蔵する
    多層プリント配線板の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1424731A2 (en) * 2002-11-26 2004-06-02 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
JP2006005321A (ja) * 2004-05-18 2006-01-05 Sony Corp 凸型電極およびその製造方法
US7285728B2 (en) 2004-03-29 2007-10-23 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
US7285862B2 (en) * 2003-01-23 2007-10-23 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure in which a semiconductor chip is mounted on a wiring substrate and buried in an insulation film
KR100859004B1 (ko) * 2007-08-22 2008-09-18 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
US7544537B2 (en) 2005-09-28 2009-06-09 Tdk Corporation Semiconductor IC-embedded substrate and method for manufacturing same
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
US7868464B2 (en) 2004-09-16 2011-01-11 Tdk Corporation Multilayer substrate and manufacturing method thereof
US8080122B2 (en) 2008-03-24 2011-12-20 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate and method of manufacturing semiconductor device
US8137497B2 (en) 2008-03-25 2012-03-20 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
KR101333355B1 (ko) * 2007-01-30 2013-11-28 덴끼 가가꾸 고교 가부시키가이샤 Ｌｅｄ 광원 유닛
US8692135B2 (en) 2008-08-27 2014-04-08 Nec Corporation Wiring board capable of containing functional element and method for manufacturing same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338084A (ja) * 1989-07-04 1991-02-19 Sharp Corp 回路基板の接続方法
JPH0350734A (ja) * 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法
JPH0425038A (ja) * 1990-05-16 1992-01-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置
JPH04233265A (ja) * 1990-07-02 1992-08-21 General Electric Co <Ge> 可変架橋性接着剤を用いた多段積層高密度相互接続方法および構造物
JPH09321408A (ja) * 1996-05-31 1997-12-12 Nec Corp 電子回路基板の高密度実装構造
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JP2000021916A (ja) * 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
JP2000150705A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338084A (ja) * 1989-07-04 1991-02-19 Sharp Corp 回路基板の接続方法
JPH0350734A (ja) * 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法
JPH0425038A (ja) * 1990-05-16 1992-01-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置
JPH04233265A (ja) * 1990-07-02 1992-08-21 General Electric Co <Ge> 可変架橋性接着剤を用いた多段積層高密度相互接続方法および構造物
JPH09321408A (ja) * 1996-05-31 1997-12-12 Nec Corp 電子回路基板の高密度実装構造
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JP2000021916A (ja) * 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
JP2000150705A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1424731A2 (en) * 2002-11-26 2004-06-02 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
US7498200B2 (en) 2003-01-23 2009-03-03 Shinko Electric Industries Co., Ltd. Electronic-parts-packaging structure in which a semiconductor chip is mounted on a wiring substrate and buried in an insulation film
US7573135B2 (en) 2003-01-23 2009-08-11 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure in which a semiconductor chip is mounted on a wiring substrate and buried in an insulation film
US7285862B2 (en) * 2003-01-23 2007-10-23 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure in which a semiconductor chip is mounted on a wiring substrate and buried in an insulation film
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
US8003895B2 (en) 2004-03-29 2011-08-23 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
US7563987B2 (en) 2004-03-29 2009-07-21 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
US7285728B2 (en) 2004-03-29 2007-10-23 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
JP2006005321A (ja) * 2004-05-18 2006-01-05 Sony Corp 凸型電極およびその製造方法
JP4501580B2 (ja) * 2004-05-18 2010-07-14 ソニー株式会社 凸型電極およびその製造方法
US7868464B2 (en) 2004-09-16 2011-01-11 Tdk Corporation Multilayer substrate and manufacturing method thereof
US7544537B2 (en) 2005-09-28 2009-06-09 Tdk Corporation Semiconductor IC-embedded substrate and method for manufacturing same
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
US8530752B2 (en) 2005-11-29 2013-09-10 Tdk Corporation Multilayer circuit board and method for manufacturing the same
KR101333355B1 (ko) * 2007-01-30 2013-11-28 덴끼 가가꾸 고교 가부시키가이샤 Ｌｅｄ 광원 유닛
KR100859004B1 (ko) * 2007-08-22 2008-09-18 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
US8080122B2 (en) 2008-03-24 2011-12-20 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate and method of manufacturing semiconductor device
US8137497B2 (en) 2008-03-25 2012-03-20 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate
US8692135B2 (en) 2008-08-27 2014-04-08 Nec Corporation Wiring board capable of containing functional element and method for manufacturing same

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