JPH09232321A - バンプ電極及びその製造方法 - Google Patents
バンプ電極及びその製造方法Info
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- JPH09232321A JPH09232321A JP8037944A JP3794496A JPH09232321A JP H09232321 A JPH09232321 A JP H09232321A JP 8037944 A JP8037944 A JP 8037944A JP 3794496 A JP3794496 A JP 3794496A JP H09232321 A JPH09232321 A JP H09232321A
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- Japan
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- bump
- plating
- electrode
- common electrode
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】プリント基板、液晶パネル、TABテープ等と
の接続時に、抵抗のバラツキの少なく、生産性の良好な
バンプ電極の構造とその製造方法を提供する。 【解決手段】スリット部32を有し、かつ周囲をパッシ
ベーション膜14で保護され、半導体基板10上の半導
体素子と接続された電極パッド12上にメッキ用共通電
極34を介し、スリット部32上のメッキ用共通電極3
4を介し形成されたコアバンプ18を被覆するように被
覆バンプ26を設ける構造を有する。
の接続時に、抵抗のバラツキの少なく、生産性の良好な
バンプ電極の構造とその製造方法を提供する。 【解決手段】スリット部32を有し、かつ周囲をパッシ
ベーション膜14で保護され、半導体基板10上の半導
体素子と接続された電極パッド12上にメッキ用共通電
極34を介し、スリット部32上のメッキ用共通電極3
4を介し形成されたコアバンプ18を被覆するように被
覆バンプ26を設ける構造を有する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に形成
するバンプ電極の構造及び製造方法に関する。
するバンプ電極の構造及び製造方法に関する。
【0002】
【従来の技術】以下、従来のバンプ電極の構造及びその
製造方法を、図を用いて説明する。
製造方法を、図を用いて説明する。
【0003】図8に示すように、半導体素子と接続され
た電極パッド12と、半導体素子を保護するパッシベー
ション膜14を形成した半導体基板10上に、感光性ポ
リイミド樹脂を塗布し、フォトプロセスにより、電極パ
ッド12上にコアバンプ18を形成する。
た電極パッド12と、半導体素子を保護するパッシベー
ション膜14を形成した半導体基板10上に、感光性ポ
リイミド樹脂を塗布し、フォトプロセスにより、電極パ
ッド12上にコアバンプ18を形成する。
【0004】その後、感光性レジストを塗布し、同様に
フォトプロセスにより、パッシベーション膜14上に、
マスクレジスト層20を形成する。
フォトプロセスにより、パッシベーション膜14上に、
マスクレジスト層20を形成する。
【0005】そして、電極パッド12、コアバンプ1
8、マスクレジスト層20上に、スパッタリング装置や
真空蒸着装置により、密着層と導電層の積層からなる被
覆層22を形成する。
8、マスクレジスト層20上に、スパッタリング装置や
真空蒸着装置により、密着層と導電層の積層からなる被
覆層22を形成する。
【0006】最後に、マスクレジスト層20を除去する
ことで、マスクレジスト層20上の被覆層22も同時に
除去、即ちリフトオフ法により、バンプ電極を作成す
る。
ことで、マスクレジスト層20上の被覆層22も同時に
除去、即ちリフトオフ法により、バンプ電極を作成す
る。
【0007】
【発明が解決しようとする課題】電極パッド12上面か
らクッションバンプ18の側面即ちA部28において、
密着層22と導電層24の被覆性が悪く、これが原因
で、プリント基板、液晶パネル、TAB(Tape_A
utomated_Bonding)テープ等との接続
時に抵抗のバラツキが発生している。
らクッションバンプ18の側面即ちA部28において、
密着層22と導電層24の被覆性が悪く、これが原因
で、プリント基板、液晶パネル、TAB(Tape_A
utomated_Bonding)テープ等との接続
時に抵抗のバラツキが発生している。
【0008】本発明の目的は、上記課題を解決して、接
続時に抵抗のバラツキの少なく、生産性の良好なバンプ
電極の構造とその製造方法を提供することである。
続時に抵抗のバラツキの少なく、生産性の良好なバンプ
電極の構造とその製造方法を提供することである。
【0009】
【課題を解決するための手段】上記目的を達成するた
め、バンプ電極及びその製造方法は、下記記載の構成を
採用する。
め、バンプ電極及びその製造方法は、下記記載の構成を
採用する。
【0010】スリット部を有し、かつ周囲をパッシベー
ション膜で保護された電極パッド上にメッキ用共通電極
を介し、スリット部上のコアバンプを被覆するように被
覆バンプを設ける構造を有することを特徴とする。
ション膜で保護された電極パッド上にメッキ用共通電極
を介し、スリット部上のコアバンプを被覆するように被
覆バンプを設ける構造を有することを特徴とする。
【0011】スリット部を有し、かつ周囲をパッシベー
ション膜で保護された電極パッドを有する半導体基板の
上面に、メッキ用共通電極を形成する工程と、パッシベ
ーション膜上にメッキ用共通電極を介してメッキ用レジ
ストを、あるいはスリット部上にメッキ用共通電極を介
してコアバンプを同時に形成する工程と、メッキにより
レジストコアを被覆するように被覆バンプを形成する工
程と、メッキ用レジストを剥離する工程と、パッシベー
ション膜上のメッキ用共通電極を除去する工程とを有す
ることを特徴とする。
ション膜で保護された電極パッドを有する半導体基板の
上面に、メッキ用共通電極を形成する工程と、パッシベ
ーション膜上にメッキ用共通電極を介してメッキ用レジ
ストを、あるいはスリット部上にメッキ用共通電極を介
してコアバンプを同時に形成する工程と、メッキにより
レジストコアを被覆するように被覆バンプを形成する工
程と、メッキ用レジストを剥離する工程と、パッシベー
ション膜上のメッキ用共通電極を除去する工程とを有す
ることを特徴とする。
【0012】本発明では、コアバンプを被覆バンプによ
り、完全に被覆してバンプ電極を形成するため、プリン
ト基板、液晶パネル、TAB用テープ等との接続時に抵
抗のバラツキが発生せず、経時変化に優れた接続が可能
となる。
り、完全に被覆してバンプ電極を形成するため、プリン
ト基板、液晶パネル、TAB用テープ等との接続時に抵
抗のバラツキが発生せず、経時変化に優れた接続が可能
となる。
【0013】また、コアバンプがプリント基板、液晶パ
ネル、TAB用テープ等との接続時の熱膨張、熱収縮に
よる歪みを吸収するため、疲労が起こらず、バンプ電極
の寿命が増長する。
ネル、TAB用テープ等との接続時の熱膨張、熱収縮に
よる歪みを吸収するため、疲労が起こらず、バンプ電極
の寿命が増長する。
【0014】
【発明の実施の形態】スリット部を有し、かつ周囲をパ
ッシベーション膜で保護された電極パッド上にメッキ用
共通電極を介し、スリット部上のコアバンプを被覆する
ように被覆バンプを設ける構造を有することを特徴とす
るバンプ電極である。
ッシベーション膜で保護された電極パッド上にメッキ用
共通電極を介し、スリット部上のコアバンプを被覆する
ように被覆バンプを設ける構造を有することを特徴とす
るバンプ電極である。
【0015】スリット部を有し、かつ周囲をパッシベー
ション膜で保護された電極パッドを有する半導体基板の
上面に、メッキ用共通電極を形成する工程と、パッシベ
ーション膜上にメッキ用共通電極を介してメッキ用レジ
ストを、あるいはスリット部上にメッキ用共通電極を介
してコアバンプを同時に形成する工程と、メッキにより
レジストコアを被覆するように被覆バンプを形成する工
程と、メッキ用レジストを剥離する工程と、パッシベー
ション膜上のメッキ用共通電極を除去する工程とを有す
ることを特徴とするバンプ電極の製造方法である。
ション膜で保護された電極パッドを有する半導体基板の
上面に、メッキ用共通電極を形成する工程と、パッシベ
ーション膜上にメッキ用共通電極を介してメッキ用レジ
ストを、あるいはスリット部上にメッキ用共通電極を介
してコアバンプを同時に形成する工程と、メッキにより
レジストコアを被覆するように被覆バンプを形成する工
程と、メッキ用レジストを剥離する工程と、パッシベー
ション膜上のメッキ用共通電極を除去する工程とを有す
ることを特徴とするバンプ電極の製造方法である。
【0016】
【実施例】以下、本発明の一実施例を、図面を用いて説
明する。
明する。
【0017】図1は、本発明のバンプ電極の構成を示す
断面図である。この図1を用いて、本発明のバンプ電極
の構成を説明する。
断面図である。この図1を用いて、本発明のバンプ電極
の構成を説明する。
【0018】スリット部32を有し、かつ周囲をパッシ
ベーション膜14で保護され、半導体基板10上の半導
体素子と接続された電極パッド12上にメッキ用共通電
極34を介し、スリット部32上のメッキ用共通電極3
4を介し形成されたコアバンプ18を被覆するように被
覆バンプ26を設ける構造を有する。
ベーション膜14で保護され、半導体基板10上の半導
体素子と接続された電極パッド12上にメッキ用共通電
極34を介し、スリット部32上のメッキ用共通電極3
4を介し形成されたコアバンプ18を被覆するように被
覆バンプ26を設ける構造を有する。
【0019】本発明のバンプ電極の製造方法を、図1か
ら図7に示す断面図を用いて説明する。
ら図7に示す断面図を用いて説明する。
【0020】まず、図2に示すような、大きさ10μm
×60μmの矩形のスリット部32を有する大きさ50
μm×100μm、厚さ3.0μmのAlまたはAl−
Si(1%)を材料とする電極パッド12上に厚さ1.
0μmのSiO2層と、厚さ1.5μmのSiNx層
と、厚さ3.0μmのポリイミド層を積層した大きさ3
0μm×80μmの開口部を持つパッシベーション膜1
4を形成する。
×60μmの矩形のスリット部32を有する大きさ50
μm×100μm、厚さ3.0μmのAlまたはAl−
Si(1%)を材料とする電極パッド12上に厚さ1.
0μmのSiO2層と、厚さ1.5μmのSiNx層
と、厚さ3.0μmのポリイミド層を積層した大きさ3
0μm×80μmの開口部を持つパッシベーション膜1
4を形成する。
【0021】SiO2層とSiNx層は、それぞれ、C
VD(Chemical Vapaor Deposi
tion)法により成膜を行い、その後、それぞれの膜
上に感光性レジストを塗布し、フォトプロセスによりパ
ターンを形成を行い、レジストパターンをエッチングマ
スクとしてエッチングすることで目的のパターンを形成
する。
VD(Chemical Vapaor Deposi
tion)法により成膜を行い、その後、それぞれの膜
上に感光性レジストを塗布し、フォトプロセスによりパ
ターンを形成を行い、レジストパターンをエッチングマ
スクとしてエッチングすることで目的のパターンを形成
する。
【0022】また、ポリイミド層は、感光性ポリイミド
をスピンコート法により塗布し、露光及び現像を行い、
目的のパターンを形成する。
をスピンコート法により塗布し、露光及び現像を行い、
目的のパターンを形成する。
【0023】次に、図3に示すように、スパッタリング
装置により厚さ0.5μmのTiWと厚さ1.0μmの
Auの積層からなるメッキ用共通電極34を形成する。
装置により厚さ0.5μmのTiWと厚さ1.0μmの
Auの積層からなるメッキ用共通電極34を形成する。
【0024】そして、図4に示すように、メッキ用共通
電源34上に厚さ10μmの感光性レジスト36を全面
に塗布し、露光後、現像を行い、図5に示すように、パ
ッシベーション膜14上にメッキ用共通電極34を介し
てメッキ用レジスト37を、また、スリット部32上に
メッキ用共通電極34を介してコアバンプ18を、同時
に形成する。
電源34上に厚さ10μmの感光性レジスト36を全面
に塗布し、露光後、現像を行い、図5に示すように、パ
ッシベーション膜14上にメッキ用共通電極34を介し
てメッキ用レジスト37を、また、スリット部32上に
メッキ用共通電極34を介してコアバンプ18を、同時
に形成する。
【0025】図6に示すように、メッキ用共通電極34
を利用して、メッキ用レジスト37、コアバンプ18が
形成されていない部分のメッキ用共通電極34上に、電
解金メッキにより、金を12μm成長させて、被覆バン
プ26を形成する。
を利用して、メッキ用レジスト37、コアバンプ18が
形成されていない部分のメッキ用共通電極34上に、電
解金メッキにより、金を12μm成長させて、被覆バン
プ26を形成する。
【0026】その後、図7に示すように、レジスト剥離
液を用いて、メッキ用レジスト37を剥離し、最後に、
図1に示すように、まず、ヨードカリ水溶液を用いて、
全面をエッチングして導電層のAuを除去し、その後、
フッ酸と硝酸の混合溶液を用いて、被覆バンプ26をエ
ッチングマスクとして利用しコアバンプ18と被覆バン
プ26の下部以外の密着層のTiWを除去することで、
メッキ用共通電極34を取り除き目的のバンプ電極を得
る。
液を用いて、メッキ用レジスト37を剥離し、最後に、
図1に示すように、まず、ヨードカリ水溶液を用いて、
全面をエッチングして導電層のAuを除去し、その後、
フッ酸と硝酸の混合溶液を用いて、被覆バンプ26をエ
ッチングマスクとして利用しコアバンプ18と被覆バン
プ26の下部以外の密着層のTiWを除去することで、
メッキ用共通電極34を取り除き目的のバンプ電極を得
る。
【0027】バンプ電極がAuの場合を例に示したが、
図9に示すように、密着層Crと導電層Cuからなるメ
ッキ用共通電極34を用いて、電解Cuメッキにより、
被覆バンプ26を形成し、その後、電解Auメッキによ
り、接続層40を設けても良い。
図9に示すように、密着層Crと導電層Cuからなるメ
ッキ用共通電極34を用いて、電解Cuメッキにより、
被覆バンプ26を形成し、その後、電解Auメッキによ
り、接続層40を設けても良い。
【0028】
【発明の効果】本発明では、コアバンプを被覆バンプに
より完全に被覆してバンプ電極を形成するため、プリン
ト基板、液晶パネル、TAB用テープ等との接続時に抵
抗のバラツキが発生せず、経時変化に優れた接続が可能
となった。
より完全に被覆してバンプ電極を形成するため、プリン
ト基板、液晶パネル、TAB用テープ等との接続時に抵
抗のバラツキが発生せず、経時変化に優れた接続が可能
となった。
【0029】また、コアバンプがプリント基板、液晶パ
ネル、TAB用テープ等との接続時の熱膨張、熱収縮に
よる歪みを吸収するため、疲労が起こらず、バンプ電極
の寿命が増長した。
ネル、TAB用テープ等との接続時の熱膨張、熱収縮に
よる歪みを吸収するため、疲労が起こらず、バンプ電極
の寿命が増長した。
【図1】本発明の実施例におけるバンプ電極の構造及び
製造方法を示す断面図である。
製造方法を示す断面図である。
【図2】本発明の実施例におけるバンプ電極の製造方法
を示す断面図である。
を示す断面図である。
【図3】本発明の実施例におけるバンプ電極の製造方法
を示す断面図である。
を示す断面図である。
【図4】本発明の実施例におけるバンプ電極の製造方法
を示す断面図である。
を示す断面図である。
【図5】本発明の実施例におけるバンプ電極の製造方法
を示す断面図である。
を示す断面図である。
【図6】本発明の実施例におけるバンプ電極の製造方法
を示す断面図である。
を示す断面図である。
【図7】本発明の実施例におけるバンプ電極の製造方法
を示す断面図である。
を示す断面図である。
【図8】本発明の従来例におけるバンプ電極の構造及び
製造方法を示す断面図である。
製造方法を示す断面図である。
【図9】本発明の実施例におけるバンプ電極の構造及び
製造方法を示す断面図である。
製造方法を示す断面図である。
10 半導体基板 12 電極パッド 14 パッシベーション膜 18 コアバンプ 20 マスクレジスト層 22 被覆層 26 被覆バンプ 28 A部 32 スリット部 34 メッキ用共通電極 36 感光性レジスト 37 メッキ用レジスト 40 接続層
Claims (2)
- 【請求項1】 スリット部を有し、かつ周囲をパッシベ
ーション膜で保護された電極パッド上にメッキ用共通電
極を介してスリット部上のコアバンプを被覆するように
被覆バンプを設ける構造を有することを特徴とするバン
プ電極。 - 【請求項2】 スリット部を有し、かつ周囲をパッシベ
ーション膜で保護された電極パッドを有する半導体基板
の上面にメッキ用共通電極を形成する工程と、パッシベ
ーション膜上にメッキ用共通電極を介してメッキ用レジ
ストを、あるいはスリット部上にメッキ用共通電極を介
してコアバンプを同時に形成する工程と、メッキにより
コアバンプを被覆するように被覆バンプを形成する工程
と、メッキ用レジストを剥離する工程と、パッシベーシ
ョン膜上のメッキ用共通電極を除去する工程とを有する
ことを特徴とするバンプ電極の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8037944A JPH09232321A (ja) | 1996-02-26 | 1996-02-26 | バンプ電極及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8037944A JPH09232321A (ja) | 1996-02-26 | 1996-02-26 | バンプ電極及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09232321A true JPH09232321A (ja) | 1997-09-05 |
Family
ID=12511671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8037944A Pending JPH09232321A (ja) | 1996-02-26 | 1996-02-26 | バンプ電極及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09232321A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011035249A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Ltd | 半導体素子の製造方法 |
JP2013070110A (ja) * | 2013-01-24 | 2013-04-18 | Fujitsu Ltd | 半導体素子の製造方法 |
CN103325760A (zh) * | 2012-03-22 | 2013-09-25 | 矽品精密工业股份有限公司 | 形成于半导体基板上的导电凸块及其制法 |
JP2015144157A (ja) * | 2014-01-31 | 2015-08-06 | 富士通株式会社 | 回路基板、電子装置及び電子装置の製造方法 |
-
1996
- 1996-02-26 JP JP8037944A patent/JPH09232321A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011035249A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Ltd | 半導体素子の製造方法 |
CN103325760A (zh) * | 2012-03-22 | 2013-09-25 | 矽品精密工业股份有限公司 | 形成于半导体基板上的导电凸块及其制法 |
JP2013070110A (ja) * | 2013-01-24 | 2013-04-18 | Fujitsu Ltd | 半導体素子の製造方法 |
JP2015144157A (ja) * | 2014-01-31 | 2015-08-06 | 富士通株式会社 | 回路基板、電子装置及び電子装置の製造方法 |
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