JPS61251152A - バンプ形成方法 - Google Patents
バンプ形成方法Info
- Publication number
- JPS61251152A JPS61251152A JP60094401A JP9440185A JPS61251152A JP S61251152 A JPS61251152 A JP S61251152A JP 60094401 A JP60094401 A JP 60094401A JP 9440185 A JP9440185 A JP 9440185A JP S61251152 A JPS61251152 A JP S61251152A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bump
- resist film
- substrate
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体チップを、別の配線パターンを形成せるプリント
基板に、あるいは半導体チップを相互に、直接簡単に接
続する方法として、前記半導体チップ上のアルミニウム
電極パッド部にバンプを形成して、他の接続すべき配線
パッド部に圧着する方法があるが、このバンプの形成方
法を改善して、工程の簡易化と品質の向上を図った。
基板に、あるいは半導体チップを相互に、直接簡単に接
続する方法として、前記半導体チップ上のアルミニウム
電極パッド部にバンプを形成して、他の接続すべき配線
パッド部に圧着する方法があるが、このバンプの形成方
法を改善して、工程の簡易化と品質の向上を図った。
本発明は、半導体基板のアルミニウム電極パッド部にバ
ンプを形成する方法の改善に関する。
ンプを形成する方法の改善に関する。
バンプの形成方法としては１．バンプ形成Ｈ域を露出せ
る基板に、直接、鍍金法で選択的に積層していく方法が
ある。
る基板に、直接、鍍金法で選択的に積層していく方法が
ある。
また一方、ドライメソードでは、レジスト膜を用い、フ
ォトリソグラフィ法でバンプ形成領域を露出せしめた後
、バンプ材料を物理的蒸着法で積層した後、レジスト膜
と共に不要領域の蒸着層をリフトオフ法により剥離する
方法がある。
ォトリソグラフィ法でバンプ形成領域を露出せしめた後
、バンプ材料を物理的蒸着法で積層した後、レジスト膜
と共に不要領域の蒸着層をリフトオフ法により剥離する
方法がある。
鍍金法はウェット処理であるので、他の既に完成された
半導体チップの素子形成領域を汚染して信頬性を低下さ
せる恐れがある。
半導体チップの素子形成領域を汚染して信頬性を低下さ
せる恐れがある。
また、リフトオフ法は、バンプ形成領域は基板の小面積
領域で、リフトオフすべき面積が基板の大部分の広い面
積にわたってるので、薄いレジスト膜を剥離するのに多
くの工数を特徴とする特にレジスト膜が蒸着工程で部分
的に基板と溶着している場合に困難を伴う。
領域で、リフトオフすべき面積が基板の大部分の広い面
積にわたってるので、薄いレジスト膜を剥離するのに多
くの工数を特徴とする特にレジスト膜が蒸着工程で部分
的に基板と溶着している場合に困難を伴う。
上記のごとき理由で、その形成方法の改善が要望されて
いる。
いる。
従来の技術によるバンドの形成方法を図面により更に詳
しく説明する。
しく説明する。
第２図は、完成されたバンプ構造の断２面を示す図面で
ある。
ある。
半導体基板１上に形成されたアルミニウム配線層はパッ
ド２を露出し、他の領域はＰＳＧ膜等の絶縁膜３により
覆われている。パッド領域ではバリヤメタル層５を介し
てバンプ６が形成される。
ド２を露出し、他の領域はＰＳＧ膜等の絶縁膜３により
覆われている。パッド領域ではバリヤメタル層５を介し
てバンプ６が形成される。
従来の方法による上記バンプの形成方法は、バンドのみ
露出せる基板に、選択的に鍍金法によってバンプを形成
する方法が多く用いられる。
露出せる基板に、選択的に鍍金法によってバンプを形成
する方法が多く用いられる。
通常、アルミニウムはＡｕ 、あるいはＰ ｂ／ Ｓ
ｎよりなる半田材料とは密着性が良くないので、バリヤ
メタル層５を先に鍍金してパッド部を覆う。
ｎよりなる半田材料とは密着性が良くないので、バリヤ
メタル層５を先に鍍金してパッド部を覆う。
バリヤメタル層としては、−例としてアルミニウムと接
着性の良いＴｉ１次いでＣＬＩ％更にＮｉと三層に積層
せる金属層が用いられる。
着性の良いＴｉ１次いでＣＬＩ％更にＮｉと三層に積層
せる金属層が用いられる。
次いで、バンプ材料としてＡｕｓあるいはＰｂ／Ｓｎ等
の半田物質を厚く積層して、バンプ６を形成する。
の半田物質を厚く積層して、バンプ６を形成する。
一方、ドライメソードとして、蒸着法を用いるときは、
第３図に示すごとく、基板上にフォトレジスト４を用い
て、パッド領域のみを開口する。
第３図に示すごとく、基板上にフォトレジスト４を用い
て、パッド領域のみを開口する。
その後、すべて蒸着法でバリヤメタル層として、Ｔｉ／
Ｃｕ／Ｎｉの順に蒸着し、更にバンプ層としてＡｕ、あ
るいはＰ ｂ／ Ｓ ｎ等の半田材料を順次積層する。
Ｃｕ／Ｎｉの順に蒸着し、更にバンプ層としてＡｕ、あ
るいはＰ ｂ／ Ｓ ｎ等の半田材料を順次積層する。
以上の工程の後、レジスト４をリフトオフすれば、レジ
スト上の蒸着層５′、６′ も共に剥離され、第２図に
示されたバンプが完成する。
スト上の蒸着層５′、６′ も共に剥離され、第２図に
示されたバンプが完成する。
上記に述べた、従来の技術による方法では、ドライメソ
ードにおいては、最後に全面のレジスト膜をリフトオフ
法により剥離するというプロセスを必要とする。
ードにおいては、最後に全面のレジスト膜をリフトオフ
法により剥離するというプロセスを必要とする。
上記のバンプ形成を蒸着法によった場合、部分的にレジ
ストが溶解していることもあり、比較的薄いフォトレジ
スト膜を全面にリフトオフする作業は、困難性を伴う゛
。
ストが溶解していることもあり、比較的薄いフォトレジ
スト膜を全面にリフトオフする作業は、困難性を伴う゛
。
また、バンプ形成を全て低温の鍍金法によるときは、鍍
金液に半導体基板が曝されることになり、コンタミネー
ションによる悪影響の恐れが避けられない。
金液に半導体基板が曝されることになり、コンタミネー
ションによる悪影響の恐れが避けられない。
上記問題点は、本発明の下記のバンプ形成方法により解
決される。
決される。
先ず、金属のパッドの形成された基板上に、厚いレジス
ト膜を積層する。
ト膜を積層する。
次いで、アルミニウム等の金属膜か、あるいは低温熱処
理でシリコン酸化膜となるポリ・ラダー・オルガノ・シ
ロキサンを用いて絶縁膜の薄膜を形成した後、更にフォ
トレジストを積層する。
理でシリコン酸化膜となるポリ・ラダー・オルガノ・シ
ロキサンを用いて絶縁膜の薄膜を形成した後、更にフォ
トレジストを積層する。
前記フォトレジストにより、薄膜のバンプ形成領域をパ
ターンニングして除去する。
ターンニングして除去する。
上記薄膜をマスクとして、前記厚いレジスト膜をエツチ
ングにより、金属パッド部を露出せしめた後、該金属パ
ッドに蒸着法によりバンプを形成する。しかる後、リフ
トオフにより厚いレジストを剥離すれば、比較的容易に
バンプを形成することが出来る。
ングにより、金属パッド部を露出せしめた後、該金属パ
ッドに蒸着法によりバンプを形成する。しかる後、リフ
トオフにより厚いレジストを剥離すれば、比較的容易に
バンプを形成することが出来る。
バンプ領域のパターンニングは、最上層の薄いフォトレ
ジストで行うので微細なるパターンニングが可能である
。
ジストで行うので微細なるパターンニングが可能である
。
リフトオフは、パターンニングとは別に、リフトオフの
容易なるレジストを用いるので、作業性が改善される。
容易なるレジストを用いるので、作業性が改善される。
また、全ての積層プロセスを、蒸着法によるドライプロ
セスで行う、ので、鍍金法に比して汚染の恐れが少ない
。
セスで行う、ので、鍍金法に比して汚染の恐れが少ない
。
本発明による一実施例を図面により詳細説明する。
第１図（ａ）は、半導体基板１上にアルミニウム・パッ
ド２が形成され、保護絶縁膜としてのＰＳＧ膜３が全面
に積層されていることは変わらない。
ド２が形成され、保護絶縁膜としてのＰＳＧ膜３が全面
に積層されていることは変わらない。
次いで、厚いレジスト膜７を、約５０μｍ厚さに塗布積
層する。ここで用いるレジスト膜の材料は厚く塗布する
必要があるので、粘度の高いレジストであれは、感光性
についてはポジ、ネガを問わない。
層する。ここで用いるレジスト膜の材料は厚く塗布する
必要があるので、粘度の高いレジストであれは、感光性
についてはポジ、ネガを問わない。
次いで、アルミニウム薄膜８を約２μｍ蒸着する。アル
ミニウムの代わりに、ポリ・ラダー・オルガノ・シロキ
サンを同様の厚さに塗布してもよい。
ミニウムの代わりに、ポリ・ラダー・オルガノ・シロキ
サンを同様の厚さに塗布してもよい。
ポリ・ラダー・オルガノ・シロキサン（ＰｏｌｙＬａｄ
ｄｅｒ Ｏｒｇａｎｏ Ｓ １ｌｏｘａｎｅ 、 Ｐ
Ｌ ＯＳ略す）は、Ｓｔ −０結合を含んだ珪素、酸
素、水素の化合物よりなり、２００℃以下の加熱でＳｉ
Ｏ□となる性質をもっている。
ｄｅｒ Ｏｒｇａｎｏ Ｓ １ｌｏｘａｎｅ 、 Ｐ
Ｌ ＯＳ略す）は、Ｓｔ −０結合を含んだ珪素、酸
素、水素の化合物よりなり、２００℃以下の加熱でＳｉ
Ｏ□となる性質をもっている。
次いで、フォトレジスト膜４を約１μｍ積層する。フォ
トリソグラフィ法でレジスト膜４をパターンニングして
、バンプ形成領域９を開口する。
トリソグラフィ法でレジスト膜４をパターンニングして
、バンプ形成領域９を開口する。
以上で第１図（ａｌの状態を得る。
上記パターンニングされたレジスト膜をマスクとして、
アルミニウム膜、あるいはＳｉ０ｇ膜をエツチング開口
し、更に、レジスト膜７をアルミニウム・パッド部が露
出するまでエツチングを行う。
アルミニウム膜、あるいはＳｉ０ｇ膜をエツチング開口
し、更に、レジスト膜７をアルミニウム・パッド部が露
出するまでエツチングを行う。
これを第１図（ｂ）に示す。
以上でバンプ形成前の準備工程を終わり、バリヤメタル
層５を蒸着法で積層する。バリヤメタル層としてＴｉ／
Ｃｕ／Ｎｉの三層を用いることは変わらない。
層５を蒸着法で積層する。バリヤメタル層としてＴｉ／
Ｃｕ／Ｎｉの三層を用いることは変わらない。
バリヤメタル層の上に、ＡｕあるいはＰ ｂ／ Ｓ ｎ
の半田材料を蒸着することにより、バンプ６が形成され
、第１図（Ｃ）が得られる。
の半田材料を蒸着することにより、バンプ６が形成され
、第１図（Ｃ）が得られる。
レジスト膜７を、ＰＳＧ膜３よりリフトオフすることに
より、薄膜８とその上に蒸着されたバリヤメタル層５”
とバンプ材料Ｎ６゛が共に剥離される。これにより第
２図のバンプが完成する。
より、薄膜８とその上に蒸着されたバリヤメタル層５”
とバンプ材料Ｎ６゛が共に剥離される。これにより第
２図のバンプが完成する。
以上に説明せるごとく、本発明の方法を適用することに
より、極めて容易に、バンプ形成のためのマスク層をリ
フトオフすることが可能となり、また、全ての工程がド
ライプロセスであるので、半導体基板の品質に悪い影響
を与えない。
より、極めて容易に、バンプ形成のためのマスク層をリ
フトオフすることが可能となり、また、全ての工程がド
ライプロセスであるので、半導体基板の品質に悪い影響
を与えない。
第１図は本発明にかかわるバンプ形成方法を示す工程順
の断面図、 第２図はバンプ構造の断面図、 第３図は従来の蒸着法によるバンプ形成方法の説明図、 を示す。 図面において、 １は半導体基板、 ２はアルミニウム等の金属パッド、 ３はＰＳＧ等の絶縁膜、 ４はフォトレジスト膜、 ５はバリヤメタル層、 ６はバンプ、 ７はレジスト膜、 ８はアルミニウム、ＰＬＯＳ等の薄膜、９はバンプ形成
領域、 をそれぞれ示す。 第１図 ノ＊°＞７＃ｌｋ渣貞ｈ１−ｄｉＩ凹 第２図 第３図
の断面図、 第２図はバンプ構造の断面図、 第３図は従来の蒸着法によるバンプ形成方法の説明図、 を示す。 図面において、 １は半導体基板、 ２はアルミニウム等の金属パッド、 ３はＰＳＧ等の絶縁膜、 ４はフォトレジスト膜、 ５はバリヤメタル層、 ６はバンプ、 ７はレジスト膜、 ８はアルミニウム、ＰＬＯＳ等の薄膜、９はバンプ形成
領域、 をそれぞれ示す。 第１図 ノ＊°＞７＃ｌｋ渣貞ｈ１−ｄｉＩ凹 第２図 第３図
Claims (1)
- 【特許請求の範囲】 金属パッド（２）の形成された基板上に、厚いレジス
ト膜（７）を積層した後、 金属膜、あるいは絶縁膜の薄膜（８）と、フォトレジス
ト（４）を順次積層して、該薄膜のバンプ形成領域（９
）をパターンニング、除去する工程と、前記厚いレジス
ト膜（７）をエッチングして、前記金属パッド部を露出
せしめた後、該金属パッド部にバンプ（６）を形成する
工程を含むことを特徴とするバンプ形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094401A JPS61251152A (ja) | 1985-04-30 | 1985-04-30 | バンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094401A JPS61251152A (ja) | 1985-04-30 | 1985-04-30 | バンプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251152A true JPS61251152A (ja) | 1986-11-08 |
Family
ID=14109231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094401A Pending JPS61251152A (ja) | 1985-04-30 | 1985-04-30 | バンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3818894A1 (de) * | 1987-06-05 | 1988-12-22 | Hitachi Ltd | Lottraeger, verfahren zu dessen herstellung und verfahren zur montage von halbleiteranordnungen unter dessen verwendung |
| JPH01135046A (ja) * | 1987-11-20 | 1989-05-26 | Casio Comput Co Ltd | 電子部品における外部電極の形成方法 |
| US6461953B1 (en) | 1998-08-10 | 2002-10-08 | Fujitsu Limited | Solder bump forming method, electronic component mounting method, and electronic component mounting structure |
-
1985
- 1985-04-30 JP JP60094401A patent/JPS61251152A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3818894A1 (de) * | 1987-06-05 | 1988-12-22 | Hitachi Ltd | Lottraeger, verfahren zu dessen herstellung und verfahren zur montage von halbleiteranordnungen unter dessen verwendung |
| JPH01135046A (ja) * | 1987-11-20 | 1989-05-26 | Casio Comput Co Ltd | 電子部品における外部電極の形成方法 |
| US6461953B1 (en) | 1998-08-10 | 2002-10-08 | Fujitsu Limited | Solder bump forming method, electronic component mounting method, and electronic component mounting structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61251152A (ja) | バンプ形成方法 | |
| JPH0695517B2 (ja) | 半導体装置 | |
| JPH0555228A (ja) | 半導体装置 | |
| TW558782B (en) | Fabrication method for strengthened flip-chip solder bump | |
| JPH03198342A (ja) | 半導体装置の製造方法 | |
| JPH03101234A (ja) | 半導体装置の製造方法 | |
| JPS5850421B2 (ja) | 薄膜回路 | |
| JP2751242B2 (ja) | 半導体装置の製造方法 | |
| JP3506686B2 (ja) | 半導体装置の製造方法 | |
| JPS6348427B2 (ja) | ||
| JPH0558653B2 (ja) | ||
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JPS63122248A (ja) | 半導体装置の製造方法 | |
| JPH09232321A (ja) | バンプ電極及びその製造方法 | |
| JPS6336548A (ja) | 半導体装置及びその製造方法 | |
| JPH07240434A (ja) | バンプ電極、およびその製造方法 | |
| JPS63305533A (ja) | 半導体装置の製造方法 | |
| JPH0350734A (ja) | 集積回路の製造方法 | |
| JPS621249A (ja) | 半導体装置 | |
| JPH0715909B2 (ja) | 半導体装置の製造方法 | |
| JPH0377327A (ja) | バンプ電極形半導体装置およびその製造方法 | |
| JPS639662B2 (ja) | ||
| JPH03295242A (ja) | 半導体装置 | |
| JPH04216631A (ja) | 半導体装置及びその製造方法 | |
| JPS58110055A (ja) | 半導体装置 |