JPS6348427B2 - - Google Patents
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- JPS6348427B2 JPS6348427B2 JP58022310A JP2231083A JPS6348427B2 JP S6348427 B2 JPS6348427 B2 JP S6348427B2 JP 58022310 A JP58022310 A JP 58022310A JP 2231083 A JP2231083 A JP 2231083A JP S6348427 B2 JPS6348427 B2 JP S6348427B2
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Description
【発明の詳細な説明】
本発明は半導体装置におけるバンプ状はんだ電
極の形成方法に関する。
極の形成方法に関する。
ICを配線基板にボンデイングする方法に、電
極面を配線基板の配線面に対向させるいわゆる
「フエースダウンボンデイング」があり、それ用
の半導体チツプは、バンブ状はんだ電極が多く採
用されている。
極面を配線基板の配線面に対向させるいわゆる
「フエースダウンボンデイング」があり、それ用
の半導体チツプは、バンブ状はんだ電極が多く採
用されている。
このはんだ電極は半導体素子のウエーハ段階で
基板上に形成するが、従来から用いられている方
法に電気めつき法がある。
基板上に形成するが、従来から用いられている方
法に電気めつき法がある。
電気めつき法は基板表面に、第１下地金属をス
パツタリング及びホトエツチングにより形成し、
更に第２下地金属をスパツタリングにより形成
し、電極形成部を除いてホトレジストで覆い、
Cuバリア層及びはんだ電極を電気めつき法によ
り形成し、ホトレジストを除去し、第２下地金属
をエツチングにより除去し、リフロー処理を行な
うことによつてバンプ状電極を形成するものであ
り、工程が煩雑となり加工コストがかさむ欠点が
あつた。
パツタリング及びホトエツチングにより形成し、
更に第２下地金属をスパツタリングにより形成
し、電極形成部を除いてホトレジストで覆い、
Cuバリア層及びはんだ電極を電気めつき法によ
り形成し、ホトレジストを除去し、第２下地金属
をエツチングにより除去し、リフロー処理を行な
うことによつてバンプ状電極を形成するものであ
り、工程が煩雑となり加工コストがかさむ欠点が
あつた。
本発明は上記に鑑み、下地金属及びバリア層の
形成にはメタルマスクを用いた蒸着法を採用する
ことによりホトエツチング工程を無くし、はんだ
電極の形成には、リフロー処理のみによりはんだ
球をバリア層表面に転写して形成することによ
り、ホトレジスト及びエツチング工程を無くし、
作業性を良くし、加工コストを節減し得るバンプ
電極形成法を提供するものである。
形成にはメタルマスクを用いた蒸着法を採用する
ことによりホトエツチング工程を無くし、はんだ
電極の形成には、リフロー処理のみによりはんだ
球をバリア層表面に転写して形成することによ
り、ホトレジスト及びエツチング工程を無くし、
作業性を良くし、加工コストを節減し得るバンプ
電極形成法を提供するものである。
以下、第１図、第２図に基づいて本発明の実施
例を詳細に説明する。
例を詳細に説明する。
第１図ａ〜ｄは、本発明の実施例の主要製造工
程を示す。第１図ａに示すようにSi（シリコン）
半導体ウエハ１に公知の選択拡散工程により半導
体素子領域を形成し、その表面酸化膜（SiO2）
２上にＭ配線３を形成し、この上を覆う最終のパ
シベーシヨン、例えばCVD・PSG膜４の一部を
窓開エツチングして配線端子部として露出させ
る。
程を示す。第１図ａに示すようにSi（シリコン）
半導体ウエハ１に公知の選択拡散工程により半導
体素子領域を形成し、その表面酸化膜（SiO2）
２上にＭ配線３を形成し、この上を覆う最終のパ
シベーシヨン、例えばCVD・PSG膜４の一部を
窓開エツチングして配線端子部として露出させ
る。
第１図ｂに示すように配線端子部をスルーホー
ルにしたメタルマスク７を重ね合わせ、真空蒸着
法によりCu膜５を1500Å厚に下地金属として形
成し、次いでCu膜６を約５〜10μｍ厚にバリア層
として形成する。
ルにしたメタルマスク７を重ね合わせ、真空蒸着
法によりCu膜５を1500Å厚に下地金属として形
成し、次いでCu膜６を約５〜10μｍ厚にバリア層
として形成する。
第２図は、Cuバリア層表面に転写されるはん
だ球を透明耐熱基板上に粘着させたものである。
耐熱ガラスあるいは石英板１０上にフラツクス９
を塗布し、次いで配線端子部に対応する位置にス
ルーホールを設けたメタルマスク１１を重ね合わ
せ、スルーホールに直径約150μｍのはんだ球８
を投入し、フラツクス９により透明耐熱基板１０
に粘着させる。
だ球を透明耐熱基板上に粘着させたものである。
耐熱ガラスあるいは石英板１０上にフラツクス９
を塗布し、次いで配線端子部に対応する位置にス
ルーホールを設けたメタルマスク１１を重ね合わ
せ、スルーホールに直径約150μｍのはんだ球８
を投入し、フラツクス９により透明耐熱基板１０
に粘着させる。
第１図ｃに示すように第２図のはんだ球を粘着
搭載した透明耐熱基板１０を配線端子部に対向さ
せ半導体ウエヘに重ね合わせ位置決めを行ない、
リフロー処理を行なう。
搭載した透明耐熱基板１０を配線端子部に対向さ
せ半導体ウエヘに重ね合わせ位置決めを行ない、
リフロー処理を行なう。
第１図ｄに示すようにリフロー処理によりはん
だ球８はフラツクス９の効果によりCuバリア層
６上にはんだ電極８′が転写される。
だ球８はフラツクス９の効果によりCuバリア層
６上にはんだ電極８′が転写される。
以上実施例で述べた方法によれば、下記の理由
でコスト軽減が可能となる。
でコスト軽減が可能となる。
下地金属及びバリア層の形成には、メタルマス
クを用いた蒸着法を採用することによりホトエツ
チング工程を無くし、更にはんだ電極の形成に
は、リフロー処理のみによりはんだ球を転写する
方法を採用することでホトレジスト、エツチン
グ、電気めつきの各工程を無くすことができる。
また、転写するハンダ球を粘着搭載する基板に透
明耐熱基板を採用することにより、はんだ球と電
極形成位置との位置合わせが容易になる。
クを用いた蒸着法を採用することによりホトエツ
チング工程を無くし、更にはんだ電極の形成に
は、リフロー処理のみによりはんだ球を転写する
方法を採用することでホトレジスト、エツチン
グ、電気めつきの各工程を無くすことができる。
また、転写するハンダ球を粘着搭載する基板に透
明耐熱基板を採用することにより、はんだ球と電
極形成位置との位置合わせが容易になる。
この発明は前記実施例により拘束されるもので
なく、これ以外に下記変形例を有する。
なく、これ以外に下記変形例を有する。
例えば、Cr下地金属の形成をスパツタリング
を用いるあるいはCuバリア層の形成を電気めつ
きを用いる方法がある。
を用いるあるいはCuバリア層の形成を電気めつ
きを用いる方法がある。
この発明は半導体素子のはんだバンプ電極の形
成に利用して有効である。
成に利用して有効である。
第１図ａ〜ｄは本発明の一実施例における主要
工程順の電極形成部断面図、第２図ははんだ球粘
着基板断面図である。 １……Si半導体ウエハ、２……酸化膜、３……
Al配線、４……最終パシベーシヨン膜、５……
Cr膜、６……Cuバリア層、７……メタルマスク、
８……はんだ球、８′……はんだ電極、９……フ
ラツクス、１０……透明耐熱基板、１１……メタ
ルマスク。
工程順の電極形成部断面図、第２図ははんだ球粘
着基板断面図である。 １……Si半導体ウエハ、２……酸化膜、３……
Al配線、４……最終パシベーシヨン膜、５……
Cr膜、６……Cuバリア層、７……メタルマスク、
８……はんだ球、８′……はんだ電極、９……フ
ラツクス、１０……透明耐熱基板、１１……メタ
ルマスク。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に設けられた配線金属上の一部
にメタルマスクを使用して下地金属及びバリア層
を蒸着により形成する工程と、他の透明耐熱基板
表面に粘着塗料を塗布する工程と該粘着塗料を塗
布した前記透明耐熱基板上にメタルマスクを重ね
合わせ該メタルマスクを通してはんだ球を粘着さ
せる工程と該はんだ球を粘着搭載させた前記透明
耐熱基板により前記下地金属表面の所望の位置に
はんだ電極を形成するための位置決めを行なう工
程と前記はんだ球をリフローにより前記下地金属
上に転写してバンプ状電極を形成する工程とから
なるはんだ電極形成法。 ２ 前記透明耐熱基板に塗布するはんだ球粘着塗
料としてフラツクスを使用すると共に透明耐熱基
板として耐熱ガラス及び石英を使用する特許請求
の範囲第１項記載のはんだ電極形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022310A JPS59148352A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022310A JPS59148352A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148352A JPS59148352A (ja) | 1984-08-25 |
| JPS6348427B2 true JPS6348427B2 (ja) | 1988-09-29 |
Family
ID=12079160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022310A Granted JPS59148352A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148352A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254932A (ja) * | 1988-08-20 | 1990-02-23 | Fujitsu Ltd | はんだバンプの形成方法 |
| JP2650499B2 (ja) * | 1991-02-19 | 1997-09-03 | 松下電器産業株式会社 | 電気的接続接点の形成方法および電子部品の実装方法 |
| US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
| WO1998009332A1 (en) * | 1996-08-27 | 1998-03-05 | Nippon Steel Corporation | Semiconductor device provided with low melting point metal bumps and process for producing same |
| JP2008159948A (ja) | 2006-12-25 | 2008-07-10 | Rohm Co Ltd | 半導体装置 |
-
1983
- 1983-02-14 JP JP58022310A patent/JPS59148352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148352A (ja) | 1984-08-25 |
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