JPH03101233A - 電極構造及びその製造方法 - Google Patents
電極構造及びその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
電極構造及びその製造方法に係り、特に半導体装置の多
端子接続用の電極構造及びその製造方法に関し、 リードフレームと、基板上のＡｕバンプ（突起状電極）
との接着密度を高めるため表面平坦性の良好な電極構造
及びその製造方法を提供することを目的とし、 基板上に設けられた薄膜電極と、該薄膜電極上に該薄膜
電極の一部を露出させた開口部を有する絶縁層と、前記
開口部を覆うバリヤーメタル膜と、該バリヤーメタル上
に設けられ前記薄膜電極と導通する突起状電極と、を有
してなる電極構造において、 前記バリヤーメタル膜と前記突起状電極との間に、前記
開口部の幅より小さな開口幅を有し、前記バリヤーメタ
ル膜の平坦面のみを露出する有機膜を設けてなること及
びその製造方法を構成とする。
端子接続用の電極構造及びその製造方法に関し、 リードフレームと、基板上のＡｕバンプ（突起状電極）
との接着密度を高めるため表面平坦性の良好な電極構造
及びその製造方法を提供することを目的とし、 基板上に設けられた薄膜電極と、該薄膜電極上に該薄膜
電極の一部を露出させた開口部を有する絶縁層と、前記
開口部を覆うバリヤーメタル膜と、該バリヤーメタル上
に設けられ前記薄膜電極と導通する突起状電極と、を有
してなる電極構造において、 前記バリヤーメタル膜と前記突起状電極との間に、前記
開口部の幅より小さな開口幅を有し、前記バリヤーメタ
ル膜の平坦面のみを露出する有機膜を設けてなること及
びその製造方法を構成とする。
本発明は電極構造及びその製造方法に係り、特に半導体
装置の多端子接続用の電極構造及びその製造方法に関す
る。
装置の多端子接続用の電極構造及びその製造方法に関す
る。
ＩＣの高密度、高集積化に伴い入出力端子数の増加がま
すます加速されている。これらの入出力端子数の接続に
おいて従来のワイヤーボンディング法では最早対処が困
難な状態を来している。これらの代替技術として突起状
のＡｕバンプを用いたボンディング法がある。このボン
ディング法でのバンブ形成技術をなすことが多端子接続
を促進しＩＣのシステム規模の増加を可能にするもので
ある。
すます加速されている。これらの入出力端子数の接続に
おいて従来のワイヤーボンディング法では最早対処が困
難な状態を来している。これらの代替技術として突起状
のＡｕバンプを用いたボンディング法がある。このボン
ディング法でのバンブ形成技術をなすことが多端子接続
を促進しＩＣのシステム規模の増加を可能にするもので
ある。
〔従来の技術〕
第１図は従来のバンブの構造を示す概略断面図である。
第１図において、シリコン基板１上にＳｉＯ□膜２、Ａ
１電極３、開口を有するＰＳＧ膜４、バリヤーメタル膜
５及びその上にＡｕバンブく突起状メツキ電極）６が設
けられ、Ｓｎメツキ８がなされたＣｕ板７からなるリー
ドフレーム９と上記Ａｕバンプ６が接続される。
１電極３、開口を有するＰＳＧ膜４、バリヤーメタル膜
５及びその上にＡｕバンブく突起状メツキ電極）６が設
けられ、Ｓｎメツキ８がなされたＣｕ板７からなるリー
ドフレーム９と上記Ａｕバンプ６が接続される。
上記バリヤーメタル膜５はＡｕバンブ６への拡散、合金
化を防止するために形成されている。このＡｕバンプの
製造方法はこのバリヤーメタル膜５を形成した後、レジ
スト（図示せず）をマスクとしてバンブ形成領域のみ電
気メツキを施すことによりなされ、その後レジスト除去
し、Ａｕバンブ６をマスクとして下地のバリヤーメタル
をエツチング除去する。その後、リードフレームをバン
ブ表面に押し当てボンディングが完成せしめられる。
化を防止するために形成されている。このＡｕバンプの
製造方法はこのバリヤーメタル膜５を形成した後、レジ
スト（図示せず）をマスクとしてバンブ形成領域のみ電
気メツキを施すことによりなされ、その後レジスト除去
し、Ａｕバンブ６をマスクとして下地のバリヤーメタル
をエツチング除去する。その後、リードフレームをバン
ブ表面に押し当てボンディングが完成せしめられる。
第３図に示された電気メツキによるバンブ形成では下地
基板上の凹状のバリヤーメタル膜５０表面形状をそのま
ま正確に反映して製造されるためメツキによるＡｕバン
プの表面形状が凹凸になる場合がある。この様な状態で
リードフレームをボンディングするとボンディング面積
の縮小からリードフレームとＡｕバンプとの接着強度が
低下する問題が生ずる。
基板上の凹状のバリヤーメタル膜５０表面形状をそのま
ま正確に反映して製造されるためメツキによるＡｕバン
プの表面形状が凹凸になる場合がある。この様な状態で
リードフレームをボンディングするとボンディング面積
の縮小からリードフレームとＡｕバンプとの接着強度が
低下する問題が生ずる。
本発明はリードフレームと、基板上のＡｕバンプ（突起
状電極）との接着密度を高めるため表面平坦性の良好な
電極構造及びその製造方法を提供することを目的とする
。
状電極）との接着密度を高めるため表面平坦性の良好な
電極構造及びその製造方法を提供することを目的とする
。
上記課題は本発明によれば、
基板上に設けられた薄膜電極と、該薄膜電極上に該薄膜
電極の一部を露出させた開口部を有する絶縁層と、前記
開口部を覆うバリヤーメタル膜と、該バリヤーメタル上
に設けられ前記薄膜電極と導通する突起状電極と、を有
してなる電極構造において、 前記バリヤーメタル膜と前記突起状電極との間に、前記
開口部の幅より小さな開口幅を有し、前記バリヤーメタ
ル膜の平坦面のみを露出する有機膜を設けてなることを
特徴とする電極構造によって解決される。
電極の一部を露出させた開口部を有する絶縁層と、前記
開口部を覆うバリヤーメタル膜と、該バリヤーメタル上
に設けられ前記薄膜電極と導通する突起状電極と、を有
してなる電極構造において、 前記バリヤーメタル膜と前記突起状電極との間に、前記
開口部の幅より小さな開口幅を有し、前記バリヤーメタ
ル膜の平坦面のみを露出する有機膜を設けてなることを
特徴とする電極構造によって解決される。
更に上記課題は本発明によれば
＜ａ＞ 基板上に薄膜電極を形成する工程、（ｂ）該薄
膜電極上に該薄膜電極の一部を露出する開口部を有する
絶縁層を形成する工程、（ｃ）前記開口部を覆うバリヤ
ーメタル膜を形成する工程、 （ｄ）前記バリヤーメタル膜上に突起状電極を形成する
工程、 を含む電極構造を製造する方法において、前記バリヤー
メタル膜上に前記絶縁層開口部の幅より小さな開口幅を
有し、前記バリャーメタル膜の平坦面のみを露出する有
機膜を形成した後、前記突起状電極を形成することを特
徴とする電極構造の製造方法によって解決される。
膜電極上に該薄膜電極の一部を露出する開口部を有する
絶縁層を形成する工程、（ｃ）前記開口部を覆うバリヤ
ーメタル膜を形成する工程、 （ｄ）前記バリヤーメタル膜上に突起状電極を形成する
工程、 を含む電極構造を製造する方法において、前記バリヤー
メタル膜上に前記絶縁層開口部の幅より小さな開口幅を
有し、前記バリャーメタル膜の平坦面のみを露出する有
機膜を形成した後、前記突起状電極を形成することを特
徴とする電極構造の製造方法によって解決される。
〔作 用〕
本発明によれば、基板上に形成された薄膜電極上のバリ
ヤーメタル膜の開口部が平坦面のみが露出されているた
めその平面に沿って突起状メツキ電極が形成される。
ヤーメタル膜の開口部が平坦面のみが露出されているた
めその平面に沿って突起状メツキ電極が形成される。
本発明では薄膜電極としてはＡｌ電極が主に用いられ、
有機膜としてはポリイミド等が用いられるのが好ましい
。更にバリヤーメタル膜はＰｄ／Ｔｉ・Ａｕ／ＴｉＷ
、 Ｐｄ／Ｃｒ 、 Ａｕ／Ｃｒ 、 Ｎｉ／Ｃｕ／Ｔ
ｉ 、 Ｃｕ／Ｔｉ 。
有機膜としてはポリイミド等が用いられるのが好ましい
。更にバリヤーメタル膜はＰｄ／Ｔｉ・Ａｕ／ＴｉＷ
、 Ｐｄ／Ｃｒ 、 Ａｕ／Ｃｒ 、 Ｎｉ／Ｃｕ／Ｔ
ｉ 、 Ｃｕ／Ｔｉ 。
Ｃｕ／Ｃｒ等のいずれも用いることができる。
以下本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る突起状電極の１実施例を示す断面
図である。
図である。
第１図において、ＩＣ基板１上に５１０２膜２、Ａｌ電
極３、開口を有するＰＳＧ膜４、更にバリヤーメタル５
が設けられているのは従来技術において示した第３図と
同様である。
極３、開口を有するＰＳＧ膜４、更にバリヤーメタル５
が設けられているのは従来技術において示した第３図と
同様である。
しかし、本発明は該バリヤーメタル膜５上に中央部を開
口したポリイミド膜（有機薄膜）１１が設けられ、更に
その上に上面ＡがはＸ゛平坦Ａｕバンプ（電極）１２が
設けられている。ポリイミド膜はバリヤーメタル膜の平
坦部のみを露出するように形成されている。
口したポリイミド膜（有機薄膜）１１が設けられ、更に
その上に上面ＡがはＸ゛平坦Ａｕバンプ（電極）１２が
設けられている。ポリイミド膜はバリヤーメタル膜の平
坦部のみを露出するように形成されている。
以下本発明の上記第１図の実施例を製造する方法を第２
八図ないし第２Ｄ図に基づいて説明する。
八図ないし第２Ｄ図に基づいて説明する。
まず第２Ａ図に示す様にＳｉ基板１上に５ｉｎ２膜２を
熱酸化法により形成し、その上にＡｌを約１μの厚さに
真空蒸着してバターニングしてＡｌ電極３を形成し、更
に、Ａｌ電極３を覆う様にＰＳＧを約ＩＪ！ｍの厚さに
ＣＶＤ成長し開口を設けてＰＳＧ膜４を設ける。その後
、全面にまずチタン（Ｔｉ ）を０；５−の厚さに蒸着
し、次にＴｉ上にパラジウム（Ｐｄ ）を０．５μの厚
さに蒸着しＰｄ／Ｔｉ ２層からなるバリヤーメタル膜
５を形成するこの第２Ａ図に示したバリヤーメタル膜５
迄の方法は従来工程でも行われていた工程である。
熱酸化法により形成し、その上にＡｌを約１μの厚さに
真空蒸着してバターニングしてＡｌ電極３を形成し、更
に、Ａｌ電極３を覆う様にＰＳＧを約ＩＪ！ｍの厚さに
ＣＶＤ成長し開口を設けてＰＳＧ膜４を設ける。その後
、全面にまずチタン（Ｔｉ ）を０；５−の厚さに蒸着
し、次にＴｉ上にパラジウム（Ｐｄ ）を０．５μの厚
さに蒸着しＰｄ／Ｔｉ ２層からなるバリヤーメタル膜
５を形成するこの第２Ａ図に示したバリヤーメタル膜５
迄の方法は従来工程でも行われていた工程である。
次に第２Ｂ図に示す様にバリヤーメタル膜５上に有機樹
脂のポリイミドをスピンコード法により約２１！Ｉｍの
厚さに塗布形成し、バリヤーメタル膜の平坦部のみを露
出するようにその中央部に開口部１３を設けてポリイミ
ド膜１１を成形する。
脂のポリイミドをスピンコード法により約２１！Ｉｍの
厚さに塗布形成し、バリヤーメタル膜の平坦部のみを露
出するようにその中央部に開口部１３を設けてポリイミ
ド膜１１を成形する。
次に第２Ｃ図に示す様に、ポリイミド層１１上にメツキ
用レジストを形成し、バターニングを行ない幅約２０−
の開口部１４を設けたレジストパターン１５を形成する
。
用レジストを形成し、バターニングを行ない幅約２０−
の開口部１４を設けたレジストパターン１５を形成する
。
次に第２Ｄ図に示す様に、通常の方法により、Ａｕメツ
キを行ないマツシュルーム状Ａｕバンプ１６を形成する
。このＡｕバンプはレジストパターン１５ａ上ではそれ
ぞれ両側に約２０趨の長さのひさしを形成し、Ａｕバン
プの上面Ａははゾその中央部で長さ約１００−にわたり
、平坦となっている。
キを行ないマツシュルーム状Ａｕバンプ１６を形成する
。このＡｕバンプはレジストパターン１５ａ上ではそれ
ぞれ両側に約２０趨の長さのひさしを形成し、Ａｕバン
プの上面Ａははゾその中央部で長さ約１００−にわたり
、平坦となっている。
次に第２Ｅ図に示す様にレジストパターン１５を除去し
、次にポリイミド膜１１、バリヤーメタル膜５をそれぞ
れエツチング除去し、マツシニルーム状のＡｕバンプ１
２をその上面を平坦に形成することができる。
、次にポリイミド膜１１、バリヤーメタル膜５をそれぞ
れエツチング除去し、マツシニルーム状のＡｕバンプ１
２をその上面を平坦に形成することができる。
なお第２Ｄ図に示したレジストパターンの厚さが所定厚
さ以上の場合は第３図に破線１５で示す様にＡｕストレ
ートバンプが形成される。なお第３図ではレジストパタ
ーン除去前に予めポリイミド膜、Ｐｄをエツチングして
おいても可能である。
さ以上の場合は第３図に破線１５で示す様にＡｕストレ
ートバンプが形成される。なお第３図ではレジストパタ
ーン除去前に予めポリイミド膜、Ｐｄをエツチングして
おいても可能である。
以上説明した様に、本発明によればＩＣ基板上にＡｕバ
ンブ（突起状電極）の上面がぼり平坦化され、形成され
るので接着面積増加によりリードフレームへのボンディ
ング強度が増大する。このためバンプのサイズ、及びバ
ンプピッチのそれぞれ縮小が図られ、高密度、高信頼性
に寄与する。
ンブ（突起状電極）の上面がぼり平坦化され、形成され
るので接着面積増加によりリードフレームへのボンディ
ング強度が増大する。このためバンプのサイズ、及びバ
ンプピッチのそれぞれ縮小が図られ、高密度、高信頼性
に寄与する。
第１図は本発明に係る電極構造の１実施例を示す断面図
であり、 第２八図ないし第２Ｅ図は第１図に示した１実施例を製
造する方法を説明するための工程断面図であり、 第３図は他の実施例を説明するための断面図であり、 第４図は従来技術を説明するための断面図である。 １・・・シリコン基板、 ２・・・ＳｉＯ□膜、３・・
・Ａｆ電極、 ４・・・ＰＳＧ膜、５・・・バリヤ
ーメタル膜、 ６・・・Ａｕバンブ（突起状メツキ電極）、９・・・リ
ードフレーム、１１・・・ポリイミド膜、１２・・・Ａ
ｕバンブ（上面平坦）、 １３．１４・・・開口部、 １５・・・レジストパタ
ーン。 第２Ａ図 第２Ｂ図 １５・・・レジストパターン 実施例 第１図 従来例 １２・・・Ａｕバンブ 第２Ｄ図 第２Ｅ図
であり、 第２八図ないし第２Ｅ図は第１図に示した１実施例を製
造する方法を説明するための工程断面図であり、 第３図は他の実施例を説明するための断面図であり、 第４図は従来技術を説明するための断面図である。 １・・・シリコン基板、 ２・・・ＳｉＯ□膜、３・・
・Ａｆ電極、 ４・・・ＰＳＧ膜、５・・・バリヤ
ーメタル膜、 ６・・・Ａｕバンブ（突起状メツキ電極）、９・・・リ
ードフレーム、１１・・・ポリイミド膜、１２・・・Ａ
ｕバンブ（上面平坦）、 １３．１４・・・開口部、 １５・・・レジストパタ
ーン。 第２Ａ図 第２Ｂ図 １５・・・レジストパターン 実施例 第１図 従来例 １２・・・Ａｕバンブ 第２Ｄ図 第２Ｅ図
Claims (1)
- 【特許請求の範囲】 １、基板上に設けられた薄膜電極と、該薄膜電極上に該
薄膜電極の一部を露出させた開口部を有する絶縁層と、
前記開口部を覆うバリヤーメタル膜と、該バリヤーメタ
ル上に設けられ前記薄膜電極と導通する突起状電極と、
を有してなる電極構造において、 前記バリヤーメタル膜と前記突起状電極との間に、前記
開口部の幅より小さな開口幅を有し前記バリヤーメタル
膜の平坦面のみを露出する有機膜を設けてなることを特
徴とする電極構造。 ２、（ａ）基板上に薄膜電極を形成する工程、（ｂ）該
薄膜電極上に該薄膜電極の一部を露出する開口部を有す
る絶縁層を形成する工程、（ｃ）前記開口部を覆うバリ
ヤーメタル膜を形成する工程、 （ｄ）前記バリヤーメタル膜上に突起状電極を形成する
工程、 を含む電極構造を製造する方法において、 前記バリヤーメタル膜上に前記絶縁層開口部の幅より小
さな開口幅を有し、前記バリヤーメタル膜の平坦面のみ
を露出する有機膜を形成した後、前記突起状電極を形成
することを特徴とする電極構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237287A JPH03101233A (ja) | 1989-09-14 | 1989-09-14 | 電極構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237287A JPH03101233A (ja) | 1989-09-14 | 1989-09-14 | 電極構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101233A true JPH03101233A (ja) | 1991-04-26 |
Family
ID=17013144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237287A Pending JPH03101233A (ja) | 1989-09-14 | 1989-09-14 | 電極構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101233A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593220B1 (en) * | 2002-01-03 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Elastomer plating mask sealed wafer level package method |
| US6802985B1 (en) * | 1999-08-26 | 2004-10-12 | Sharp Kabushiki Kaisha | Method for fabricating metal wirings |
| JP2008051686A (ja) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | センサーユニットおよびその製造方法 |
| US20140144690A1 (en) * | 2012-11-29 | 2014-05-29 | Commissariat A L'energie Atomique Et Aux Ene Alt | Method for producing a structure for microelectronic device assembly |
| JP2016086069A (ja) * | 2014-10-24 | 2016-05-19 | 三菱電機株式会社 | 半導体素子および半導体装置 |
-
1989
- 1989-09-14 JP JP1237287A patent/JPH03101233A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802985B1 (en) * | 1999-08-26 | 2004-10-12 | Sharp Kabushiki Kaisha | Method for fabricating metal wirings |
| US6593220B1 (en) * | 2002-01-03 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Elastomer plating mask sealed wafer level package method |
| JP2008051686A (ja) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | センサーユニットおよびその製造方法 |
| US20140144690A1 (en) * | 2012-11-29 | 2014-05-29 | Commissariat A L'energie Atomique Et Aux Ene Alt | Method for producing a structure for microelectronic device assembly |
| FR2998710A1 (fr) * | 2012-11-29 | 2014-05-30 | Commissariat Energie Atomique | Procede ameliore de realisation d'une structure pour l'assemblage de dispositifs microelectroniques |
| EP2738796A3 (fr) * | 2012-11-29 | 2014-11-05 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Procédé de réalisation d'une structure pour l'assemblage de dispositifs microélectroniques en puce retournée comprenant un bloc isolant de guidage d'un élément de connexion et dispositif correspondant |
| US9241403B2 (en) | 2012-11-29 | 2016-01-19 | Commissariat à l'énergie atomique et aux énergies alternatives | Method for producing a structure for microelectronic device assembly |
| JP2016086069A (ja) * | 2014-10-24 | 2016-05-19 | 三菱電機株式会社 | 半導体素子および半導体装置 |
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