JP2874184B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2874184B2 JP2874184B2 JP1125825A JP12582589A JP2874184B2 JP 2874184 B2 JP2874184 B2 JP 2874184B2 JP 1125825 A JP1125825 A JP 1125825A JP 12582589 A JP12582589 A JP 12582589A JP 2874184 B2 JP2874184 B2 JP 2874184B2
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- metal film
- electrode
- semiconductor device
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2924/01079—Gold [Au]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に外部接続
端子である電極用金バンプを有する半導体装置に関す
る。
端子である電極用金バンプを有する半導体装置に関す
る。
従来、半導体装置の電極用金バンプの製造方法に関し
ては数多くの提案がなされ、改良が加えられている。第
２図は、従来の電極用金バンプ製造工程の断面図であ
る。
ては数多くの提案がなされ、改良が加えられている。第
２図は、従来の電極用金バンプ製造工程の断面図であ
る。
従来は第２図に示すように、集積回路全面にTi膜24、
Pt膜25から成る薄膜層を形成した後、Al電極パッド22上
にフォトレジスト膜26を形成して、Pt膜25をウエットエ
ッチングにより除去をする、前記フォトレジスト膜26を
剥離除去した後、パターニングされたPt膜25上に開口部
をもつフォトレジスト膜27を形成する。前記フォトレジ
スト膜27をマスクとしてAuメッキによりバンプ電極28を
形成した後、前記フォトレジスト膜27を剥離除去する。
最期に前記Pt膜25をマスクとしてTi膜24をウエットエッ
チングにより除去をしていた。このような従来の製造方
法では以下に示す欠点があった。
Pt膜25から成る薄膜層を形成した後、Al電極パッド22上
にフォトレジスト膜26を形成して、Pt膜25をウエットエ
ッチングにより除去をする、前記フォトレジスト膜26を
剥離除去した後、パターニングされたPt膜25上に開口部
をもつフォトレジスト膜27を形成する。前記フォトレジ
スト膜27をマスクとしてAuメッキによりバンプ電極28を
形成した後、前記フォトレジスト膜27を剥離除去する。
最期に前記Pt膜25をマスクとしてTi膜24をウエットエッ
チングにより除去をしていた。このような従来の製造方
法では以下に示す欠点があった。
まず、Pt膜25をエッチングする時にフォトレジスト膜
26を使用する為に、Auメッキ時のフォト工程の他にフォ
ト工程を必要とすることである。
26を使用する為に、Auメッキ時のフォト工程の他にフォ
ト工程を必要とすることである。
また、Auメッキにより形成されるバンプ電極28は、異
種金属であるPt膜25に接着させねばならない為、接着強
度が低く、半導体装置を実装した際の信頼性に欠けると
いう問題を生じていた。
種金属であるPt膜25に接着させねばならない為、接着強
度が低く、半導体装置を実装した際の信頼性に欠けると
いう問題を生じていた。
その上、バンプ電極28の表面をエッチングする工程が
無い為、メッキフォトレジスト膜27の残渣の付着など
で、半導体装置を実装した際に、大きな電気抵抗を生じ
るという問題もあった。
無い為、メッキフォトレジスト膜27の残渣の付着など
で、半導体装置を実装した際に、大きな電気抵抗を生じ
るという問題もあった。
本発明は、前記従来技術の欠点を解決しようとするも
のであり、接着強度が高く、低い電気抵抗の金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で構成
される半導体装置の製造方法を提供することにある。
のであり、接着強度が高く、低い電気抵抗の金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で構成
される半導体装置の製造方法を提供することにある。
本発明における半導体装置の製造方法としては、絶縁
膜及び電極パッド上に第１金属膜を延在して設ける工
程、前記第１金属膜の上にバリア膜として第２金属膜を
設ける工程、前記第２金属膜上に電解メッキの下地電極
として第３金属膜を設ける工程、前記電極パッド上方に
開口部を有するフォトレジスト膜を前記第３金属膜上に
設ける工程、前記第３金属膜を電極として電解メッキ法
により、前記第３金属膜及び前記フォトレジスト膜の一
部の表面にバンプ電極を形成する工程、前記フォトレジ
スト膜を剥離除去する工程、前記バンプ電極をマスクと
して前記第１金属膜の一部を除去する工程、前記第２金
属膜及び前記第３金属膜の一部をイオンビームエッチン
グ法により除去する工程を有することを特徴とする。
膜及び電極パッド上に第１金属膜を延在して設ける工
程、前記第１金属膜の上にバリア膜として第２金属膜を
設ける工程、前記第２金属膜上に電解メッキの下地電極
として第３金属膜を設ける工程、前記電極パッド上方に
開口部を有するフォトレジスト膜を前記第３金属膜上に
設ける工程、前記第３金属膜を電極として電解メッキ法
により、前記第３金属膜及び前記フォトレジスト膜の一
部の表面にバンプ電極を形成する工程、前記フォトレジ
スト膜を剥離除去する工程、前記バンプ電極をマスクと
して前記第１金属膜の一部を除去する工程、前記第２金
属膜及び前記第３金属膜の一部をイオンビームエッチン
グ法により除去する工程を有することを特徴とする。
また、上記の方法において、前記第１金属膜はTi、前
記第２金属膜はPt、及び前記第３金属膜はAu、を構成要
素とすることを特徴とする。
記第２金属膜はPt、及び前記第３金属膜はAu、を構成要
素とすることを特徴とする。
また、上記の何れかの方法において、前記バンプ電極
はAuからなることを特徴とする。
はAuからなることを特徴とする。
なお、例えば、集積回路の電極パッド上及び絶縁膜上
に、金バンプ電極を製造する方法においては、 （１）集積回路全面に、密着層としてのTi、相互拡散防
止バリアとしてのPt、電解メッキ下地電極としてのAu、
から成る金属薄膜層を順次連続で形成する工程 （２）前記金属膜上に開口部をもつフォトレジスト膜を
形成する工程 （３）前記フォトレジスト膜をマスクとしてAuメッキを
行ないバンプ電極を形成し、フォトレジスト膜を剥離除
去する工程 （４）ウエットエッチングにより、Au薄膜の除去及びバ
ンプ表面をわずかに除去する工程 （５）イオンビームエッチングにより、バンプ電極をマ
スク材としてPt薄膜、Ti薄膜を順次除去する工程 から成ることを特徴とする半導体装置の製造方法。
に、金バンプ電極を製造する方法においては、 （１）集積回路全面に、密着層としてのTi、相互拡散防
止バリアとしてのPt、電解メッキ下地電極としてのAu、
から成る金属薄膜層を順次連続で形成する工程 （２）前記金属膜上に開口部をもつフォトレジスト膜を
形成する工程 （３）前記フォトレジスト膜をマスクとしてAuメッキを
行ないバンプ電極を形成し、フォトレジスト膜を剥離除
去する工程 （４）ウエットエッチングにより、Au薄膜の除去及びバ
ンプ表面をわずかに除去する工程 （５）イオンビームエッチングにより、バンプ電極をマ
スク材としてPt薄膜、Ti薄膜を順次除去する工程 から成ることを特徴とする半導体装置の製造方法。
以下に、本発明の実施例について、図面を参照して説
明する。
明する。
第１図（ａ）〜（ｆ）は本発明の実施例を説明するた
めの工程順を示した断面図である。
めの工程順を示した断面図である。
第１図（ｂ）に示すように、拡散、配線、絶縁膜工程
の終了した集積回路上のパッシベーション膜13及びアル
ミ電極パッド12の上に密着層として0.1μｍのTi膜14と
拡散バリア層として0.2μｍのPt膜15と、メッキ下地層
として0.1μｍのAu膜16を順次連続的にスパッタ法によ
り形成する。
の終了した集積回路上のパッシベーション膜13及びアル
ミ電極パッド12の上に密着層として0.1μｍのTi膜14と
拡散バリア層として0.2μｍのPt膜15と、メッキ下地層
として0.1μｍのAu膜16を順次連続的にスパッタ法によ
り形成する。
次に第１図（ｃ）に示すように、前記金属膜上に、バ
ンプ電極形成用の開口部を形成するようにフォトレジス
ト膜17をもうける。
ンプ電極形成用の開口部を形成するようにフォトレジス
ト膜17をもうける。
次に第１図（ｄ）に示すように、フォトレジスト開口
部に電解金メッキにより15〜30μｍ厚のAuバンプ18を形
成し、前記フォトレジスト膜17を剥離液または酸素プラ
ズマ法により除去する。
部に電解金メッキにより15〜30μｍ厚のAuバンプ18を形
成し、前記フォトレジスト膜17を剥離液または酸素プラ
ズマ法により除去する。
次に第１図（ｅ）に示すように、Auエッチング液によ
り、前記Auバンプ18をマスク材として前記Au膜16を除去
する。この時、Auバンプ18の表面も、0.1μｍ除去され
るので、フォトレジスト残渣等の汚れを完全に除去する
ことができる。
り、前記Auバンプ18をマスク材として前記Au膜16を除去
する。この時、Auバンプ18の表面も、0.1μｍ除去され
るので、フォトレジスト残渣等の汚れを完全に除去する
ことができる。
次に第１図（ｆ）に示すように、イオンビームエッチ
ング法により、前記Auバンプ18をマスク材として前記Pt
膜15及び前記Ti膜14を順次エッチング除去する。この
時、Auバンプ18の上面つまり実装される面は約１μｍエ
ッチングされるので、汚れは完全に除去される。
ング法により、前記Auバンプ18をマスク材として前記Pt
膜15及び前記Ti膜14を順次エッチング除去する。この
時、Auバンプ18の上面つまり実装される面は約１μｍエ
ッチングされるので、汚れは完全に除去される。
以下の工程により、金バンプ電極が集積回路上に形成
される。形成された金バンプは前記説明のように、接着
強度が高く、低い電気抵抗であるばかりか、スパッタ１
回、フォト１回という簡便な工程で、高い生産性をもつ
製造方法により形成されるものである。
される。形成された金バンプは前記説明のように、接着
強度が高く、低い電気抵抗であるばかりか、スパッタ１
回、フォト１回という簡便な工程で、高い生産性をもつ
製造方法により形成されるものである。
以上説明したように本発明の製造方法により、接着強
度が高く、低い電気抵抗の高い信頼性をもつ金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で半導
体装置を提供することができた。
度が高く、低い電気抵抗の高い信頼性をもつ金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で半導
体装置を提供することができた。
【図面の簡単な説明】 第１図（ａ）〜（ｆ）は、本発明の実施例による半導体
装置の製造方法の断面図。 第２図（ａ）〜（ｇ）は、従来技術による半導体装置の
製造方法の断面図。 11……集積回路基板 12……アルミ電極パッド 13……パッシベーション膜 14……Ti膜 15……Pt膜 16……Au膜 17……フォトレジスト膜 18……Auバンプ 21……集積回路基板 22……アルミ電極パッド 23……パッシベーション膜 24……Ti膜 25……Pt膜 26……フォトレジスト膜 27……フォトレジスト膜 28……Auバンプ
装置の製造方法の断面図。 第２図（ａ）〜（ｇ）は、従来技術による半導体装置の
製造方法の断面図。 11……集積回路基板 12……アルミ電極パッド 13……パッシベーション膜 14……Ti膜 15……Pt膜 16……Au膜 17……フォトレジスト膜 18……Auバンプ 21……集積回路基板 22……アルミ電極パッド 23……パッシベーション膜 24……Ti膜 25……Pt膜 26……フォトレジスト膜 27……フォトレジスト膜 28……Auバンプ
Claims (3)
- 【請求項１】絶縁膜及び電極パッド上に第１金属膜を延
在して設ける工程、前記第１金属膜の上にバリア膜とし
て第２金属膜を設ける工程、前記第２金属膜上に電解メ
ッキの下地電極として第３金属膜を設ける工程、前記電
極パッド上方に開口部を有するフォトレジスト膜を前記
第３金属膜上に設ける工程、前記第３金属膜を電極とし
て電解メッキ法により、前記第３金属膜及び前記フォト
レジスト膜の一部の表面にバンプ電極を形成する工程、
前記フォトレジスト膜を剥離除去する工程、前記バンプ
電極をマスクとして前記第１金属膜の一部を除去する工
程、前記第２金属膜及び前記第３金属膜の一部をイオン
ビームエッチング法により除去する工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項２】前記第１金属膜はTi、前記第２金属膜はP
t、及び前記第３金属膜はAu、を構成要素とすることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記バンプ電極はAuからなることを特徴と
する請求項１または請求項２記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125825A JP2874184B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
| KR1019890016671A KR940010510B1 (ko) | 1988-11-21 | 1989-11-17 | 반도체 장치 제조 방법 |
| US07/665,234 US5298459A (en) | 1988-11-21 | 1991-03-05 | Method of manufacturing semiconductor device terminal having a gold bump electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125825A JP2874184B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02304929A JPH02304929A (ja) | 1990-12-18 |
| JP2874184B2 true JP2874184B2 (ja) | 1999-03-24 |
Family
ID=14919874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125825A Expired - Lifetime JP2874184B2 (ja) | 1988-11-21 | 1989-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874184B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268072A (en) * | 1992-08-31 | 1993-12-07 | International Business Machines Corporation | Etching processes for avoiding edge stress in semiconductor chip solder bumps |
| KR950004464A (ko) * | 1993-07-15 | 1995-02-18 | 김광호 | 칩 범프의 제조방법 |
-
1989
- 1989-05-19 JP JP1125825A patent/JP2874184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02304929A (ja) | 1990-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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