JP2748530B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2748530B2 JP2748530B2 JP1094120A JP9412089A JP2748530B2 JP 2748530 B2 JP2748530 B2 JP 2748530B2 JP 1094120 A JP1094120 A JP 1094120A JP 9412089 A JP9412089 A JP 9412089A JP 2748530 B2 JP2748530 B2 JP 2748530B2
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- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に外部接続
端子である電極用金バンプを有する半導体装置に関す
る。
端子である電極用金バンプを有する半導体装置に関す
る。
従来、半導体装置の電極用全バンプの製造方法に関し
ては数多くの提案がなされ、改良が加えられている。第
２図は、従来の電極用金バンプ製造工程の断面図であ
る。
ては数多くの提案がなされ、改良が加えられている。第
２図は、従来の電極用金バンプ製造工程の断面図であ
る。
従来は第２図に示すように、集積回路全面にTi膜24、
Pt膜25から成る薄膜層を形成した後、Al電極パッド22上
にフォトレジスト膜26を形成して、Pt膜25をウエットエ
ッチングにより除去をする。前記フォトレジスト膜26を
剥離除去した後、パターンニングされたPt膜25上に開口
部をもつフォトレジスト膜27を形成する。前記フォトレ
ジスト膜27をマスクとしてAuメッキによりバンプ電極28
を形成した後、前記フォトレジスト膜27を剥離除去す
る。最期に前記Pt25をマスクとしてTi膜24をウエットエ
ッチングにより除去をしていた。このような従来の製造
方法では以下に示す欠点があった。
Pt膜25から成る薄膜層を形成した後、Al電極パッド22上
にフォトレジスト膜26を形成して、Pt膜25をウエットエ
ッチングにより除去をする。前記フォトレジスト膜26を
剥離除去した後、パターンニングされたPt膜25上に開口
部をもつフォトレジスト膜27を形成する。前記フォトレ
ジスト膜27をマスクとしてAuメッキによりバンプ電極28
を形成した後、前記フォトレジスト膜27を剥離除去す
る。最期に前記Pt25をマスクとしてTi膜24をウエットエ
ッチングにより除去をしていた。このような従来の製造
方法では以下に示す欠点があった。
まず、Pt膜25をエッチングする時にフォトレジスト膜
26を使用する為に、Auメッキ時のフォト工程の他にフォ
ト工程を必要とすることである。
26を使用する為に、Auメッキ時のフォト工程の他にフォ
ト工程を必要とすることである。
また、Auメッキにより形成されるバンプ電極28は、異
種金属であるPt膜25に接着させねばならない為、接着強
度が低く、半導体装置を実装した際の信頼性に欠けると
いう問題を生じていた。
種金属であるPt膜25に接着させねばならない為、接着強
度が低く、半導体装置を実装した際の信頼性に欠けると
いう問題を生じていた。
その上、バンプ電極28の表面をエッチングする工程が
無い為、メッキフォトレジスト膜27の残渣の付着など
で、半導体装置を実装した際に、大きな電気抵抗を生じ
るという問題もあった。
無い為、メッキフォトレジスト膜27の残渣の付着など
で、半導体装置を実装した際に、大きな電気抵抗を生じ
るという問題もあった。
本発明は、前記従来技術の欠点を解決しようとするも
のであり、接着強度が高く、低い電気抵抗の金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で構成
される半導体装置の製造方法を提供することにある。
のであり、接着強度が高く、低い電気抵抗の金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で構成
される半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、絶縁膜及び電極パ
ッド上に第１金属膜を延在して設ける工程、前記第１金
属膜上にバリア膜として第２金属膜を設ける工程、前記
第２金属膜上に電解メッキの下地金属として第３金属膜
を設ける工程、前記電極パッド上方に開口部を有するフ
ォトレジスト膜を前記第３金属膜上に設ける工程、前記
第３金属膜を電極として電解メッキ法により、前記第３
金属膜及び前記フォトレジスト膜の一部の表面にバンプ
電極を形成する工程、前記フォトレジスト膜を剥離除去
する工程、前記バンプ電極をマスクとして前記第３金属
膜を湿式エッチング法により除去する工程、前記バンプ
電極をマスクとして前記第２金属膜を乾式エッチング法
により除去する工程、前記第２金属膜をマスクとして前
記第１金属膜を湿式エッチング法により除去する工程を
有することを特徴とする。
ッド上に第１金属膜を延在して設ける工程、前記第１金
属膜上にバリア膜として第２金属膜を設ける工程、前記
第２金属膜上に電解メッキの下地金属として第３金属膜
を設ける工程、前記電極パッド上方に開口部を有するフ
ォトレジスト膜を前記第３金属膜上に設ける工程、前記
第３金属膜を電極として電解メッキ法により、前記第３
金属膜及び前記フォトレジスト膜の一部の表面にバンプ
電極を形成する工程、前記フォトレジスト膜を剥離除去
する工程、前記バンプ電極をマスクとして前記第３金属
膜を湿式エッチング法により除去する工程、前記バンプ
電極をマスクとして前記第２金属膜を乾式エッチング法
により除去する工程、前記第２金属膜をマスクとして前
記第１金属膜を湿式エッチング法により除去する工程を
有することを特徴とする。
また、前記第１金属膜はTi、前記第２金属膜はPt、お
よび前記第３金属膜はAu、を構成要素とすることを特徴
とする。
よび前記第３金属膜はAu、を構成要素とすることを特徴
とする。
また、前記バンプ電極はAuからなることを特徴とす
る。
る。
また、前記乾式エッチング法は、イオンビームエッチ
ング法であることを特徴とする。
ング法であることを特徴とする。
［実 施 例］ 以下に、本発明の実施例について、図面を参照して説
明する。
明する。
第１図（ａ）〜（ｇ）は本発明の実施例を説明するた
めの工程順を示した断面図である。
めの工程順を示した断面図である。
第１図（ｂ）に示すように、拡散、配線、絶縁膜工程
の終了した集積回路上のパッシベーション膜13及びアル
ミ電極パッド12の上に密着層として0.1μｍのTi膜14と
拡散バリア層として0.2μｍのPt膜15と、メッキ下地層
として0.1μｍのAu膜16を順次連続的にスパッタ法によ
り形成する。
の終了した集積回路上のパッシベーション膜13及びアル
ミ電極パッド12の上に密着層として0.1μｍのTi膜14と
拡散バリア層として0.2μｍのPt膜15と、メッキ下地層
として0.1μｍのAu膜16を順次連続的にスパッタ法によ
り形成する。
次に第１図（ｃ）に示すように、前記金属膜上に、バ
ンプ電極形成用の開口部を形成するようにフォトレジス
ト膜17をもうける。
ンプ電極形成用の開口部を形成するようにフォトレジス
ト膜17をもうける。
次に第１図（ｄ）に示すように、フォトレジスト開口
部に電解金メッキにより15〜30μｍ厚のAuバンプ18を形
成し、前記フォトレジスト膜17を剥離液または酸素プラ
ズマにより除去する。
部に電解金メッキにより15〜30μｍ厚のAuバンプ18を形
成し、前記フォトレジスト膜17を剥離液または酸素プラ
ズマにより除去する。
次に第１図（ｅ）に示すように、Auエッチング液によ
り、前記Auバンプ18をマスク材として前記Au膜16を除去
する。この時、Auバンプ18の表面も、0.1μｍ除去され
るので、フォトレジスト残渣等の汚れを完全に除去する
ことができる。
り、前記Auバンプ18をマスク材として前記Au膜16を除去
する。この時、Auバンプ18の表面も、0.1μｍ除去され
るので、フォトレジスト残渣等の汚れを完全に除去する
ことができる。
次に第１図（ｆ）に示すように、イオンビームエッチ
ング法により、前記Auバンプ18をマスク材として前記Pt
膜15をエッチング除去する。この時、Auバンプ18の上面
つまり実装される面は0.2〜0.3μｍエッチングされるの
で、汚れは完全に除去される。
ング法により、前記Auバンプ18をマスク材として前記Pt
膜15をエッチング除去する。この時、Auバンプ18の上面
つまり実装される面は0.2〜0.3μｍエッチングされるの
で、汚れは完全に除去される。
次に第１図（ｇ）に示すように、Tiエッチング液によ
り、前記工程でパターンニングされたPt膜15をマスク材
としてTi膜14を除去する。この時、前記工程のイオンビ
ームエッチングにより再付着をする金属は、Ti膜14とと
もに完全に除去することができるので、集積回路上は清
浄に保つことができる。
り、前記工程でパターンニングされたPt膜15をマスク材
としてTi膜14を除去する。この時、前記工程のイオンビ
ームエッチングにより再付着をする金属は、Ti膜14とと
もに完全に除去することができるので、集積回路上は清
浄に保つことができる。
以上の工程により、金バンプ電極が集積回路上に形成
される。形成された金バンプは前記説明のように、接着
強度が高く、低い電気抵抗であるばかりか、スパッタ１
回、フォト１回という簡便な工程で、高い生産性をもつ
製造方法により形成されるものである。特に、エッチン
グに時間のかかるイオンビームエッチングはPt膜15にの
み適用し、Au膜16、Ti膜14は湿式法により除去する為
に、高い生産性を得ることができる。
される。形成された金バンプは前記説明のように、接着
強度が高く、低い電気抵抗であるばかりか、スパッタ１
回、フォト１回という簡便な工程で、高い生産性をもつ
製造方法により形成されるものである。特に、エッチン
グに時間のかかるイオンビームエッチングはPt膜15にの
み適用し、Au膜16、Ti膜14は湿式法により除去する為
に、高い生産性を得ることができる。
以上説明したように本発明の製造方法により、接着強
度が高く、低い電気抵抗の高い信頼性をもつ金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で半導
体装置を提供することができた。
度が高く、低い電気抵抗の高い信頼性をもつ金バンプ電
極であるばかりか、簡便で高い生産性をもつ工程で半導
体装置を提供することができた。
第１図（ａ）〜（ｇ）は、本発明の実施例による半導体
装置の製造方法の工程順断面図。 第２図（ａ）〜（ｇ）は、従来技術による半導体装置の
製造方法の工程順断面図。 11……集積回路基板 12……アルミ電極パッド 13……パッシベーション膜 14……Ti膜 15……Pt膜 16……Au膜 17……フォトレジスト膜 18……Auバンプ 21……集積回路基板 22……アルミ電極パッド 23……パッシベーション膜 24……Ti膜 25……Pt膜 26……フォトレジスト膜 27……フォトレジスト膜 28……Auバンプ
装置の製造方法の工程順断面図。 第２図（ａ）〜（ｇ）は、従来技術による半導体装置の
製造方法の工程順断面図。 11……集積回路基板 12……アルミ電極パッド 13……パッシベーション膜 14……Ti膜 15……Pt膜 16……Au膜 17……フォトレジスト膜 18……Auバンプ 21……集積回路基板 22……アルミ電極パッド 23……パッシベーション膜 24……Ti膜 25……Pt膜 26……フォトレジスト膜 27……フォトレジスト膜 28……Auバンプ
Claims (4)
- 【請求項１】絶縁膜及び電極パッド上に第１金属膜を延
在して設ける工程、 前記第１金属膜上にバリア膜として第２金属膜を設ける
工程、 前記第２金属膜上に電解メッキの下地金属として第３金
属膜を設ける工程、 前記電極パッド上方に開口部を有するフォトレジスト膜
を前記第３金属膜上に設ける工程、 前記第３金属膜を電極として電解メッキ法により、前記
第３金属膜及び前記フォトレジスト膜の一部の表面にバ
ンプ電極を形成する工程、 前記フォトレジスト膜を剥離除去する工程、 前記バンプ電極をマスクとして前記第３金属膜を湿式エ
ッチング法により除去する工程、 前記バンプ電極をマスクとして前記第２金属膜を乾式エ
ッチング法により除去する工程、 前記第２金属膜をマスクとして前記第１金属膜を湿式エ
ッチング法により除去する工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記第１金属膜はTi、前記第２金属膜はP
t、および前記第３金属膜はAu、を構成要素とすること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記バンプ電極はAuからなることを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項４】前記乾式エッチング法は、イオンビームエ
ッチング法であることを特徴とする請求項１ないし３記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094120A JP2748530B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
| KR1019890016671A KR940010510B1 (ko) | 1988-11-21 | 1989-11-17 | 반도체 장치 제조 방법 |
| US07/665,234 US5298459A (en) | 1988-11-21 | 1991-03-05 | Method of manufacturing semiconductor device terminal having a gold bump electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094120A JP2748530B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271635A JPH02271635A (ja) | 1990-11-06 |
| JP2748530B2 true JP2748530B2 (ja) | 1998-05-06 |
Family
ID=14101566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094120A Expired - Fee Related JP2748530B2 (ja) | 1988-11-21 | 1989-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748530B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004464A (ko) * | 1993-07-15 | 1995-02-18 | 김광호 | 칩 범프의 제조방법 |
| EP0821407A3 (en) * | 1996-02-23 | 1998-03-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices having protruding contacts and method for making the same |
| KR100352236B1 (ko) * | 2001-01-30 | 2002-09-12 | 삼성전자 주식회사 | 접지 금속층을 갖는 웨이퍼 레벨 패키지 |
| KR100620911B1 (ko) * | 2004-11-11 | 2006-09-13 | 한국전자통신연구원 | 반도체 소자의 골드 범프 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045041A (ja) * | 1983-08-22 | 1985-03-11 | Nec Corp | 半導体装置およびその製造方法 |
| JPS63128648A (ja) * | 1986-11-18 | 1988-06-01 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-04-13 JP JP1094120A patent/JP2748530B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271635A (ja) | 1990-11-06 |
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