JPH0558653B2 - - Google Patents
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- JPH0558653B2 JPH0558653B2 JP61174510A JP17451086A JPH0558653B2 JP H0558653 B2 JPH0558653 B2 JP H0558653B2 JP 61174510 A JP61174510 A JP 61174510A JP 17451086 A JP17451086 A JP 17451086A JP H0558653 B2 JPH0558653 B2 JP H0558653B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に突
起電極を有する半導体装置の製造方法に関する。
起電極を有する半導体装置の製造方法に関する。
一括ボンデイング（ギヤングボンデイング）に
用いる突起電極（以降バンプと称す）を有する従
来の半導体装置の製造方法を以下に説明する。
用いる突起電極（以降バンプと称す）を有する従
来の半導体装置の製造方法を以下に説明する。
第２図ａ〜ｆは従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チツ
プの断面図である。
一例を説明するための工程順に示した半導体チツ
プの断面図である。
この例は、先ず、第２図ａに示すように、シリ
コン基板１′上にアルミニウムによつて素子間を
接続する配線及びボンデイング用の導体層３′を
形成し、更に保護膜としてCVD法等により絶縁
膜４′を被覆した後、ホトレジストを用いて導体
層３′上の所定の位置に窓を開孔する。
コン基板１′上にアルミニウムによつて素子間を
接続する配線及びボンデイング用の導体層３′を
形成し、更に保護膜としてCVD法等により絶縁
膜４′を被覆した後、ホトレジストを用いて導体
層３′上の所定の位置に窓を開孔する。
次に、第２図ｂに示すように、スパツタ法等に
より障壁用の導体層５′及び接着用の導体層６′を
順次堆積して二層の導体層を形成する。この二層
の導体層は、例えばチタン−パラジウム乃至クロ
ム−銅及至チタン−白金等の金属層であり、導体
層５′及６′は、又、メツキ時の電流経路としても
用いられる。
より障壁用の導体層５′及び接着用の導体層６′を
順次堆積して二層の導体層を形成する。この二層
の導体層は、例えばチタン−パラジウム乃至クロ
ム−銅及至チタン−白金等の金属層であり、導体
層５′及６′は、又、メツキ時の電流経路としても
用いられる。
次に、第２図ｃに示すように、絶縁膜４′の窓
を囲むような開孔部があるホトレジスト膜７′を
形成した後、電解メツキによつて開孔部を覆うよ
うにバンプ８′を形成する。ここで、バンプ８′用
の金属としては、例えば銅、ハンダ、金などを用
いる、しかし使用量が多いので、半導体装置の価
格を低減するためには、コストの安い金属を使用
する必要がある。
を囲むような開孔部があるホトレジスト膜７′を
形成した後、電解メツキによつて開孔部を覆うよ
うにバンプ８′を形成する。ここで、バンプ８′用
の金属としては、例えば銅、ハンダ、金などを用
いる、しかし使用量が多いので、半導体装置の価
格を低減するためには、コストの安い金属を使用
する必要がある。
次に、第２図ｄに示すように、ホトレジスト膜
７′を除去した後、バンプ８′をマスクとして金属
のエツチング液によつて導体層６′の露出部分を
除去して導体層６a′を形成する。ここで、金属の
エツチング液には、導体層６′に銅を使つていれ
ば塩化第２銅溶液、パラジウムならヨウ素・ヨウ
化カリウム溶液を等を用いる。
７′を除去した後、バンプ８′をマスクとして金属
のエツチング液によつて導体層６′の露出部分を
除去して導体層６a′を形成する。ここで、金属の
エツチング液には、導体層６′に銅を使つていれ
ば塩化第２銅溶液、パラジウムならヨウ素・ヨウ
化カリウム溶液を等を用いる。
次に、第２図ｅに示すように、導体層５′の露
出した面に、酸素プラズマなどの処理をして絶縁
膜９′を形成する。導体層５′がチタンやクロムの
金属層の場合には、大気中でも自然に酸化膜が出
来これが絶縁膜になるが、酸素プラズマ処理等に
よつて確実に絶縁膜９′を形成する必要がある。
この際、バンプ８′の表面にも絶縁膜が出来るが、
これはメツキの前処理によつて除去される。更に
前処理の後に、無電解金メツキにより耐酸化性耐
薬品性の金属の導体層１０′を、バンプ８′の表面
に、例えば0.1〜0.3μｍの厚さで形成する。
出した面に、酸素プラズマなどの処理をして絶縁
膜９′を形成する。導体層５′がチタンやクロムの
金属層の場合には、大気中でも自然に酸化膜が出
来これが絶縁膜になるが、酸素プラズマ処理等に
よつて確実に絶縁膜９′を形成する必要がある。
この際、バンプ８′の表面にも絶縁膜が出来るが、
これはメツキの前処理によつて除去される。更に
前処理の後に、無電解金メツキにより耐酸化性耐
薬品性の金属の導体層１０′を、バンプ８′の表面
に、例えば0.1〜0.3μｍの厚さで形成する。
最後に、第２図ｆに示すように、導体層１０′
で被覆したバンプ８′をマスクとして絶縁膜９′と
導体層５′とを除去する。
で被覆したバンプ８′をマスクとして絶縁膜９′と
導体層５′とを除去する。
しかし、上述した従来の半導体装置の製造方法
は、下側の障壁用の導体層５′例えばチタンの層
をエツチングする時に、第２図ｆに示すバンプ１
０′の端と絶縁膜４の窓の端との間の距離Ｂが十
分にとれないので、エツチング液につけると導体
層５a′及び６a′の間の標準電位の違いにより電池
と同じ効果を生じるので、負側のメタルを除去す
るときにエツチング速度が異常に増大して、下地
配線のアルミニウムの導体層３′まで浸食し、半
導体装置の歩留りが低下するという欠点があつ
た。
は、下側の障壁用の導体層５′例えばチタンの層
をエツチングする時に、第２図ｆに示すバンプ１
０′の端と絶縁膜４の窓の端との間の距離Ｂが十
分にとれないので、エツチング液につけると導体
層５a′及び６a′の間の標準電位の違いにより電池
と同じ効果を生じるので、負側のメタルを除去す
るときにエツチング速度が異常に増大して、下地
配線のアルミニウムの導体層３′まで浸食し、半
導体装置の歩留りが低下するという欠点があつ
た。
本発明の目的は、製造歩留りの低下を防止する
ことができる突起電極を有する半導体装置の製造
方法を提供することにある。
ことができる突起電極を有する半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板
上に第１の絶縁膜を介して所定のパターンで第１
の導体層を形成する工程と、前記第１の導体層と
前記第１の絶縁膜とを覆うように第２の絶縁膜を
形成して前記第１の導体層上の前記第２の絶縁膜
を開孔して突起電極形成用の窓を形成する工程
と、該窓を覆うように第２及び第３の導体層を第
１及び第２層目とする少くとも二層の複数導体層
を順次堆積する工程と、前記複数導体層上に前記
窓を囲むような開孔部を有するホトレジスト膜を
形成する工程と、前記ホトレジスト膜の開孔部を
覆うように突起電極を形成する工程と、該突起電
極をマスクとして前記突起電極の下の前記ホトレ
ジスト膜を残して前記ホトレジスト膜を除去する
工程と、前記突起電極と前記突起電極下の前記ホ
トレジスト膜をマスクとして前記複数導体層の前
記第３の導体層より上を除去して前記第２の導体
層表面に露出する工程と、前記第２の導体層の露
出した表面に第３の絶縁膜を形成する工程と、前
記突起電極の下の前記ホトレジスト膜を除去して
前記ホトレジストに覆われた部分の前記突起電極
及び前記複数導体層の表面を露出する工程と、前
記突起電極及び複数導体層の表面に耐酸化性の第
４の導体層を形成する工程と、前記第４の導体層
をマスクとして前記第３の絶縁膜と前記第２の導
体層とを除去する工程とを含んで構成される。
上に第１の絶縁膜を介して所定のパターンで第１
の導体層を形成する工程と、前記第１の導体層と
前記第１の絶縁膜とを覆うように第２の絶縁膜を
形成して前記第１の導体層上の前記第２の絶縁膜
を開孔して突起電極形成用の窓を形成する工程
と、該窓を覆うように第２及び第３の導体層を第
１及び第２層目とする少くとも二層の複数導体層
を順次堆積する工程と、前記複数導体層上に前記
窓を囲むような開孔部を有するホトレジスト膜を
形成する工程と、前記ホトレジスト膜の開孔部を
覆うように突起電極を形成する工程と、該突起電
極をマスクとして前記突起電極の下の前記ホトレ
ジスト膜を残して前記ホトレジスト膜を除去する
工程と、前記突起電極と前記突起電極下の前記ホ
トレジスト膜をマスクとして前記複数導体層の前
記第３の導体層より上を除去して前記第２の導体
層表面に露出する工程と、前記第２の導体層の露
出した表面に第３の絶縁膜を形成する工程と、前
記突起電極の下の前記ホトレジスト膜を除去して
前記ホトレジストに覆われた部分の前記突起電極
及び前記複数導体層の表面を露出する工程と、前
記突起電極及び複数導体層の表面に耐酸化性の第
４の導体層を形成する工程と、前記第４の導体層
をマスクとして前記第３の絶縁膜と前記第２の導
体層とを除去する工程とを含んで構成される。
次に、本発明の一実施例について図面を参照し
て説明する。
て説明する。
第１図ａ〜ｇは本発明の一実施例を説明するた
めの工程順に示した半導体チツプの断面図であ
る。
めの工程順に示した半導体チツプの断面図であ
る。
この実施例は、先ず、第１図ａに示すように、
シリコン基板１上の絶縁膜２の表面に所定のパタ
ーンで素子間を接続する配線及びボンデイング用
の導体層３をアルミニウムで形成し、更に配線と
導体層３とを覆うようにCVD法等により絶縁膜
４を保護膜として形成し、導体層３上の所定の位
置にホトリソグラフイ技術によりボンデイング用
の窓を開孔する。
シリコン基板１上の絶縁膜２の表面に所定のパタ
ーンで素子間を接続する配線及びボンデイング用
の導体層３をアルミニウムで形成し、更に配線と
導体層３とを覆うようにCVD法等により絶縁膜
４を保護膜として形成し、導体層３上の所定の位
置にホトリソグラフイ技術によりボンデイング用
の窓を開孔する。
次に、第１図ｂに示すように、半導体チツプ表
面に、スパツタ法等により二層の導体層５及び６
を順次堆積して被着する。この導体層５及び６
は、例えばチタン−パラジウム層あるいはクロム
−銅層であり、それぞれ障壁用及び接着用の導体
層てしかも電解メツキ時の電極としても使われ
る。
面に、スパツタ法等により二層の導体層５及び６
を順次堆積して被着する。この導体層５及び６
は、例えばチタン−パラジウム層あるいはクロム
−銅層であり、それぞれ障壁用及び接着用の導体
層てしかも電解メツキ時の電極としても使われ
る。
次に、第１図ｃに示すように、ボンデイング用
の窓を囲むように開孔部を形成したポジ型のホト
レジスト膜７で導体層６の表面を覆い、その開孔
部に蓋をするような形で導体層３と導体層５及び
６を介して接続したマツシユルーム型のバンプ８
を形成する。ここで、バンプ８用の材料として
は、銅、ニツケル、ハンダ、金及び銀等を用い
る。勿論、半導体装置の価格に応じて材料を選択
する必要がある。
の窓を囲むように開孔部を形成したポジ型のホト
レジスト膜７で導体層６の表面を覆い、その開孔
部に蓋をするような形で導体層３と導体層５及び
６を介して接続したマツシユルーム型のバンプ８
を形成する。ここで、バンプ８用の材料として
は、銅、ニツケル、ハンダ、金及び銀等を用い
る。勿論、半導体装置の価格に応じて材料を選択
する必要がある。
次に、第１図ｄに示すように、ポジ型のホトレ
ジスト膜７に光を照射して現像することによつて
バンプ８の庇の下のホトレジスト膜７ａを残して
ホトレジスト膜７を除去した後、バンプ８とホト
レジスト膜７ａとをマスクとしてエツチング液に
よつて導体層６を除去して導体層６ａを形成す
る。
ジスト膜７に光を照射して現像することによつて
バンプ８の庇の下のホトレジスト膜７ａを残して
ホトレジスト膜７を除去した後、バンプ８とホト
レジスト膜７ａとをマスクとしてエツチング液に
よつて導体層６を除去して導体層６ａを形成す
る。
次に、第１図ｅに示すように、ホトレジスト膜
７ａを除去した後、導体層５の露出した表面に絶
縁膜９を形成する。この時、従来例と同様バンプ
表面にも絶縁膜ができるが、無電解メツキの前処
理で除去する。この場合、導体層５がチタン層の
時は前処理にフツ酸系のエツチング液を選ばない
ようにしなければならない。
７ａを除去した後、導体層５の露出した表面に絶
縁膜９を形成する。この時、従来例と同様バンプ
表面にも絶縁膜ができるが、無電解メツキの前処
理で除去する。この場合、導体層５がチタン層の
時は前処理にフツ酸系のエツチング液を選ばない
ようにしなければならない。
次に、第１図ｆに示すように、前処理を行つた
後、無電解メツキにより金などの耐酸化性・耐薬
品性の導体層１０を、バンプ８の露出した表面
に、例えば0.3μｍ程度の厚さで形成する。
後、無電解メツキにより金などの耐酸化性・耐薬
品性の導体層１０を、バンプ８の露出した表面
に、例えば0.3μｍ程度の厚さで形成する。
最後に、第１図ｇに示すように、絶縁膜９及び
導体層５を、バンプ８と導体層１０とをマスクと
して、除去する。
導体層５を、バンプ８と導体層１０とをマスクと
して、除去する。
この実施例では、第１図ｆに示すように、導体
層１０の端と絶縁膜４の窓の端との間の距離Ａが
従来例の距離Ｂよりも広いので、導体層５をエツ
チングするときに余裕がある。
層１０の端と絶縁膜４の窓の端との間の距離Ａが
従来例の距離Ｂよりも広いので、導体層５をエツ
チングするときに余裕がある。
以上説明したように本発明は、マツシユルーム
型のバンプを形成するマスクとしてポジ型のホト
レジスト膜を使用することにより、バンプ下の導
体層のエツチングを行なう際の余裕のもたせるこ
とができて、電池効果による導体層のサイドエツ
チによる不良が発生しにくく歩留り低下を防止す
ると共に信頼性を向上するという効果がある。
型のバンプを形成するマスクとしてポジ型のホト
レジスト膜を使用することにより、バンプ下の導
体層のエツチングを行なう際の余裕のもたせるこ
とができて、電池効果による導体層のサイドエツ
チによる不良が発生しにくく歩留り低下を防止す
ると共に信頼性を向上するという効果がある。
勿論バンプ表面の導体層が金層であれば従来の
金バンプと同等の信頼性を得ることができると期
待されると共に金の使用量を減らしコストを低減
するという効果もある。
金バンプと同等の信頼性を得ることができると期
待されると共に金の使用量を減らしコストを低減
するという効果もある。
第１図ａ〜ｇは本発明の一実施例を説明するた
めの工程順に示した半導体チツプの断面図、第２
図ａ〜ｆは従来の半導体装置の製造方法の一例を
説明するための工程順に示した半導体チツプの断
面図である。 １，１′……シリコン基板、２，２′……絶縁
膜、３，３′……導体層、４，４′……絶縁膜、
５，５ａ，５′，５a′，６，６ａ，６′，６a′……
導体層、７，７ａ，７′……ホトレジスト膜、８，
８′……バンプ、９，９′……絶縁膜、１０，１
０′……導体層。
めの工程順に示した半導体チツプの断面図、第２
図ａ〜ｆは従来の半導体装置の製造方法の一例を
説明するための工程順に示した半導体チツプの断
面図である。 １，１′……シリコン基板、２，２′……絶縁
膜、３，３′……導体層、４，４′……絶縁膜、
５，５ａ，５′，５a′，６，６ａ，６′，６a′……
導体層、７，７ａ，７′……ホトレジスト膜、８，
８′……バンプ、９，９′……絶縁膜、１０，１
０′……導体層。
Claims (1)
- １ 半導体基板上に第１の絶縁膜を介して所定の
パターンで第１の導体層を形成する工程と、前記
第１の導体層と前記第１の絶縁膜とを覆うように
第２の絶縁膜を形成して前記第１の導体層上の前
記第２の絶縁膜を開孔して突起電極形成用の窓を
形成する工程と、該窓を覆うように第２及び第３
の導体層を第１及び第２層目とする少くとも二層
の複数導体層を順次堆積する工程と、前記複数導
体層上に前記窓を囲むような開孔部を有するホト
レジスト膜を形成する工程と、前記ホトレジスト
膜の開孔部を覆うように突起電極を形成する工程
と、該突起電極をマスクとして前記突起電極の下
の前記ホストレジスト膜を残して前記ホトレジス
ト膜を除去する工程と、前記突起電極と前記突起
電極下の前記ホトレジスト膜をマスクとして前記
複数導体層の前記第３の導体層より上を除去して
前記第２の導体層表面を露出する工程と、前記第
２の導体層の露出した表面に第３の絶縁膜を形成
する工程と、前記突起電極の下の前記ホトレジス
ト膜を除去して前記ホトレジストに覆われた部分
の前記突起電極及び前記複数導体層の表面を露出
する工程と、前記突起電極及び複数導体層の表面
に耐酸化性の第４の導体層を形成する工程と、前
記第４の導体層をマスクとして前記第３の絶縁膜
と前記第２の導体層とを除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174510A JPS6329940A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174510A JPS6329940A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329940A JPS6329940A (ja) | 1988-02-08 |
| JPH0558653B2 true JPH0558653B2 (ja) | 1993-08-27 |
Family
ID=15979767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174510A Granted JPS6329940A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329940A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161649A (ja) * | 1986-12-25 | 1988-07-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP3027586B2 (ja) * | 1989-07-13 | 2000-04-04 | シャープ株式会社 | バンプの製造方法 |
| JP2721580B2 (ja) * | 1990-05-17 | 1998-03-04 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3271272B2 (ja) * | 1991-11-12 | 2002-04-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2582328Y2 (ja) * | 1992-11-25 | 1998-09-30 | 日本精工株式会社 | ボールねじ一体型直動案内ユニット |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
-
1986
- 1986-07-23 JP JP61174510A patent/JPS6329940A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6329940A (ja) | 1988-02-08 |
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