KR101197514B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명의 회로기판은 절연기재층; 절연기재층의 상면으로부터 하면으로 관통하는 관통홀의 하단부에 존재하는 볼랜드; 및 볼랜드 상부의 관통홀을 매립하는 기둥부와 절연기재층의 상면으로 돌출된 돌출부로 이루어진 범프패드;를 포함한다.
본 발명에 따르면 범프패드 상에 돌출부를 형성하여 접합면적을 증가시켜 플립칩 본딩의 접합강도, 신뢰성이 향상된 회로기판과 반도체 패키지를 제공할 수 있다. 또한, 간단한 공정에 의해 고밀도, 초박형의 회로기판 및 반도체 패키지를 제조할 수 있다.

Description

반도체 패키지 및 그 제조방법{CIRCUIT BOARD, SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 회로기판, 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 절연기재층에 매립된 범프패드에 돌출부를 형성시킨 초박형 회로기판, 반도체 패키지 및 그 제조방법에 관한 것이다.
오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 발전하고 있으며, 이를 달성하기 위한 중요한 기술 중의 하나가 반도체 패키지 기술이다. 반도체 패키지 기술은 웨이퍼 조립 공정을 거쳐 회로부가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성을 확보하기 위한 기술이다.
현재 반도체 기술은 마이크론 이하의 선폭, 수백만 개 이상의 셀(cell), 고속화 및 많은 열 방출 등을 추구하고 있다. 그런데 상대적으로 이를 패키징하는 기술이 낙후되어 있어, 반도체 성능이 반도체 자체의 성능보다는 패키징과 이에 따른 전기 접속에 의해 결정되고 있는 경우가 많다. 실제로 고속 전자제품의 전체 전기신호 지연은 상당 부분이 칩과 칩 사이에서 발생하는 패키지 지연에 의해 발생하고 있다. 이와 같은 문제점을 해결하기 위해서 반도체 패키지 기술은 TSOP(thin smalloutline package)에서 BGA(ball grid array)에 이어 CSP(chip size package)를 거쳐 플립칩(flip chip) 기술로 발전하고 있다. 플립칩 기술은 1960년대 IBM사에서 제안된 이후 다양한 형태로 발전하고 있으며 칩의 표면이 기판을 향하도록 하여 칩을 기판에 실장하는 기술을 말한다.
플립칩 기술의 대표적인 공법이 솔더범프(solder bump)를 이용한 실장기술이다. 그런데, 파인 피치(fine pitch)를 갖는 디바이스에 플립칩 구조를 적용하기 위해 솔더범프의 사이즈가 줄어들고 있으며, 솔더범프의 접합력 감소에 의해 솔더범프가 떨어져 나가거나 변형 등에 의한 전기적 성능 저하 문제가 발생하고 있다.
또한, 종래의 회로기판 제조방법으로 서브트랙니브(subtractive)법과 어디티브(additive)법 등이 존재하나, 서브트랙티브법은 동박적층판(CCL: Copper Clad Laminate)에 있는 기존 동박 위에 구리도금을 하기 때문에 동박의 두께가 두꺼워지고 에칭 장비의 에칭편차 등에 의해 미세패턴 구현이 어렵다. 어디티브법 중 흔히 사용되는 SAP(Semi Additive Process)법으로 회로패턴 형성시에는 절연재와 도체층과의 접착력을 확보해야 하는 문제점이 존재하는 등 최근의 패턴 미세화, 패키지의 경박단소화 추세에 대응하는 데 한계가 있다. 아울러, 기존의 회로기판 제조방법은 회로패턴을 형성하기 위해 리소그래피 공정을 거치기 때문에 공정이 복잡하고 제조비용이 높은 단점이 있다.
본 발명은 플립칩 본딩의 접합강도 및 신뢰성을 향상시킬 수 있으며, 제조공정이 간단한 초박형 회로기판, 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 관점은 회로기판에 관한 것이다. 상기 회로기판은 절연기재층; 상기 절연기재층의 상면으로부터 하면으로 관통하는 관통홀의 하단부에 존재하는 볼랜드; 및 상기 볼랜드 상부의 관통홀을 매립하는 기둥부와 상기 절연기재층의 상면으로 돌출된 돌출부로 이루어진 범프패드;를 포함한다.
상기 회로기판은 상기 절연기재층의 하면에 적층된 도전층; 상기 도전층의 하면에 적층된 이형층; 상기 이형층의 하면에 적층된 캐리어 기판; 및 상기 범프패드의 돌출부를 덮는 도전성돌기;를 포함할 수 있다.
상기 절연기재층은 프리프레그, 에폭시계 수지 또는 RCC를 포함할 수 있다.
상기 범프패드의 돌출부 표면에 존재하는 표면처리층을 포함할 수 있다.
구체적으로, 상기 표면처리층은 Au, Ag, Sn, NiAu, NiPd, NiPdAu, TiN, OSP 또는 SOP일 수 있다.
상기 도전성돌기를 제외한 상기 절연기재층의 상면을 덮는 절연층을 포함할 수 있다.
상기 볼랜드와 범프패드는 구리를 포함하는 재질로 이루어질 수 있다.
상기 범프패드의 돌출부는 서로 이격된 복수 개의 서브돌출부로 이루어질 수 있다.
본 발명의 다른 관점은 반도체 패키지에 관한 것이다. 상기 반도체 패키지는 절연기재층; 상기 절연기재층의 상면으로부터 하면으로 관통하는 관통홀의 하단부에 존재하는 볼랜드; 상기 볼랜드 상부의 관통홀을 매립하는 기둥부와 상기 절연기재층의 상면으로 돌출된 돌출부로 이루어진 범프패드; 상기 범프패드의 돌출부를 덮는 제1도전성돌기; 상기 제1도전성돌기에 전기적으로 연결되는 반도체 칩; 상기 반도체 칩을 감싸는 봉지제; 및 상기 볼랜드의 하면에 형성된 제2도전성돌기;를 포함한다.
상기 반도체 패키지는 상기 절연기재층과 상기 반도체 칩 사이에 존재하는 절연층; 및 상기 제2도전성돌기를 제외한 상기 절연기재층의 하면을 덮는 보호층;을 포함할 수 있다.
본 발명의 또 다른 관점은 회로기판 제조방법에 관한 것이다. 상기 회로기판 제조방법은 제1도전층이 적층된 캐리어 기판 상에 하나 이상의 볼랜드를 형성하는 단계; 상기 제1도전층과 상기 볼랜드를 덮는 절연기재층을 형성하는 단계; 상기 절연기재층을 관통하며 상기 볼랜드의 상면을 노출시키는 범프패드용 관통홀을 형성하는 단계; 상기 관통홀을 매립하며 상기 절연기재층의 상면을 덮는 제2도전층을 형성하는 단계; 상기 절연기재층 상면에 존재하는 제2도전층을 제거하되, 상기 범프패드용 관통홀이 위치하는 영역에 존재하는 상기 제2도전층을 남겨 돌출부를 형성하는 단계; 및 상기 돌출부를 덮는 제1도전성돌기를 형성하는 단계;를 포함한다.
상기 제1도전층과 상기 볼랜드를 덮는 절연기재층을 형성하는 단계에서, 상기 절연기재층은 프리프레그, 에폭시계 수지 또는 RCC로 형성될 수 있다.
상기 돌출부를 덮는 제1도전성돌기를 형성하는 단계 이전에, 상기 제1도전성돌기가 형성될 영역을 제외한 상기 절연기재층의 상면을 덮는 절연층을 형성하는 단계를 포함할 수 있다.
상기 돌출부를 덮는 제1도전성돌기를 형성하는 단계 이전에, 상기 돌출부 표면에 표면처리층을 형성하는 단계를 포함할 수 있다.
상기 돌출부 표면에 표면처리층을 형성하는 단계에서, 상기 표면처리층은 Au, Ag, Sn, NiAu, NiPd, NiPdAu, TiN, OSP 또는 SOP로 형성될 수 있다.
상기 절연기재층 상면에 존재하는 제2도전층을 제거하되, 상기 범프패드용 관통홀이 위치하는 영역에 존재하는 상기 제2도전층을 남겨 돌출부를 형성하는 단계에서, 상기 돌출부는 서로 이격된 복수 개의 서브돌출부로 이루어질 수 있다.
본 발명의 또 다른 관점은 반도체 패키지 제조방법에 관한 것이다. 상기 반도체 패키지 제조방법은 제1도전층이 적층된 캐리어 기판 상에 하나 이상의 볼랜드를 형성하는 단계; 상기 제1도전층과 상기 볼랜드를 덮는 절연기재층을 형성하는 단계; 상기 절연기재층을 관통하며 상기 볼랜드의 상면을 노출시키는 범프패드용 관통홀을 형성하는 단계; 상기 관통홀을 매립하며 상기 절연기재층의 상면을 덮는 제2도전층을 형성하는 단계; 상기 절연기재층 상면에 존재하는 제2도전층을 제거하되, 상기 범프패드용 관통홀이 위치하는 영역에 존재하는 상기 제2도전층을 남겨 돌출부를 형성하는 단계; 상기 돌출부를 덮는 제1도전성돌기를 형성하는 단계; 상기 제1도전성돌기에 전기적으로 연결되는 반도체 칩을 적층하는 단계; 상기 캐리어 기판을 분리하는 단계; 및 상기 볼랜드에 연결되는 제2도전성돌기를 형성하는 단계;를 포함한다.
상기 캐리어 기판을 분리하는 단계 이후, 상기 캐리어 기판 분리시 제거되지 않은 제1도전층을 제거하는 단계를 포함할 수 있다.
상기 캐리어 기판 분리시 제거되지 않은 제1도전층을 제거하는 단계는 화학기계적연마, 에치백, 플래시 에칭(flash etching) 또는 레이저 식각 중 어느 하나 이상의 방법을 사용하여 상기 제1도전층을 제거할 수 있다.
본 발명에 따르면 범프패드 상에 돌출부를 형성하여 접합면적을 증가시켜 플립칩 본딩의 접합강도, 신뢰성이 향상된 회로기판과 반도체 패키지를 제공할 수 있다. 또한, 간단한 공정에 의해 고밀도, 초박형의 회로기판 및 반도체 패키지를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 회로기판 및 반도체 패키지 제조공정의 흐름도이다.
도 2 내지 도 20은 본 발명의 일 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 공정 단면도이다.
도 21은 본 발명의 범프패드 돌출부의 다양한 실시형태를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. 또한, 막(층)이 다른 막(층) 또는 기판 '상', '상부'에 있다고 언급되는 경우에 그것은 다른 막(층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 다른 막(층)이 개재될 수도 있다. 아울러, 공간적으로 상대적인 용어인 '아래', '하부', '위', '상부' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용된 것이며, 실제 사용시의 상부, 하부를 의미하는 용어로 사용된 것은 아니다. 즉, 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 실제 사용시의 배향에 따라 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 회로기판 및 반도체 패키지 제조공정의 흐름도이고, 도 2 내지 도 20은 본 발명의 일 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 공정 단면도이다.
본 발명의 하나의 관점은 회로기판에 관한 것이다. 도 14 및 도 20을 참조하면, 본 발명의 회로기판은 절연기재층(110), 범프패드(116) 및 볼랜드(108)를 포함한다.
절연기재층(110)은 절연성 물질을 포함할 수 있으며, 회로기판의 지지체 역할을 수행할 수 있다. 절연기재층(110)은 유기 절연물, 무기 절연물 등을 포함하는 전기 절연소재이면 제한없이 이용할 수 있다. 금속 등의 전도성 물질을 일부분 포함할 수도 있다. 예를 들어, 프리프레그(PPG), 또는 통상의 수지 기판 자재로서 FR-4, FR-5, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, RCC(Resin Coated Copper) 등을 사용할 수 있다.
범프패드(116)는 볼랜드(108) 상부의 관통홀을 매립하는 기둥부(116a)와 절연기재층(110)의 상면으로 돌출된 돌출부(116b)로 이루어진다. 돌출부(116b)의 형상에 제한은 없다. 예를 들어, 원기둥형, 직육면체형, 삼각기둥형, 기타 다각기둥형 등이 가능하다. 돌출부(116b)의 단면적은 기둥부(116a)의 단면적보다 작은 것이 바람직하며, 돌출부(116b)의 단면적이 상단부로 갈수록 커질 수도 있고, 일정할 수도 있고, 점차 작아지다 다시 점차 커지는 형태일 수도 있다.
범프패드(116)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함하는 금속, 도전성 유기물 등으로 이루어질 수 있으며, 단층막은 물론 다층막 형태로 이루어질 수도 있다. 바람직하게는 구리를 포함하는 재질로 이루어질 수 있다. 또한, 기둥부(116a)와 돌출부(116b)는 서로 다른 물질로 이루어질 수도 있으나, 한 번의 증착(도금, 인쇄) 공정을 수행하여 형성할 수 있도록 동일한 물질로 이루어지는 것이 바람직하다.
돌출부(116b) 표면에는 표면처리층(122)이 존재할 수 있다. 표면처리층(122)은 범프패드(116) 표면, 보다 자세하게는 돌출부(116b) 표면의 산화를 방지하여 이후의 솔더링 공정이 원활하게 이루어지도록 하기 위한 것으로서 Au, Ag, Sn, NiAu, NiPd, NiPdAu, TiN, OSP(Organic Solderability Preservative) 또는 SOP(Solder on Pad) 표면처리층일 수 있다.
제1도전성돌기(124)는 돌출부(116b)를 감싸며 반도체 칩(130)과의 전기적 연결통로가 된다. 제1도전성돌기(124)에 제한이 있는 것은 아니나, 바람직하게는 솔더범프로 이루어질 수 있다. 상기 솔더범프는 유연 솔더 또는 무연 솔더로 이루어질 수 있다. 예를 들어, Sn계, Pb계, Au계, In계, Bi계, Sn-Pb계, Sn-Ag계, Sn-Bi계, Sn-Pb-Ag계 또는 Sn-Pb-Sb계 등의 솔더를 사용할 수 있다.
절연기재층(110)의 상면에는 제1도전성돌기(124)를 감싸는 절연층(120)이 존재할 수 있다. 절연층(120)은 솔더 레지스트(Solder resist)층인 것이 바람직하다. 볼랜드(108)와 절연기재층(110)의 하면에는 제1도전층(104), 이형층(102)이 적층된 캐리어 기판(100)이 존재할 수 있다. 상기 제1도전층(104), 이형층(102) 및 캐리어 기판(100)이 존재하는 상태로 제품화될 수도 있고, 이를 제거한 상태로 제품화될 수도 있다. 제1도전층(104)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함하는 금속, 도전성 유기물 등으로 이루어질 수 있으며, 단층막은 물론 다층막 형태로 이루어질 수도 있다. 바람직하게는 구리를 포함하는 재질로 이루어질 수 있다.
구체적으로, 제1도전층(104)은 1㎛ ~ 5㎛, 바람직하게는 2㎛ ~ 4㎛의 두께의 구리층일 수 있고, 이형층(102)의 하면으로 10㎛ ~ 30㎛, 바람직하게는 15㎛ ~ 25㎛의 두께를 갖는 제2구리층(도시하지 않음)이 더 존재할 수 있으며, 상기 제2구리층의 하면에 캐리어 기판(100)이 적층될 수 있다.
상기 제1도전층(104), 이형층(102) 및 캐리어 기판(100)을 제거한 상태로 제품화하는 경우, 보호층(134)과 제2도전성돌기(136)가 더 존재할 수도 있다.
본 발명의 다른 관점은 반도체 패키지에 관한 것이다. 도 20을 참조하면, 본 발명의 반도체 패키지는 절연기재층(110), 볼랜드(108), 범프패드(116), 제1도전성돌기(124), 반도체 칩(130), 봉지제(132) 및 제2도전성돌기(136)를 포함하는 플립칩 패키지일 수 있다. 전술한 부분과 중복되는 절연기재층(110), 볼랜드(108), 범프패드(116), 제1도전성돌기(124) 등에 대해서는 그 자세한 설명을 생략하도록 한다.
반도체 칩(130)은 메모리 칩, 로직 칩 등 그 제한이 없으며, 도면에는 하나의 반도체 칩을 도시하였으나 2개 이상의 반도체 칩이 포함된 적층 패키지일 수 있다. 복수 개의 반도체 칩은 서로 같은 종류의 반도체 칩일 수도 있고, 서로 다른 종류의 반도체 칩일 수도 있다. 적층된 반도체 칩 간의 연결은 관통전극(TSV: Through Silicon Via)을 통해 이루어질 수 있다.
제2도전성돌기(136)는 볼랜드(108)에 연결되어 반도체 칩(130)과 외부의 인쇄회로기판(도시하지 않음)과의 전기전 연결통로가 된다. 제2도전성돌기(136)에 제한이 있는 것은 아니나, 솔더범프 또는 솔더볼인 것이 바람직하다. 상기 솔더범프 또는 솔더볼은 유연 솔더 또는 무연 솔더로 이루어질 수 있다. 예를 들어, Sn계, Pb계, Au계, In계, Bi계, Sn-Pb계, Sn-Ag계, Sn-Bi계, Sn-Pb-Ag계, Sn-Pb-Sb계 등의 솔더를 사용할 수 있다.
보호층(134)은 유기물 또는 무기물을 포함하는 절연층일 수 있다. 구체적으로 솔더 레지스트층일 수 있다.
본 발명의 또 다른 관점은 회로기판 제조방법 및 반도체 패키지 제조방법에 관한 것이다. 도 1을 참조하면, 본 발명의 회로기판 및 반도체 패키지 제조방법은 캐리어 기판을 준비하고(S100), 캐리어 기판에 볼랜드를 형성하는 단계(S102), 절연기재층을 형성하는 단계(S104), 관통홀 및 회로패턴을 형성하는 단계(S106), 범프패드를 형성하는 단계(S108), 제1도전성돌기를 형성하는 단계(S110), 반도체 칩을 적층하는 단계(S112), 캐리어 기판을 제거하는 단계(S114) 및 제2도전성돌기(S116)를 형성하는 단계를 포함할 수 있다. 전술한 공정 중 일부는 생략될 수도 있으며, 이에 추가적인 공정이 부가될 수도 있다.
이하, 도 2 내지 도 20을 참조하여, 본 발명의 일 실시예에 따른 회로기판 제조방법과 반도체 패키지 제조방법을 자세히 설명하되, 전술한 부분과 중복되는 내용은 생략하거나 간단히 설명하도록 한다.
도 2를 참조하면, 캐리어 기판(100) 상에 이형층(102)과 제1도전층(104)을 형성할 수 있다. 캐리어 기판(100)은 금속, 플라스틱, 세라믹 또는 고무 등을 포함하는 재질로 이루어질 수 있으며, 절연성 물질로 이루어지는 것이 바람직하다. 이형층(102)은 추후 제1도전층(104)과 캐리어 기판(100)의 분리를 용이하게 하기 위해 존재하는 것으로 경우에 따라서는 존재하지 않을 수도 있다. 예를 들어, 스테인레스 스틸 기판을 캐리어 기판(100)으로 사용하는 경우 이형층(102)은 생략될 수 있다. 또한, 상용의 동박적층필름(CCL: Copper Clad Laminate)을 구입하여 제1도전층이 존재하는 캐리어 기판으로 사용할 수도 있다.
보다 구체적으로, 캐리어 기판(100), 제2구리층(도시하지 않음), 이형층(102) 및 제1구리층(104)으로 이루어질 수 있다. 제1구리층(104)은 1㎛ ~ 5㎛, 바람직하게는 2㎛ ~ 4㎛의 두께를 가질 수 있고, 제2구리층은 10㎛ ~ 30㎛, 바람직하게는 15㎛ ~ 25㎛의 두께를 가질 수 있다. 제1구리층(104)은 추후 식각으로 제거될 수 있으므로 얇게 형성하는 것이 바람직하며, 얇은 제1구리층(104)의 지지를 위해 제2구리층이 존재할 수 있다.
도 3을 참조하면, 캐리어 기판(100) 상에 배리어 패턴(106)을 형성한다. 배리어 패턴(106)의 재질 및 형성방법에 제한이 있는 것은 아니다. 예를 들어, 포토레지스트를 코팅하고, 노광 및 현상 공정을 거쳐 형성하는 것이 바람직하나, 스크린 프린팅 등에 의해 절연 페이스트를 코팅하고 건조한 상태로 사용할 수도 있다.
도 4를 참조하면, 배리어 패턴(106)에 의해 형성되는 개구부(H1) 깊이의 일부를 도전성 물질로 매립하여 볼랜드(108)를 형성한다. 전술한 것과 같이, 볼랜드(108)의 형성방법에 제한이 있는 것은 아니다. 예를 들어, 스퍼터링, 화학기상증착(CVD: Chemical Vapor Deposition), 무전해도금, 전기도금, 스크린 프린팅(Screen printing) 또는 디스펜싱 중 어느 하나 이상의 방법을 사용할 수 있다. 구체적으로, 구리를 무전해도금 또는 전기도금하여 볼랜드를 형성하거나, 구리를 화학기상증착하여 형성하거나, 은(Ag) 페이스트를 스크린 프린팅하여 형성하거나 또는 은(Ag)을 스퍼터링하여 형성하는 것이 바람직하다.
도 5를 참조하면, 배리어 패턴(도 4의 106)을 제거할 수 있다. 배리어 패턴이 포토레지스트로 이루어진 경우, 포토레지스트 애싱(Ashing) 또는 스트립 공정에 의해 제거할 수 있다.
도 6을 참조하면, 제1도전층(104)과 볼랜드(108)를 덮는 절연기재층(110)을 형성한다. 절연기재층(110)은 필름형태의 절연층을 압착시키는 건식 라미네이션과 감광막과 같은 액상의 물질을 코팅하는 습식 라미네이션 방법이 모두 적용될 수 있다. 그 밖에도 스크린 프린팅, 스핀코팅, 스퍼터링 등에 의해서도 절연기재층(110)을 형성할 수도 있다. 전술한 것과 같이, 절연기재층(110)은 프리프레그(PPG), FR-4, FR-5, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지 또는 RCC(Resin Coated Copper) 등을 사용할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 배리어 패턴(도 4의 106)을 제거하지 않고 배리어 패턴을 덮는 절연기재층(110)을 형성할 수도 있다. 이 경우 배리어 패턴은 절연기재층(110)의 일부를 구성할 수 있다. 예를 들어, 스크린 프린팅에 의해 배리어 패턴을 만들고 이를 제거하지 않은 상태에서 다시 스크린 프린팅에 의해 절연기재층(110)을 형성할 수 있다.
도 7을 참조하면, 절연기재층(110)에 범프패드용 관통홀(H2)과 회로패턴용 관통홀(H3)을 형성한다. 범프패드용 관통홀(H2)과 회로패턴용 관통홀(H3)은 기계적 가공, 화학적 가공 또는 레이저 가공 등에 의해 형성할 수 있다.
기계적 가공의 예로 CNC 드릴을 이용하는 방법이나 목형에 의한 펀칭 법이 있으며, 대략 100㎛이하의 홀을 가공할 수 있다. 화학적 가공의 예로 포토레지스트 등의 마스크막 패턴을 형성하고 상기 마스크막 패턴을 식각 마스크로 하여 식각하는 방법(플라즈마 화학적 식각) 등이 이용될 수 있다. 레이저 가공은 엑시머(Eximer) 레이저나 YAG 레이저, CO2 레이저 등을 이용한 레이저 드릴링 기술을 의미한다. 관통홀(H2, H3)의 크기나 갯수, 생산성 등을 고려하여 상기 방법 중 선택할 수 있으나 레이저 가공이 바람직하다. 엑시머 레이저나 YAG 레이저의 경우, 약 20㎛ 이하의 홀을 가공할 수 있으며, CO2 레이저의 경우 약 50~100㎛의 홀을 가공할 수 있다.
도 8을 참조하면, 범프패드용 관통홀(H2)과 회로패턴용 관통홀(H3)을 매립하며 절연기재층(110)의 상면을 덮는 제2도전층(112)을 형성한다.
제2도전층(112)의 재질에 제한이 있는 것은 아니다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함하는 금속, 도전성 유기물 등으로 이루어질 수 있으며, 단층막은 물론 다층막 형태로 도전성 물질을 관통홀(H2, H3)에 매립하여 형성할 수 있다.
제2도전층(112)의 형성방법에 제한은 없다. 예를 들어, 스퍼터링, 화학기상증착(CVD), 무전해도금, 전기도금, 스크린 프린팅 또는 디스펜싱 중 어느 하나 이상의 방법을 사용할 수 있다. 바람직하게는, 구리를 무전해도금 또는 전기도금하여 제2도전층(112)을 형성할 수 있다.
도 9를 참조하면, 제2도전층(112)의 상면에 마스크 패턴(114)을 형성한다. 마스크 패턴의 형성방법 및 재질에 제한이 있는 것은 아니다. 예를 들어, 마스크 패턴(114)은 포토레지스트를 코팅하고 노광, 현상하여 형성할 수 있다. 또는 하드마스크막 패턴일 수도 있다.
도 10을 참조하면, 마스크 패턴(114)을 식각 마스크로 하여 제2도전층(112)의 두께 방향의 일부를 제거한다. 즉, 제2도전층(112)을 제거하되, 범프패드용 관통홀(도 7의 H2)이 위치하는 영역에 존재하는 제2도전층을 남겨둔다. 이렇게 하여 범프패드용 관통홀(도 7의 H2)을 매립하는 기둥부(116a)와 절연기재층(110) 상면으로 돌출된 돌출부(116b)로 이루어진 범프패드(116)를 형성할 수 있으며, 회로패턴용 관통홀(도 7의 H3)을 매립하는 회로패턴(118)을 형성할 수 있다.
제2도전층(112)의 제거는 화학기계적연마(Chemical Mechanical Polishing), 에치백(etch back), 습식 식각 또는 레이저 식각 중 어느 하나 이상의 방법을 사용할 수 있다. 습식 식각을 위한 에칭액으로는 염화제이철(FeCl3) 용액, 염화제이동(CuCl2?2H2O) 용액 또는 알칼리 에칭액, 과산화수소와 황산을 주성분으로 하는 과산화수소-황산계 에칭액 등을 사용할 수 있다.
도 11을 참조하면, 마스크 패턴(114)을 제거한다. 마스크 패턴(114)이 포토레지스트로 이루어진 경우, 포토레지스트 애싱(Ashing) 또는 스트립 공정에 의해 제거할 수 있다.
도 12를 참조하면, 절연층(120)을 형성할 수 있다. 절연층(120)의 재질에 제한이 있는 것은 아니나 솔더 레지스트인 것이 바람직하다. 절연층(120)은 스크린 코팅, 롤 코팅, 커튼 코팅(Curtain coating) 등의 방법에 의해 감광성 솔더 레지스트(PSR)를 코팅하고 자외선으로 노광한 후 현상, 경화 과정을 거쳐 형성할 수 있다. 한편, 절연층(120) 형성 공정을 생략하고 추후 봉지제 형성 공정에서 봉지제가 상기 절연층(120)이 형성되는 부분을 메우도록 할 수도 있다.
도 13을 참조하면, 범프패드(116)의 돌출부(116b) 표면에 표면처리층(122)을 형성할 수 있다. 표면처리층(122)은 돌출부(116b) 표면의 산화를 방지하여 이후의 솔더링 공정이 원활하게 이루어지도록 하기 위한 것으로서 Au, Ag, Sn, NiAu, NiPd, NiPdAu, TiN, OSP(Organic Solderability Preservative) 또는 SOP(Solder on Pad) 표면처리층일 수 있다.
구체적으로, NiAu, NiPd, NiPdAu 표면처리층은 무전해도금 또는 전기도금에 의해 각각 니켈/금, 니켈/팔라듐, 니켈/팔라듐/금을 순차적으로 도포한 층일 수 있다. 금의 구리로의 확산을 방지하기 위해 무전해 금도금 이전에 무전해 니켈도금을 수행하는 것이 바람직하며, 니켈층은 1㎛ ~ 10㎛의 두께로, 금층은 0.01㎛ ~ 1㎛의 두께로 형성할 수 있다. OSP 표면처리층은 돌출부(116b) 표면에 유기물을 도포하여 공기와 구리 표면이 접촉하는 것을 차단하여 구리의 산화를 방지하는 역할을 한다. 표면에 도포되는 유기물이 플럭스와 거의 비슷한 물질일 수 있다. Au, Ag, Sn은 진공증착, 스퍼터링, 도금(무전해도금, 전기도금) 등에 의해 형성할 수 있다.
도 14를 참조하면, 범프패드(116)의 돌출부(116b)를 감싸는 제1도전성돌기(124)를 형성한다. 제1도전성돌기(124)는 솔더범프인 것이 바람직하나 본 발명이 이에 제한되는 것은 아니다.
플립칩 범프패드(116) 상에 솔더범프를 형성하는 방법에 제한이 있는 것은 아니다. 예를 들어, Ball placement법, 진공증착법, 전해도금법 또는 스크린 프린팅법에 의해 형성할 수 있다. 진공증착법은 조성비 조절이 용이하나 삼성분계 이상의 합금(솔더)을 형성하는 데에는 적합하지 않다. 스크린 프린팅 방법은 스텐실 마스크 위에 솔더입자와 플럭스를 섞은 페이스트를 올려놓고 수퀴지로 밀어 원하는 위치에 채워넣는 방식으로 솔더범프 형성에 적합하다. 스크린 프린팅 방식은 솔더의 조성변화가 용이하여 대부분 삼성분계 이상으로 구성된 무연 솔더를 사용하기에 용이하다.
도 15를 참조하면, 제1도전성돌기(124)에 전기적으로 연결되는 반도체 칩(130)을 적층한다. 반도체 칩(130)은 메모리 칩, 로직 칩 등 그 제한이 없으며, 도면에는 하나의 반도체 칩을 도시하였으나 2개 이상의 반도체 칩이 적층된 구조일 수 있다.
도 16을 참조하면, 반도체 칩(130)을 감싸는 봉지제(132)를 형성할 수 있다. 봉지제(132)는 에폭시 수지, 경화제, 필러, 커플링제, 왁스, 촉매 등을 포함할 수 있다. 상용의 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 사용할 수도 있다.
도 17을 참조하면, 캐리어 기판(100)을 제거한다. 캐리어 기판(100) 제거시 이형층(102)도 함께 제거될 수 있으며, 이형층(102)과 캐리어 기판(100) 사이에 다른 도전층이 존재하는 경우 그 도전층도 함께 제거되도록 한다.
도 18을 참조하면, 제1도전층(104)을 식각하여 제거할 수 있다. 제1도전층(104)의 제거는 화학기계적연마(Chemical Mechanical Polishing), 에치백(etch back), 플래시 에칭(flash etching) 또는 레이저 식각 중 어느 하나 이상의 방법을 사용할 수 있다. 플래시 에칭을 위한 에칭액으로는 염화제이철(FeCl3) 용액, 염화제이동(CuCl2?2H2O) 용액 또는 알칼리 에칭액, 과산화수소와 황산을 주성분으로 하는 과산화수소-황산계 에칭액 등을 사용할 수 있다.
도 19를 참조하면, 절연기재층(110)의 하면을 덮으며 볼랜드(108)의 하면을 노출시키는 보호층(134)을 형성할 수 있다. 보호층(134)은 유기 절연물 또는 무기 절연물을 포함하는 절연층일 수 있다. 보호층(134)은 유기 절연물을 스핀 코팅에 의해 형성한 후 노광, 현상 공정을 거쳐 형성할 수도 있고, 스크린 프린팅에 의해 유기 절연물(절연체 페이스트)을 인쇄하여 형성할 수도 있다. 상기 보호층(134)은 솔더 레지스트층일 수 있다.
도 20을 참조하면, 볼랜드(108)의 하면에 제2도전성돌기(136)을 형성할 수 있다. 제2도전성돌기(136)는 솔더볼 또는 솔더범프인 것이 바람직하나 본 발명이 이에 제한되는 것은 아니다.
제2도전성돌기(136)의 형성방법에 제한이 있는 것은 아니다. 예를 들어, Ball placement법, 진공증착법, 전해도금법 또는 스크린 프린팅법에 의해 형성할 수 있으나, Ball placement법이 경제적 측면, 생산성 측면에서 바람직하다. Ball placement법은 기계적으로 솔더볼을 집어 원하는 위치에 놓은 후 리플로우시켜 솔더범프를 형성하는 방법으로 비교적 큰 크기의 솔더범프 형성에 적합할 수 있다. 진공증착법은 조성비 조절이 용이하나 삼성분계 이상의 합금(솔더)을 형성하는 데에는 적합하지 않을 수 있다. 스크린 프린팅 방법은 스텐실 마스크 위에 솔더입자와 플럭스를 섞은 페이스트를 올려놓고 수퀴지로 밀어 원하는 위치에 채워넣는 방식이다. 스크린 프린팅 방식은 솔더의 조성변화가 용이하여 대부분 삼성분계 이상으로 구성된 무연 솔더를 사용하기에 용이할 수 있다.
도 21은 본 발명의 범프패드 돌출부의 다양한 실시형태를 나타낸 단면도이다. 도 21을 참조하면, 본 발명의 범프패드 돌출부(116b)는 제1도전성돌기와의 접합강도 향상을 위한 다양한 형태를 가질 수 있다.
예를 들어, 역사다리꼴 형태일 수도 있고(도 21(A)), 버섯 형태일 수도 있다(도 21(B)). 이러한 형태는 식각 조건의 제어를 통해 달성할 수 있다. 또한, 돌출부(116b)는 서로 이격된 복수 개의 서브돌출부, 예를 들어, 제1서브돌출부(116b1), 제2서브돌출부(116b2) 및 제3서브돌출부(116b3)로 이루어질 수 있다. 돌출부(116b)를 서로 이격된 복수 개의 서브돌출부(116b1, 116b2, 116b3)로 구성함으로써 그 접촉면적을 증가시켜 제1도전성돌기와의 접합강도를 향상시킬 수 있다. 도시된 서브돌출부의 갯수는 일례에 불과하다.
상술한 것과 같이, 본 발명은 범프패드 상에 돌출부를 형성하여 접합면적을 증가시켜 플립칩 본딩시의 접합강도를 향상시킬 수 있고, 회로기판과 반도체 패키지의 신뢰성을 향상시킬 수 있다. 또한, 절연기재층의 두께를 얇게 구성할 수 있어 초박형 회로기판 및 반도체 패키지를 구현할 수 있다. 이는 최근의 전자장치(컴퓨터, 노트북, 휴대폰 등)의 경박단소화 추세에 능동적으로 대처할 수 있고, 적도지방, 사막지방, 극지방 등의 극한 환경에서도 이러한 전자장치를 신뢰성을 향상시킬 수 있다.
100 : 캐리어 기판 102 : 이형층
104 : 제1도전층 106 : 배리어 패턴
108 : 볼랜드 110 : 절연기재층
112 : 제2도전층 114 : 마스크 패턴
116 : 범프패드 116a : 기둥부
116b : 돌출부 118 : 회로패턴
120 : 절연층 122 : 표면처리층
124 : 제1도전성돌기 130 : 반도체 칩
132 : 봉지제 134 : 보호층
136 : 제2도전성돌기

Claims (19)

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  9. 절연기재층;
    상기 절연기재층의 상면으로부터 하면으로 관통하는 관통홀의 하단부에 존재하는 볼랜드;
    상기 볼랜드 상부의 관통홀을 매립하는 기둥부와 상기 절연기재층의 상면으로 돌출된 돌출부로 이루어진 범프패드;
    상기 범프패드의 돌출부를 덮는 제1도전성돌기;
    상기 제1도전성돌기에 전기적으로 연결되는 반도체 칩;
    상기 반도체 칩을 감싸는 봉지제; 및
    상기 볼랜드의 하면에 형성된 제2도전성돌기;
    를 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 절연기재층과 상기 반도체 칩 사이에 존재하는 절연층; 및
    상기 제2도전성돌기를 제외한 상기 절연기재층의 하면을 덮는 보호층;
    을 포함하는 반도체 패키지.
  11. 삭제
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  17. 제1도전층이 적층된 캐리어 기판 상에 하나 이상의 볼랜드를 형성하는 단계;
    상기 제1도전층과 상기 볼랜드를 덮는 절연기재층을 형성하는 단계;
    상기 절연기재층을 관통하며 상기 볼랜드의 상면을 노출시키는 범프패드용 관통홀을 형성하는 단계;
    상기 관통홀을 매립하며 상기 절연기재층의 상면을 덮는 제2도전층을 형성하는 단계;
    상기 절연기재층 상면에 존재하는 제2도전층을 제거하되, 상기 범프패드용 관통홀이 위치하는 영역에 존재하는 상기 제2도전층을 남겨 돌출부를 형성하는 단계;
    상기 돌출부를 덮는 제1도전성돌기를 형성하는 단계;
    상기 제1도전성돌기에 전기적으로 연결되는 반도체 칩을 적층하는 단계;
    상기 캐리어 기판을 분리하는 단계; 및
    상기 볼랜드에 연결되는 제2도전성돌기를 형성하는 단계;
    를 포함하는 반도체 패키지 제조방법.
  18. 제17항에 있어서,
    상기 캐리어 기판을 분리하는 단계 이후, 상기 캐리어 기판 분리시 제거되지 않은 제1도전층을 제거하는 단계를 포함하는 반도체 패키지 제조방법.
  19. 제18항에 있어서,
    상기 캐리어 기판 분리시 제거되지 않은 제1도전층을 제거하는 단계는 화학기계적연마, 에치백, 플래시 에칭(flash etching) 또는 레이저 식각 중 어느 하나 이상의 방법을 사용하여 상기 제1도전층을 제거하는 반도체 패키지 제조방법.
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