JP6447073B2 - 配線基板及びラミネート装置 - Google Patents

配線基板及びラミネート装置 Download PDF

Info

Publication number
JP6447073B2
JP6447073B2 JP2014249306A JP2014249306A JP6447073B2 JP 6447073 B2 JP6447073 B2 JP 6447073B2 JP 2014249306 A JP2014249306 A JP 2014249306A JP 2014249306 A JP2014249306 A JP 2014249306A JP 6447073 B2 JP6447073 B2 JP 6447073B2
Authority
JP
Japan
Prior art keywords
layer
resin
adhesive layer
support
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014249306A
Other languages
English (en)
Other versions
JP2016111275A (ja
Inventor
藤田 貴志
貴志 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to JP2014249306A priority Critical patent/JP6447073B2/ja
Publication of JP2016111275A publication Critical patent/JP2016111275A/ja
Application granted granted Critical
Publication of JP6447073B2 publication Critical patent/JP6447073B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体装置に用いられる配線基板及びラミネート装置に関する。
近年、半導体チップ及び外部接続部材を用いた半導体装置が、電子機器及び自動車等の様々な分野に用いられている。特許文献1には、半導体チップ上に再配線層及び外部接続端子を有する外部接続部材が直接形成される半導体装置の製造方法が記載されている。この製造方法では、再配線層及び外部接続端子を有する外部接続部材が半導体チップ領域内に形成される。当該製造方法によって設けられた半導体装置は、Fan−in型のWLP(Wafer Level Package:ウエハレベルパッケージ)と呼ばれている。
また、特許文献2には、支持基板に固定された半導体チップの周囲を覆う絶縁層を形成し、当該半導体チップ上及び当該絶縁層上に再配線層及び外部接続端子を有する外部接続部材が形成される半導体装置の製造方法が記載されている。この製造方法では、半導体チップの外縁より外側の周辺領域にも再配線層及び外部接続端子を有する外部接続部材が形成される。当該製造方法によって設けられた半導体装置は、Fan−out型のWLPと呼ばれている。
特開平11−111896号公報 特開2011−187473号公報
特許文献1に記載される製造方法では、外部接続部材は半導体チップ領域内に形成されるため、外部接続端子の数及び位置が制限される。また、特許文献1に記載される製造方法では、個片化された半導体チップ上に直接外部接続部材を形成するので、半導体装置の製造効率が低くなる。
また、特許文献2の技術では、半導体チップ上に再配線層形成するため、半導体チップと配線基板との位置ずれは発生しないが、従来の半導体チップと配線基板とを別々に製造し、これらを接合することによって半導体装置を製造する方法と比較し、半導体装置の製造に多くの時間を必要とする。さらに、再配線層形成工程によって不良品が発生する恐れがある。
本発明は、半導体装置の製造効率を改善できる配線基板及び高い平坦度(平面度)で配線基板を製造できるラミネート装置を提供することを目的とする。
上記課題を解決するための本発明の一局面は、透明な支持体と、支持体の主面上に設けられ、光により分解可能な樹脂を含む第1接着剤層と、第1接着剤層上に設けられた、光の照射により硬化する樹脂を含む感光性硬化接着剤層と、感光性硬化接着剤層上に設けられた少なくとも一層以上の導電層、樹脂層及び配線パターン層を有する配線基板を製造するラミネート装置であって、透明な支持体と導電層もしくは樹脂層とのラミネートによる接着を感光性硬化接着剤層で行う手段と、感光性硬化接着剤層を露光する光源と、を備え、光源により露光することによる感光性硬化接着剤層の硬化と、透明な支持体と導電層もしくは樹脂層とのラミネートによる接着を同時に行う、ラミネート装置である。
本発明の配線基板、及びラミネート装置によれば、半導体装置の製造効率の改善及び半導体装置の反り低減が可能となる。
本発明の実施形態に係る配線基板を用いて製造された半導体装置の断面図 本発明の実施形態に係る配線基板の断面図 本発明の実施形態に係る配線基板の製造方法の一例を説明する図 本発明の実施形態に係る配線基板の製造方法の一例を説明する図 本発明の実施形態に係る配線基板を用いて半導体装置を製造する方法を説明する図 本発明の実施形態に係る配線基板を用いて半導体装置を製造する方法を説明する図 本発明の実施形態に係る配線基板を用いて半導体装置を製造する方法を説明する図 従来の導電層形成方法を説明する図 本発明の実施形態に係る導電層形成方法を説明する図 本発明の実施形態に係る導電層形成方法を説明する図
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一又は対応する要素および同一又は対応する機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図1は、本発明の実施形態に係る配線基板を用いて製造された半導体装置の断面図である。図1に示されるように、半導体装置1は、積層体21と、半導体チップ22と、アンダーフィル24と、モールド樹脂25と、複数の外部接続端子31とを備えている。なお、積層体21の詳細については後述する。
半導体チップ22は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路(IC又はLSI)であり、略直方体形状を有している。半導体チップ22に用いられる半導体基板は、例えばシリコン基板(Si基板)、窒化ガリウム基板(GaN基板)、炭化ケイ素基板(SiC基板)等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される半導体チップ22の線膨張係数(CTE:Coefficient of Thermal Expansion)は、約2ppm/℃以上4ppm/℃以下(例えば3ppm/℃)である。本実施形態における線膨張係数は、例えば20℃以上260℃以下の温度範囲内における温度の上昇に対応して変化する長さとする。
半導体チップ22の表面22aには、突起電極(バンプとも言う)23が設けられている。半導体チップ22は、この突起電極23を介して積層体21の一方の主面21aにて露出する配線パターン(図示せず)と電気的に接続している。突起電極23は、例えばAu、Ag、Cu、Al等の金属もしくはこれらの合金、CuにAuめっき等を施した金属複合体、又は、Sn、Sn−Pb、Sn−Ag、Sn−Cu、Sn−Ag−Cu、Sn−BiもしくはAu系等のはんだによって形成される。突起電極23は、半導体チップ22の領域内全体に配置されていてもよいし、半導体チップ22の周辺領域に配置されていてもよい。半導体チップ22と積層体21とを互いに接続する方式としては、例えばワイヤボンディング方式又はフリップチップ方式が挙げられる。本実施形態では、実装面積の縮小化及び作業の効率化の観点から、フリップチップ方式によって半導体チップ22及び積層体21が互いに接続されている。
アンダーフィル24は、半導体チップ22を積層体21上に固定及び封止するために用いられる接着剤である。アンダーフィル24としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。アンダーフィル24は、液状であってもよいし、フィルム状であってもよい。
モールド樹脂25は、半導体チップ22を覆って封止及び保護するために用いられる封止樹脂である。モールド樹脂25としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。
外部接続端子31は、積層体21の他方の主面21b上に設けられている。外部接続端子31は、積層体21内に設けられている配線パターンを介して半導体チップ22と電気的に接続している。外部接続端子31は、例えばSn、Sn−Pb、Sn−Ag、Sn−Cu、Sn−Ag−Cu、又はSn−Bi等のはんだによって形成される。外部接続端子31がはんだから形成される場合、外部接続端子31を形成する前に、積層体21の他方の主面21bにて配線パターンが露出した部分に、例えばNiめっき、Auめっき、又はSnめっきが施されてもよく、プレソルダー処理が施されてもよく、OSP(Organic Solderability Preservative)等の有機被膜処理が施されてもよい。
配線基板は、透明性を有する支持体と、支持体の主面上に設けられ、光の照射により分解可能な樹脂を含む第1接着剤層と、第1接着剤層上に設けられる光に反応して硬化する樹脂を含む感光性硬化樹脂接着剤層と、感光性硬化樹脂接着剤層上に設けられる導電層と、導電層上に設けられる第1樹脂層、第1樹脂層上に設けられる第2樹脂層、導電層及び第1樹脂層の間、もしくは第1樹脂層及び第2樹脂層の間の少なくともいずれかに設けられる配線パターンとを備える。図2は、本実施形態に係る配線基板を説明する図である。図2に示されるように、配線基板11は、支持体12と、接着剤層13と、導電層30と、積層体21とを備えている。積層体21は、第1樹脂層14、接続パッド15、配線パターン18、第2樹脂層19、及び接続端子20を有している。積層体21の厚さは、例えば0.001mm以上1mm以下であってもよく、0.01mm以上0.8mm以下であってもよく、0.03mm以上0.5mm以下であってもよく、0.001mm以上0.8mm以下であってもよく、0.001mm以上0.5mm以下であってもよく、0.01mm以上0.8mm以下であってもよく、0.01mm以上0.5mm以下であってもよい。積層体21の厚さが0.001mm以上であることによって、積層体21に設けられる配線パターン18を第1樹脂層14及び第2樹脂層19によって保護することができる。積層体21の厚さが1mm以下であることによって、支持体12と積層体21との線膨張率等の差に起因した配線基板11の反りを抑制できる。なお、本明細書における積層体21の厚さとは、接着剤層13の上面から第2樹脂層19又は配線パターン18の最上面に至るまでの厚み方向である。つまり、「厚さ」とは、配線基板11の主面に対する垂直方向に沿った長さとする。
支持体12は、例えば光を透過する性質(透明性)を有する材料から構成される基板である。支持体12の主面12aは、微小な凹凸形状を有する。凹凸形状は主面12aの平面視において、例えば略矩形状、略円形状、略楕円形状等により構成される。支持体12が透過する光の波長の範囲は、例えば300nm以上2000nm以下でもよく、300nm以上1100nm以下でもよい。支持体12は、例えばレーザー光のような特定の波長を透過する性質を有するものでもよい。支持体12は、例えばガラス基板が用いられる。ガラスとしては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。ガラスの線膨張係数は、上述した半導体チップ22の線膨張係数と近い値であることが好ましく、例えば−1ppm/℃以上10.0ppm/℃以下(又は0.5ppm/℃以上5.0ppm/℃以下)である。JIS B 0601:2013に基づいた支持体12の主面12aにおける最大高さ粗さRzは、例えば0.01μm以上5μm以下でもよく、0.1μm以上3μm以下でもよい。支持体12の主面12aの最大高さ粗さRzが0.01μm以上であることによって、支持体12を準備するコストの増加を抑制することができる。支持体12の主面12aの最大高さ粗さRzが5μm以下であることによって、主面12aの凹凸に起因した配線パターン18の断線及び短絡等を抑制できる。
接着剤層13は第1接着剤層13aと感光性硬化樹脂接着剤層13bとから構成される。第1接着剤層13aは、支持体12の主面12a上に設けられており、光の照射により分解可能な樹脂を含んでいる。本実施形態における光はレーザー光であるので、第1接着剤層13aに含まれる樹脂として、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。第1接着剤層13aに含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂等が用いられる。第1接着剤層13aの厚さは、例えば0.1μm以上10μm以下である。感光性硬化樹脂接着剤層13bは、第1接着剤層13a上に設けられており、支持体12と積層体21とを第1接着剤層13aを介して接着するための層であり、光に反応して硬化可能な樹脂を含んでいる。本実施形態における光はUV光であるので、感光性硬化樹脂接着剤層13bに含まれる樹脂として、UV光が照射されることによって硬化可能な樹脂が用いられる。感光性硬化樹脂接着剤層13bに含まれる樹脂としては、例えばウレタンアクリレート、アクリル樹脂アクリレート、エポキシアクリレート、エポキシ樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂等が用いられる。感光性硬化樹脂接着剤層13bの厚さは、例えば1μm以上100μm以下である。
導電層30は、接着剤層13上に設けられる金属層であり、例えばCu、Au、Ag、Sn、Ni等の導電性金属材料の1種またはこれら金属の2種類以上が混合された金属等が用いられる。導電層30の厚みは、例えば0.001μm以上50μm以下である。
第1樹脂層14は、導電層30上に設けられる樹脂層であり、開口部14aを有している。第1樹脂層14は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコン等の樹脂材料及びこれらの複合材料を含む。また、第1樹脂層14は、無機フィラー又は有機フィラーが含まれていてもよい。第1樹脂層14は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。第1樹脂層14として、例えばエポキシ系の絶縁性樹脂等からなるレジストが用いられてもよい。第1樹脂層14の厚さは、例えば0.5μm以上30μm以下である。
接続パッド15は、例えばAu等の金属から構成される導電層であり、第1樹脂層14の開口部14a内に設けられている。接続パッド15は、開口部14a内において接着剤層13と接していてもよい。接続パッド15の厚さは、例えば0.001μm以上3μm以下である。
配線パターン18は、例えばAu、Cu、Ni等の金属から構成される導電層であり、第1樹脂層14及び接続パッド15上に設けられている。配線パターン18は、第1樹脂層14の開口部14aを介して接続パッド15に電気的に接続されている。配線パターン18の厚さは、例えば1μm以上20μm以下である。
第2樹脂層19は、第1樹脂層14、接続パッド15、及び配線パターン18上に設けられる樹脂層であり、開口部19aを有している。第2樹脂層19は、後述する接続端子20を取り囲み、配線パターン18及び第1樹脂層14の少なくともいずれか一方の上に形成される。また、配線パターン18と第2樹脂層19は、ビルドアップ層を形成する。第2樹脂層19は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコン等の樹脂材料及びこれらの複合材料を含む。また、第2樹脂層19は、無機フィラー又は有機フィラーが含まれていてもよい。第2樹脂層19は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。第2樹脂層19として、例えばエポキシ系の絶縁性樹脂等からなるソルダーレジストが用いられてもよい。第2樹脂層19に設けられている開口部19aは、第1樹脂層14の開口部14aと重なっておらず、配線パターン18の一部を露出するように設けられている。第2樹脂層19の厚さは、例えば0.5μm以上30μm以下である。
ビルドアップ層の支持体12の導電層30を挟んだ反対側に位置する配線パターンには、接続端子20が形成されている。接続端子20は、第2樹脂層19の開口部19a内に設けられる端子であり、配線パターン18が半導体チップ22の突起電極23と電気的接続しやすいように設けられている。接続端子20は、例えば共晶はんだ又は鉛フリーはんだ(Sn−Ag、Sn−Cu、Sn−Ag−Cu、又はSn−Bi等)によって形成される。接続端子20は、種々の金属からなる導電層上に共晶はんだ又は鉛フリーはんだが設けられた端子でもよい。また、開口部19aに、Ni、Au、Sn等のめっき処理を施す、又はOSP等の有機被膜処理を施すことにより、接続端子20を形成してもよい。また、接続端子20は、配線パターン18に金めっきを行うことにより形成してもよい。この場合、接続端子20の導電性が向上すると共に、接続端子20の腐食が抑制される。半導体チップ22の突起電極23が金ボールバンプ(例えば、Au、Auを含む合金、もしくは表面にAuめっきを施した金属複合体による金バンプ、又は、Au系のはんだによって形成されたバンプ)である場合、突起電極23と金めっきが施された接続端子との接合性が向上する。
次に、図3の(a)〜(c)及び図4の(a)〜(c)を参照しながら、本実施形態に係る配線基板の製造方法を説明する。図3の(a)〜(c)及び図4の(a)〜(c)は、本実施形態に係る配線基板の製造方法の一例を説明する図である。
まず、図3の(a)に示されるように、支持体12の主面12a上に第1接着剤層13a、続いて感光性硬化樹脂接着剤層13bを形成する。第1接着剤層13aは、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成され、加熱の後に硬化される。感光性硬化樹脂接着剤層13bは、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。感光性硬化樹脂接着剤層13b上に導電層30を形成する。導電層30は真空プレス法、真空ラミネート法、ロールラミネート法等の公知の方法にて積層され、従来の方式では導電層の積層後にUV光を支持体側より照射することで感光性硬化樹脂接着剤層13bを硬化させ、支持体、もしくは第1接着剤層13aと導電層30を接着させる。
次に、図3の(b)に示されるように、導電層30上に第1樹脂層14を設けた後、第1樹脂層14に開口部14aを形成する。そして、開口部14a内に接続パッド15を形成する。第1樹脂層14は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部14aは、例えば第1樹脂層14に対してレーザーの照射、又はフォトリソグラフィーを行い、第1樹脂層14の一部を除去することによって形成される。接続パッド15は、例えばめっき処理によって設けられる。接続パッド15は、必ずしも設けなくてもよい。
次に、図3の(c)に示されるように、第1樹脂層14及び接続パッド15上にシード層16を設ける。シード層16は、第1樹脂層14の開口部14aを介して接続パッド15に接続されている。シード層16は、例えば無電解めっき法、スパッタ法、又はCVD法等によって形成される。また、第1樹脂層14にCu等から構成される導体箔を貼り付けることによって、シード層16を形成してもよい。シード層16は、例えばCu層、NiめっきがなされたCu層、AuめっきがなされたCu層、はんだめっきがなされたCu層、Al層、又はAg/Pd合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からCu層が用いられる。
次に、図4の(a)に示されるように、シード層16上に開口部17aを有するレジスト17を設ける。そして、開口部17aによって露出されたシード層16の一部に、例えばめっき処理を施すことによってシード層16の一部を厚くする。ここで、シード層16における薄い領域を第1領域16aとし、厚い領域を第2領域16bとする。第1領域16aは、第1樹脂層14及びレジスト17の間に存在する領域である。第2領域16bは、例えばCu層、NiめっきがなされたCu層、AuめっきがなされたCu層、はんだめっきがなされたCu層、Al層、又はAg/Pd合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からCu層が用いられる。また、レジスト17としては、例えばネガ型又はポジ型のフォトレジストが用いられる。
次に、図4の(b)に示されるように、レジスト17及びシード層16における第1領域16aを除去することによって配線パターン18を形成する。レジスト17は、例えばリフトオフによって第1樹脂層14上から除去されてもよいし、エッチングによって除去されてもよい。第1領域16aは、例えばウェットエッチング又はドライエッチングによって除去される。第1領域16aが除去されることによって、第2領域16bが配線パターン18となる。第2領域16bの一部は、第1領域16aと同時にエッチングされてもよい。すなわち、本実施形態における配線パターン18は、セミアディティブ法によって形成される。セミアディティブ法とは、Cu層等のシード層を形成し、所望のパターンを有するレジストをシード層上に形成し、シード層における露出した部分を電解めっき法等により厚膜化し、レジストを除去した後、薄いシード層をエッチングして配線パターンを得る方法である。
また、図4の(b)に示されるように、配線パターン18の形成後、第2樹脂層19を第1樹脂層14及び配線パターン18上に形成し、第2樹脂層19の一部に開口部19aを形成する。第2樹脂層19は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部19aは、例えば第2樹脂層19に対してレーザーの照射、又はフォトリソグラフィーを行い、第2樹脂層19の一部を除去することによって形成される。開口部19aの形成によって、配線パターン18の一部が露出される。
最後に、図4の(c)に示されるように、開口部19a内に接続端子20を形成する。接続端子20は、例えば共晶はんだ又は鉛フリーはんだを開口部19a内に供給することによって設けられる。以上によって、支持体12と、接着剤層13と、第1樹脂層14、接続パッド15、配線パターン18、第2樹脂層19及び接続端子20を含む積層体21とを有する配線基板11を形成する。
次に、図5の(a)〜(c)、図6の(a)〜(c)、及び図7の(a)〜(c)を参照しながら、本実施形態に係る配線基板11を用いて半導体装置1を製造する方法を説明する。図5の(a)〜(c)、図6の(a)〜(c)及び図7の(a)〜(c)は、半導体装置を製造する方法を説明する図である。
まず、図5の(a)に示されるように、支持体12、接着剤層13、及び積層体21を有する配線基板11を準備する。配線基板11は、図2又は図4の(c)によって示される配線基板11と同等である。
次に、図5の(b)に示されるように、配線基板11に複数の半導体チップ22を搭載する。具体的には、配線基板11における積層体21の一方の主面21a上に、半導体チップ22をフリップチップ方式にて搭載する。半導体チップ22を配線基板11に搭載する際、半導体チップ22の突起電極23と配線基板11の接続端子20(図2を参照)とが、互いに接続される。また、半導体チップ22及び配線基板11の間にアンダーフィル24を設けておくことによって、半導体チップ22及び配線基板11を固定及び封止する。アンダーフィル24は、半導体チップ22を配線基板11に搭載した後に、半導体チップ22及び配線基板11の間に供給してもよい。また、半導体チップ22又は配線基板11に予めアンダーフィル24を付着しておき、半導体チップを配線基板に搭載すると同時にアンダーフィル24による封止を完了させてもよい。例えば、加熱又は光照射による硬化処理をアンダーフィル24に施すことによって、アンダーフィル24による半導体チップ22及び配線基板11の固定及び封止を行う。アンダーフィル24は、必ずしも設けなくてもよい。
次に、図5の(c)に示されるように、積層体21の一方の主面21a上にモールド樹脂25を形成する。この際、モールド樹脂25によって半導体チップ22を埋設する。モールド樹脂25は、例えばトランスファーモールド法又はポッティング法等の公知の方法にて形成される。半導体チップ22は、モールド樹脂25によって封止されるように覆われていてもよい。
次に、図6の(a)に示されるように、支持体12を介して第1接着剤層13aにレーザー光L1を照射する。支持体12全体に渡ってレーザー光L1を照射してもよいし、支持体12の所望の位置にレーザー光L1を照射してもよい。本実施形態では、第1接着剤層13a内の樹脂を確実に分解する観点から、直線的に往復させながら支持体12全体にレーザー光L1を照射する。レーザー光L1は、例えば300nm以上2000nm以下の波長を有してもよく、好ましくは、300nm以上1500nm以下の波長を有していてもよく、より好ましくは、300nm以上1100nm以下の波長を有していてもよい。レーザー光L1を出射する装置の一例として1064nmの波長の光を出射するYAGレーザー装置、532nmの波長の2倍高調波YAGレーザー装置、又は780nm以上1300nm以下の波長の光を出射する半導体レーザー装置等が挙げられる。支持体12は透明性を有しており、レーザー光L1を透過する。よって、支持体12を透過したレーザー光L1のエネルギーは、第1接着剤層13aに吸収される。吸収されたレーザー光L1のエネルギーは、第1接着剤層13a内にて熱エネルギーに変換される。この熱エネルギーによって、第1接着剤層13aの樹脂は熱分解温度に達し、熱分解する。これによって、第1接着剤層13aが支持体12と積層体21とを接着する力が弱まる。
次に、図6の(b)に示されるように、積層体21から支持体12を剥離する。支持体12を積層体21から剥離する方法は、手動でもよいし機械を用いて行ってもよい。積層体21に接着剤層13が付着している場合、積層体21から接着剤層13を除去する。例えば、積層体21の他方の主面21bに粘着テープを貼り付けた後ピールすることにより、他方の主面21b上に残存していた接着剤層13を積層体21から除去する。また、他方の主面21bを過マンガン酸カリウム水溶液及び水酸化ナトリウム水溶液の混合溶液等に浸漬して接着剤層13を除去してもよいし、当該混合溶液を他方の主面21bにスプレーすることによって接着剤層13を除去してもよい。また、他方の主面21bをアセトン又はメチルエチルケトン等の有機溶剤に浸漬して接着剤層13を除去してもよいし、有機溶剤を他方の主面21bにスプレーすることによって接着剤層13を除去してもよい。また、接着剤層13を他方の主面21bに残存したままでもよいが、この場合、レーザー光等を用いて外部接続端子31を設けるための開口部を形成させる必要がある。以上により、図6の(c)に示されるように、積層体21から支持体12及び接着剤層13を除去する。
次に、図7の(a)に示されるように、積層体21の他方の主面21b上に複数の外部接続端子31を形成する。具体的には、積層体21の接続パッド15(図2を参照)に相当する部分に、外部接続端子31を形成する。例えばはんだボール搭載法等によって外部接続端子31を形成する。
次に、図7の(b)に示されるように、モールド樹脂25にダイシングテープ32を貼り付けた後、各半導体チップ22の間の領域に位置する積層体21及びモールド樹脂25を切断し、個片化する。例えばダイシングソー又はレーザー等を用いて積層体21及びモールド樹脂25を切断する。以上により、図7の(c)に示されるように、配線基板11を用いて形成された半導体装置1が製造される。
以上説明したように、本実施態様に係る配線基板11を用いた半導体装置の製造方法は、配線基板11を準備する工程と、配線基板11の積層体21に半導体チップ22を搭載すると共に、配線パターン18に半導体チップ22を接合する工程と、支持体12を介して第1接着剤層13aに光を照射することによって、支持体12を積層体21から剥離する工程と、を備える。
また、上記半導体装置の製造方法は、配線パターン18に接合された半導体チップ22を封止樹脂で覆う工程を更に備えてもよい。この場合、半導体チップ22を封止樹脂によって保護することができると共に、半導体チップの積層体からの脱離を抑制できる。
また、上記半導体装置の製造方法は、支持体12を積層体21から剥離する工程の後、積層体21から第1接着剤層13aを除去する工程を更に備えてもよい。
また、上記半導体装置の製造方法は、支持体12を積層体21から剥離する工程の後、積層体21に外部接続端子31を設ける工程と、積層体21を切断して個片化する工程と、を更に備えてもよい。
以上に説明した本実施形態に係る配線基板11では、半導体装置1における半導体チップ22が外部装置と接続するための外部接続部材として機能する積層体21を備えている。これにより、半導体チップ22と外部接続部材を有する配線基板11とを別々に製造することができるため、半導体装置1の製造効率の改善に供される。また、この配線基板11では支持体12が透明性を有している。これにより、支持体12を介して第1接着剤層13aに光が照射されることによって樹脂が分解し、第1接着剤層13aの接着力を弱めることができる。したがって、半導体チップ22と配線基板11の積層体21とを接合した後に、容易に支持体12を積層体21から剥離することができ、配線基板11を用いて製造される半導体装置1の薄型化が可能になる。さらに支持体12を有する配線基板11を用いて半導体装置1を製造することによって、配線基板11のハンドリングを容易にすることができる。
また、支持体12の線膨張係数は、−1ppm/℃以上10ppm/℃以下であってもよい。この場合、半導体チップ22はシリコン基板等の無機物を主成分とした基板によって製造されているので、半導体チップ22の線膨張係数と支持体12の線膨張係数とが互いに近い値となる。このため、配線基板11に半導体チップ22を搭載した際に発生する位置ずれを抑制することができる。したがって、半導体チップ22が配線基板11に搭載不可能となること、及び半導体チップ22と配線基板11とを接合する部分が破壊することが抑制される。
また、支持体12はガラス基板であってもよい。この場合、支持体12を安価で強度を高くすると共に、支持体12の大型化が容易にできる。また、支持体12の表面の粗さを容易に調整することができる。
支持体12の主面12aの最大高さ粗さRzは、0.01μm以上5μm以下であってもよい。この場合、支持体12上に設けられる積層体21の凹凸が小さくなるため、配線パターン18の断線及び短絡等を抑制できる。
また、積層体21の厚さは、0.001mm以上1mm以下であってもよい。この場合、積層体21における配線パターン18を第1樹脂層14及び第2樹脂層19によって保護できると共に、配線基板11の反りを抑制できる。
また、光はレーザー光L1であってもよい。この場合、第1接着剤層13a内の樹脂が分解するために必要な熱エネルギーを十分に加えることができ、第1接着剤層13aの接着力を効果的に弱めることができる。また、レーザー光L1は支持体12を介して第1接着剤層13aに照射されるため、半導体チップ22にレーザー光L1によるダメージを与えずに第1接着剤層13aの接着力を効果的に弱めることができる。
また、本実施形態に係る配線基板11を用いて製造される半導体装置1は、支持体12が除去された積層体21と、表面22aに突起電極23が設けられており、突起電極23を介して積層体21の配線パターン18に接続される半導体チップ22と、を備えている。この半導体装置1では、半導体チップ22と外部接続部材である積層体21とが別々に製造されているため、半導体装置1の製造効率が改善される。また、配線基板11における支持体12が積層体21から除去されていることによって、半導体装置1の薄型化が可能になる。
また、配線パターン18と半導体チップ22とは、はんだを含む接続端子20を介して互いに接続されていてもよい。この場合、配線パターン18と半導体チップ22との間に位置ずれが発生した場合であっても、接続端子20が含むはんだによってずれを埋めることができ、半導体チップ22と積層体21との間に発生する接続不良を抑制できる。
本発明に係る配線基板11及び半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例を適宜組み合わせてもよい。また、積層体21に積層される半導体チップ22は、個片化される配線基板11の領域に複数搭載されてもよい。また、積層体21には、半導体チップ22以外の部材(例えばコンデンサ等の受動部品)が搭載されていてもよい。
また、例えば第1樹脂層14における開口部14aと第2樹脂層19における開口部19aとは、互いに重なっていてもよい。さらに、例えば積層体21における接続端子20は、必ずしも設けられていなくてもよい。
また、配線基板11における配線パターン18は、セミアディティブ法に限らず、例えばサブトラクティブ法又はフルアディティブ法等の公知の方法にて形成される。ここで、サブトラクティブ法とは、Cu層等の導体層上に所望のパターンを有するレジストを形成して不要な導体層をエッチングした後、レジストを剥離して配線パターンを得る方法である。また、フルアディティブ法は、樹脂層上に無電解めっき触媒を吸着させ、所望のパターンのレジストを樹脂層上に形成し、このレジストを絶縁膜として残したまま触媒を活性化させ、無電解めっき法によりレジスト開口部内にCu等の導体を析出させた後、レジストを除去して所望の配線パターンを得る方法である。
また、第2樹脂層19上に、新たな配線パターンと第3樹脂層とを形成してもよい。つまり、積層体21は、樹脂層を3層有してもよい。さらに、上述した配線パターン及び樹脂層の形成を繰り返すことによって、配線パターン及び樹脂層が多数積層された積層体21を形成することもできる。
図8は従来技術に係る導電層形成方法で感光性硬化樹脂接着剤層13bを硬化させた場合の一例の概略である。図8の(a)の様に、感光性硬化樹脂接着剤層13b上に導電層30をプレス33により積層の後、感光性硬化樹脂接着剤層13bを硬化させずにプレス33を解除すると、導電層30の反りや感光性硬化樹脂接着剤層13bの流動により、図8の(b)の様に導電層面の平坦度が低下する。この状態で支持体側からUV光L2を照射すると、図8の(c)の様に導電層面の平坦度が低下したまま感光性硬化樹脂接着剤層13bが硬化する。
図9は本発明の実施形態に係る導電層形成方法を示す断面図で感光性硬化樹脂接着剤層13bを硬化させた場合の一例の概略である。図9の(a)の様に、感光性硬化樹脂接着剤層13b上に導電層30をプレス33により積層の後、図9の(b)に示すようにプレス33を解除する前に支持体12側からUV光L2を照射すると、図9の(c)の様にプレス解除後も導電層面の平坦度を維持したまま感光性硬化樹脂接着剤層13bが硬化する。なお、本実施形態では、接着剤層13により支持体12と導電層30が積層される配線基板11を開示したが、支持体12には第1樹脂層14、第2樹脂層19を積層してもよい。
本発明にかかる製造方法を実施するラミネート装置は、例えば、感光性硬化樹脂接着剤層13b上に設けられる導電層30の積層を加圧して行う手段と、さらに加圧時に透明性を有する支持体12と、透明性を有する支持体12の主面上に設けられ、光により分解可能な樹脂を含む第1接着剤層13aと、第1接着剤層13a上に設けられる光の照射により硬化する樹脂を含む感光性硬化樹脂接着剤層13bと、感光性硬化樹脂接着剤層13b上に設けられる積層体21の厚みが一定となるように、透明性を有する支持体12の主面12a上と本装置に設置されるラミネート材押込みユニットとの距離を一定に制御する手段を備える。また、光の照射により硬化する樹脂を含む感光性硬化樹脂接着剤層13bの硬化を、感光性硬化樹脂接着剤層13b上に設けられる導電層30の積層と同時に行うことで配線基板の平坦度の向上が可能となる。
ラミネート装置のラミネート方法は、これに限ったわけではなくロールラミネート方式、プレス方式、真空プレス方式、等を用いて良い。
導電層30の積層方法はプレスに限らず、例えば図10に示すようなロールラミネート法を用いても良い。図10は、本発明の他の実施形態に係る導電層形成方法を説明する図である。図10では支持体12を図中左から右へ搬送しながら、ラミネートロール34下で感光性硬化樹脂接着剤層13bと導電層30とをラミネートする。さらに支持体12側からUV光を照射することでラミネートと同時に感光性硬化樹脂接着剤層13bを硬化させ、導電層30の平坦度を維持する。ここで、ラミネートロール34の下端部の図中左側では感光性硬化樹脂接着剤層13bと導電層30とのラミネートが完了していないので、感光性硬化樹脂接着剤層13bの硬化が起こらないように、ラミネートロール34の下端部の図中左側の支持体12下部にUV光を透過させないフィルタ35を設置する。
本発明にかかる製造方法を実施するラミネート装置は、透明な支持体の片面に感光性硬化接着剤層を有し、感光性硬化接着剤層上に導電層、樹脂層及び配線パターン層を有する配線基板を製造するラミネート装置であって、透明な支持体と導電層もしくは樹脂層との接着を感光性硬化接着剤層で行う手段を備える。また、感光性硬化接着剤層を露光する光源を備えてもよい。また、感光性硬化接着剤層の硬化と、透明な支持体と導電層もしくは樹脂層とのラミネートを同時に行ってもよい。また、感光性硬化接着剤層を露光する光源の光を遮光するフィルタを備えてもよい。また、感光性硬化接着剤層を露光する光源の光を遮光するフィルタが、透明な支持体と導電層もしくは樹脂層とのラミネートされたエリアの、透明な支持体と導電層もしくは樹脂層との間に位置する感光性硬化接着剤層にのみ、露光する光が照射されるように設置されていてもよい。
本発明を以下の実施例によりさらに詳細に説明するが。本発明はこれらの例に限定されるものではない。
ガラスキャリアには厚さ4mm、サイズ300mm×300mmのソーダガラスを使用した。光の照射により分解可能な樹脂層は住友スリーエム株式会社製Light−To−Heat−Conversion(LTHC)Release Coatingを用いて形成した。UV硬化接着剤は住友スリーエム株式会社製UV−Curable−Adhesive LC3200を使用した。光の照射により分解可能な樹脂層、UV硬化接着剤層はいずれもスピンコートで形成した。光の照射により分解可能な樹脂層の厚みはドライ1μm、UV硬化接着剤層はウェットで70μmとした。導電層には10μmの銅箔を使用した。
ガラスキャリアへの銅箔のラミネート方式はロールラミネートとし、ガラスキャリアの搬送速度を10mm/minとした。
ガラスキャリア上面およびラミネータロール間のギャップは70μmに設定した。UVカットフィルタをラミネータロールとガラスキャリアの接触箇所よりガラスキャリア搬送方向手前側の全面が隠されるように設置した。
上記方式で銅箔をラミネートしたサンプルと、リファレンスとして従来方式の、銅箔のラミネート完了の後にUV硬化を行ったサンプルで銅箔上の平坦度を比較した。なお、平坦度は面内を10mm間隔で格子状に測定し、その最大値と最小値との差で比較した。
その結果、リファレンスのサンプルでは20μmの平坦度であったのに対し、本発明のラミネート方法で作成したサンプルは3μmの平坦度となった。
本発明は、配線基板、配線基板を用いた半導体装置、及びこれらの製造装置に用いるラミネート装置に利用出来る。
1 半導体装置
11 配線基板
12 支持体
13 接着剤層
13a 第1接着剤層
13b 感光性硬化樹脂接着剤層
14 第1樹脂層
14a 第1樹脂層14の開口部
15 接続パッド
16 シード層
17 レジスト
17a レジスト17の開口部
18 配線パターン
19 第2樹脂層
19a 第2樹脂層19に設けられている開口部
20 接続端子
21 積層体
22 半導体チップ
23 突起電極
24 アンダーフィル
25 モールド樹脂
30 導電層
31 外部接続端子
32 ダイシングテープ
33 プレス
34 ラミネートロール
35 フィルタ
L1 レーザー光
L2 UV光

Claims (3)

  1. 透明な支持体と、前記支持体の主面上に設けられ、光により分解可能な樹脂を含む第1接着剤層と、前記第1接着剤層上に設けられた、光の照射により硬化する樹脂を含む感光性硬化接着剤層と、前記感光性硬化接着剤層上に設けられた少なくとも一層以上の導電層、樹脂層及び配線パターン層を有する配線基板を製造するラミネート装置であって、
    前記透明な支持体と前記導電層もしくは前記樹脂層とのラミネートによる接着を前記感光性硬化接着剤層で行う手段と、
    前記感光性硬化接着剤層を露光する光源と、を備え、
    前記光源により露光することによる前記感光性硬化接着剤層の硬化と、前記透明な支持体と前記導電層もしくは前記樹脂層とのラミネートによる接着を同時に行う、ラミネート装置。
  2. 前記光源の光を遮光するフィルタをさらに備える、請求項に記載のラミネート装置。
  3. 前記フィルタが、前記透明な支持体と前記導電層もしくは前記樹脂層とがラミネートされたエリアの前記感光性硬化接着剤層にのみ、露光する光が照射されるように設置されている、請求項に記載のラミネート装置。
JP2014249306A 2014-12-09 2014-12-09 配線基板及びラミネート装置 Active JP6447073B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014249306A JP6447073B2 (ja) 2014-12-09 2014-12-09 配線基板及びラミネート装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014249306A JP6447073B2 (ja) 2014-12-09 2014-12-09 配線基板及びラミネート装置

Publications (2)

Publication Number Publication Date
JP2016111275A JP2016111275A (ja) 2016-06-20
JP6447073B2 true JP6447073B2 (ja) 2019-01-09

Family

ID=56124898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014249306A Active JP6447073B2 (ja) 2014-12-09 2014-12-09 配線基板及びラミネート装置

Country Status (1)

Country Link
JP (1) JP6447073B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6743738B2 (ja) * 2017-03-27 2020-08-19 信越化学工業株式会社 積層体及びその製造方法
JP6662337B2 (ja) 2017-03-27 2020-03-11 信越化学工業株式会社 半導体装置及びその製造方法、並びに積層体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150171A (ja) * 2005-11-30 2007-06-14 Kyocer Slc Technologies Corp 配線基板の製造方法
JP2010147293A (ja) * 2008-12-19 2010-07-01 Casio Computer Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2016111275A (ja) 2016-06-20

Similar Documents

Publication Publication Date Title
KR101995141B1 (ko) 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법
TWI396478B (zh) 印刷布線板
JP4883203B2 (ja) 半導体装置の製造方法
US20110079913A1 (en) Semiconductor device and method of manufacturing the same
JP6691451B2 (ja) 配線基板及びその製造方法と電子部品装置
US20120018870A1 (en) Chip scale package and fabrication method thereof
US9706663B2 (en) Printed wiring board, method for manufacturing the same and semiconductor device
WO2016116980A1 (ja) 配線基板積層体及びこれを用いた半導体装置の製造方法
JP5296636B2 (ja) 半導体パッケージの製造方法
JP6455197B2 (ja) 配線基板、半導体装置及び半導体装置の製造方法
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
JP2017050464A (ja) 配線基板積層体、その製造方法及び半導体装置の製造方法
JP6497149B2 (ja) 配線基板積層体、これを用いた半導体装置及び半導体装置の製造方法
JP6447073B2 (ja) 配線基板及びラミネート装置
JP5541618B2 (ja) 半導体パッケージの製造方法
JP6963174B2 (ja) プリント基板、光源装置および半導体装置、ならびにそれらの製造方法
JP2017168639A (ja) 配線基板及びこれを用いた半導体装置の製造方法
JP6776686B2 (ja) 配線基板及び配線基板、半導体装置の製造方法
JP5292848B2 (ja) 部品内蔵基板及びその製造方法
JP6447075B2 (ja) 配線基板、半導体装置及び半導体装置の製造方法
JP2018018933A (ja) デボンディング装置
JP2016134496A (ja) 平板プレス装置及び基板の製造方法
JP2017022213A (ja) プリント配線基板
JP6593136B2 (ja) 配線基板積層体、半導体装置、及び半導体装置の製造方法
JP6930073B2 (ja) 配線基板積層体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181119

R150 Certificate of patent or registration of utility model

Ref document number: 6447073

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250