JP3915630B2 - Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置 - Google Patents

Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置 Download PDF

Info

Publication number
JP3915630B2
JP3915630B2 JP2002244862A JP2002244862A JP3915630B2 JP 3915630 B2 JP3915630 B2 JP 3915630B2 JP 2002244862 A JP2002244862 A JP 2002244862A JP 2002244862 A JP2002244862 A JP 2002244862A JP 3915630 B2 JP3915630 B2 JP 3915630B2
Authority
JP
Japan
Prior art keywords
wiring pattern
tape
stiffener
insulating
shaped substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002244862A
Other languages
English (en)
Other versions
JP2004087657A (ja
Inventor
浩樹 田中
浩史 石川
長可 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP2002244862A priority Critical patent/JP3915630B2/ja
Priority to US10/647,922 priority patent/US6853065B2/en
Publication of JP2004087657A publication Critical patent/JP2004087657A/ja
Application granted granted Critical
Publication of JP3915630B2 publication Critical patent/JP3915630B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、スティフナと称される放熱板兼補強板の付いたＴＡＢ（Tape Automated Bonding）テープ及びその製造方法並びにこれを用いたテープＢＧＡ（Ball Grid Array）半導体装置に関する。
【０００２】
【従来の技術】
テープＢＧＡ半導体装置は、通信機器などのサーバー制御に使用される。この半導体装置は、伝送速度の高速化により数１０ＧＨｚの高周波領域での動作が求められ、高熱放散性、低ノイズ性等の高特性が要求される。そのためテープは、接地電位層と信号配線層とを分離した両面配線テープが用いられ、このテープに接着剤を介して銅合金などの熱放散性の良好なスティフナを貼り付けたものが用いられる。
【０００３】
テープＢＧＡ半導体装置として、例えば、図５に示されるものが知られている。テープＢＧＡ半導体装置は、ポリイミドなどの可撓性のある絶縁性テープ５と、絶縁性テープ５の片面に形成された第１の配線パターン１０と絶縁性テープの他面に形成された第２の配線パターン１１と、第１及び第２の配線パターン１０、１１間を電気的に導通させるため絶縁性テープ５に形成したビアホール６と、絶縁性テープ５の他面と接着剤７を介して取り付けられたスティフナ８と、スティフナ８のキャビティ１５側に取り付けられる半導体チップ１と、半導体チップ１の電極（図示せず）と第１の配線パターンの端子（図示せず）とを接続するボンディングワイヤ９と、第２の配線パターン１０と接続され図示しない外部回路に接続される電極としての半田ボール３とから構成される。
【０００４】
ここで、半導体チップ１とボンディングワイヤ９は、封止樹脂２により封止される。また、第１の配線パターン１０側の面は、半田ボール３が搭載される部分及び封止樹脂２以外の面に感光性を有するソルダーレジスト（以下「ＰＳＲ」という。）層４が形成され、半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止する。
【０００５】
第１の配線パターン１０は、主として信号層として使用され、第２の配線パターン１１は、後述するように、接地電位層と複数のリードから構成される。
【０００６】
以上の半導体装置の製造工程について説明する。図６は、スティフナ付きＴＡＢテープの製造工程を示す図、図７は、スティフナの製造工程を示す図である。
【０００７】
まず、スパッタリングやキャスティング等の手法によりポリイミドフィルムなどの絶縁性テープ５の両面に第１及び第２の銅箔１０ａ、１１ａを貼り付けた銅張積層基材を準備し（図６（ａ））、パンチングにより貫通孔６ａをあける（図６（ｂ））。貫通孔６ａをあけた銅張積層基材の両面に銅めっきを施し（図６（ｃ））、めっき層６ｂにより第１の銅箔１０ａ及び第２の銅箔１１ａ間の電気的導通をとるビアホール６を形成するとともに、第１及び第２の銅箔１０ａ、１１ａ上に第１及び第２の銅めっき層１０ｂ、１１ｂを形成する。
【０００８】
所定の広さにフォトレジスト１４を塗布し（図６（ｄ））、露光、現像を行い、配線パターンを形成しない第１及び第２の銅めっき層１０ｂ、１１ｂを露出させる（図６（ｅ））。第１及び第２の銅めっき層１０ｂ、１１ｂ及び第１及び第２の銅箔１０ａ、１１ａをエッチングして除去し、第１及び第２の配線パターン１０、１１を形成する（図６（ｆ））。このとき第２の配線パターン１１が形成された面には、リード３０、３１及び接地電位層２１も形成される。
【０００９】
フォトレジスト１４を除去し（図６（ｇ））、第１の配線パターン１０側の適宜箇所に半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止するためのＰＳＲ４を塗布する（図６（ｈ））。
【００１０】
ついで、第２の配線パターン１１側に接着剤７を塗布する（図６（ｉ））。そして、半導体チップを搭載するキャビティ１５をくり抜き（図６（ｊ））、後述するスティフナ８を貼り付ける（図６（ｋ））。接着剤７を熱硬化させるためのキュア工程等を経てスティフナ付きＴＡＢテープが完成する。
【００１１】
スティフナ８は、図７に示すように、銅板１２（図７（ａ））をプレス又はエッチングにより所定の形状に加工した後（図７（ｂ））、接着剤７との密着性を向上させる目的で、表面に黒化処理１３を施したもの（図７（ｃ））である。
【００１２】
このようにして得られたスティフナ付きＴＡＢテープのスティフナ８のキャビティ１５側に半導体チップ１を搭載し、半導体チップ１の電極（図示せず）と第１の配線パターン１０とをボンディングワイヤ９で接続する。半導体チップ１及びボンディングワイヤ９とを封止樹脂２により封止する。
【００１３】
第１の配線パターン１０の所定箇所に半田ボール３を搭載してＢＧＡ半導体装置が完成する（図５参照）。
【００１４】
【発明が解決しようとする課題】
しかし、従来のスティフナが貼り付けられたＴＡＢテープによると、図８に示すように、接着剤７を介してスティフナ８が貼り付けられる面は、第２の配線パターン１１のリード３０、３１が形成されていない部位３２、３３、３４に接着剤７が十分に行き渡らず、ボイド１６が生ずるおそれがあるため、半田ボールリフロー時のボイドの膨張によりスティフナ８から第２の配線パターン１１の銅層の剥がれやマイグレーションの発生原因となるおそれがある。
【００１５】
従って、本発明の目的は、第２の配線パターン上にスティフナを取り付ける場合、第２の配線パターンの銅層が形成されていない部分にボイドが生じることを防止し、半田ボールリフロー時にスティフナから第２の配線パターンの銅層の剥がれやマイグレーションの発生を防止したＴＡＢテープ、及びその製造方法並びにそのようなＴＡＢテープを使用した半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、前記目的を達成するために、絶縁性のテープ状基材の片面に導電性材料で形成した第１の配線パターンと、前記テープ状基材の他面に導電性材料で形成した第２の配線パターンと、前記第１及び第２の配線パターンを電気的に導通する導通部と、前記テープ状基材の他面に接着剤を介して取り付けられたスティフナとから構成されるＴＡＢテープにおいて、前記テープ状基材は、前記第２の配線パターンが形成された面の配線パターンが形成されていない部分にのみ感光性を有するソルダーレジスト等の絶縁材が塗布され、前記部分がそこに充填された前記絶縁材により前記第２の配線パターンと同一平面に形成されていることを特徴とするＴＡＢテープを提供する。
【００１７】
前記目的を達成するために、本発明はまた、絶縁性のテープ状基材の片面に導電性材料で第１の配線パターンを形成するステップと、前記テープ状基材の他面に導電性材料で第２の配線パターンを形成するステップと、前記第１及び第２の配線パターンを電気的に導通する導通部を形成するステップと、前記テープ状基材の他面に接着剤を介してスティフナを取り付けるステップとを含むＴＡＢテープの製造方法において、前記第２の配線パターンを形成するステップは、テープ状基材の前記第２の配線パターンが形成された面の配線パターンが形成されていない部分にのみ感光性を有するソルダーレジスト等の絶縁材を塗布して前記部分が前記第２の配線パターンと同一平面となるように前記絶縁材で充填するステップを含むことを特徴とするＴＡＢテープの製造方法を提供する。
【００１８】
また本発明は、前記目的を達成するため、中央に開口部を有する絶縁性のテープ状基材と、前記絶縁性のテープ状基材の片面に導電性材料で形成した第１の配線パターンと、前記テープ状基材の他面に導電性材料で形成した第２の配線パターンと、前記第１及び第２の配線パターンを電気的に導通する導通部と、前記テープ状基材の他面と接着剤を介して取り付けられたスティフナと、前記絶縁性のテープ状基材の前記開口部の位置において前記スティフナに取り付けられた半導体チップと、前記半導体チップと前記第２の配線パターンを接続するワイヤボンディングと、前記半導体チップと前記ワイヤボンディングとを封止する封止剤と、前記第１の配線パターンと外部の端子と接続するための半田ボールとから構成された半導体装置において、前記テープ状基材は、前記第２の配線パターンが形成された面の配線パターンが形成されていない部分にのみ感光性を有するソルダーレジスト等の絶縁材が塗布され、前記部分がそこに充填された前記絶縁材により前記第２の配線パターンと同一平面に形成されていることを特徴とする半導体装置を提供する。
【００１９】
本発明においては、感光性を有するソルダーレジスト等の絶縁材は、液状のものをスクリーン印刷法により塗布することにより充填されることが望ましい。
【００２０】
【発明の実施の形態】
本発明によるテープＢＧＡ半導体装置の実施の形態について、図面を参照しながら説明する。
【００２１】
図１は、本発明のＴＡＢテープを使用したテープＢＧＡ半導体装置を示す。なお図５と同一の符号は、同一の部材を表している。
【００２２】
テープＢＧＡ半導体装置は、ポリイミドなどの可撓性のある絶縁性テープ５と、絶縁性テープ５の表面に形成された第１の配線パターン１０と絶縁性テープの裏面に形成された第２の配線パターン１１と、第１及び第２の配線パターン１０、１１間を電気的に導通させるため絶縁性テープ５に形成したビアホール６と、絶縁性テープ５の裏面に接着剤７を介して取り付けられたスティフナ８と、スティフナ８のキャビティ１５側に取り付けられる半導体チップ１と、半導体チップ１の電極（図示せず）と第１の配線パターンとを接続するボンディングワイヤ９と、第１の配線パターン１０と接続され図示しない外部回路に接続される電極としての半田ボール３とから構成される。
【００２３】
ここで、第２の配線パターン１１の配線間、すなわち、配線パターン１１を形成する銅層が存在しない部分にＰＳＲ１７が充填されている。
【００２４】
なお、半導体チップ１とボンディングワイヤ９は、封止樹脂２により封止される。また、第１の配線パターン１０側の面は、半田ボール３が搭載される部分及び封止樹脂２以外の面にＰＳＲ層４が形成され、半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止する。
【００２５】
図２は、絶縁性テープ５の第２の配線パターン１１が形成された面を示す図、図３は、第２の配線パターンが形成された面の銅層が存在しない部分にＰＳＲ１７を塗布したところを示す図で、（ａ）はＰＳＲ１７で埋め込まれた状態の平面図、（ｂ）は図３（ａ）のＡ−Ａ線に沿う断面図である。第２の配線パターン１１を形成するリード１１０、１１１、１１２と接地電位層２１は、同一平面にあるが、配線パターンが形成されていない部分は、エッチング等により銅めっき層及び銅箔が除去されて、凹部１１ｃが形成されている。そこで、この凹部１１ｃにＰＳＲ１７を充填し（図３（ａ））、第２の配線パターン１１を形成するリード１１０、１１１、１１２と接地電位層２１の間も同一平面となるようにする（図３（ｂ））。
【００２６】
従って、第２の配線パターン１１が形成された面に接着剤７を介してスティフナ８を接着する際に気泡などのボイドの発生が防止でき、半田ボールリフロー時にスティフナから第２の配線パターン１１のリード１１０、１１１、１１２の剥がれやマイグレーションの発生を防止することができる。
【００２７】
なお、半導体チップ１とボンディングワイヤ９は、封止樹脂２により封止される。また、第１の配線パターン１０側の面は、半田ボール３が搭載される部分及び封止樹脂２以外の面にＰＳＲ４が形成され、半田ボール３を搭載する際にボール形状の偏りやボール間の短絡を防止する。
【００２８】
以上の半導体装置の製造工程について説明する。図４は、スティフナ付きＴＡＢテープの製造工程を示す図である。ＢＧＡ半導体装置の完成図は、図１に示す。なお、図６と同一符号は、同一の部材を示す。
【００２９】
まず、スパッタリングやキャスティング等の手法によりポリイミドフィルムなどの絶縁性テープ５の両面に第１及び第２の銅箔１０ａ、１１ａを貼り付けた銅張積層基材を準備し（図４（ａ））、パンチングにより貫通孔６ａをあける（図４（ｂ））。貫通孔６ａをあけた銅張積層基材の両面に銅めっきを施し（図４（ｃ））、銅めっき層６ｂにより第１の銅箔１０ａ及び第２の銅箔１１ａ間の電気的導通をとるビアホール６を形成するとともに、第１及び第２の銅箔１０ａ、１１ａ上に第１及び第２の銅めっき層１０ｂ、１１ｂを形成する。
【００３０】
所定の広さにフォトレジスト１４を塗布し（図４（ｄ））、露光、現像を行い、配線パターンを形成しない第１及び第２の銅めっき部分１０ｂ、１１ｂを露出させる（図４（ｅ）)。第１及び第２の銅めっき部分１０ｂ、１１ｂ及び第１及び第２の銅箔１０ａ、１１ａをエッチングして除去し、第１及び第２の配線パターン１０、１１を形成する（図４（ｆ））。
【００３１】
フォトレジスト１４を除去し（図４（ｇ））、第１の配線パターン１０側の適宜箇所に半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止するためのＰＳＲ４を塗布する（図４（ｈ））。
【００３２】
第２の配線パターン１１側の配線層間にＰＳＲ１７を塗布・充填し、露光・現像して配線層間にのみＰＳＲ１７を残存させる（図４（ｉ））。
【００３３】
ついで、第２の配線パターン１１側に接着剤７を塗布する（図４（ｊ））。そして、半導体チップを搭載するキャビティ１５をくり抜き（図４（ｋ））、スティフナ８を貼り付ける（図４（ｌ））。接着剤７を熱硬化させるためのキュア工程等を経てＴＡＢテープが完成する。
【００３４】
スティフナ８は、前述した図７に記載のとおりであるので、説明を省略する。
【００３５】
このようにして得られたＴＡＢテープのスティフナ８のキャビティ１５側に半導体チップ１を搭載し、半導体チップ１と配線パターン１０とをボンディングワイヤ９で接続する。半導体チップ１及びボンディングワイヤ９を封止樹脂２により封止する。
【００３６】
第１の配線パターン１０の所定箇所に半田ボール３を搭載してＢＧＡ半導体装置が完成する。
【００３７】
従って、以上のように製造された半導体装置にあっても、図２び図３に示すように、第２の配線パターンを形成するリード１１０、１１１、１１２と接地電位層２１の中間はエッチング等により銅めっき層及び銅箔が除去されて、凹部１１ｃが形成されるが、この凹部１１ｃにＰＳＲ１７を充填し、この部分を第２の配線パターン１１を形成するリード１１０、１１１、１１２や接地電位層２１と同一平面となるようにしているため、第２の配線パターン１１を含む面に接着剤７を介してスティフナ８を接着する際に気泡などのボイドの発生が防止でき、半田ボールリフロー時にスティフナから第２の配線パターン１１のリード１１０、１１１、１１２の剥がれやマイグレーションの発生を防止することができる。
【００３８】
【実施例】
前述の半導体製造工程において図４（ｈ）までの工程により作成した両面に配線パターンが形成されたテープを１００ｍ準備した。このテープのスティフナが取り付けられる面は、図２に示すように、中央から四隅に向けて第２の配線パターン１１が形成されている。第２の配線パターン１１は、１００μｍ間隔で７０μｍ幅のリード１１０、１１１、１１２の３本がそれぞれ１０ｍｍの長さで形成されている。このリード１１０、１１１、１１２の両端は、直径１００μｍのビアホール６が形成され、第１及び第２の配線パターンを電気的に導通している。２１は、接地電位層である。
【００３９】
この第２の配線パターン１１側の面のリード１１０、１１１、１１２及び接地電位層２１が形成されていない凹部１１ｃにインク状のＰＳＲ１７をスクリーン印刷法により塗布し、露光、現像を行い、凹部１１ｃにＰＳＲ１７を残存させた（図３）。
【００４０】
ＰＳＲ１７は、リードの厚さが約３０μｍであるため、これに見合う厚さとなるようにＰＳＲインクの粘度、印刷厚さを調節した。
【００４１】
所定の条件によりＰＳＲを熱硬化させた後、両面同時に金メッキを行い、第２の配線パターン１１側の面の全面に接着剤を貼り付けた。接着剤の貼り付けは、ロールラミネータを用い、搬送速度１．０ｍ／ｍｉｎ、ロール温度５０〜１００℃で行った。
【００４２】
これとは別に、ＰＳＲ１７を塗布しないものについて、接着剤を貼り付けたテープ１００ｍを準備した。
【００４３】
接着剤貼り付け後、貼り付け面を光学顕微鏡により４０倍の倍率で観察した結果、ＰＳＲ１７を塗布したものについてはリード間にボイドが認められなかった。
【００４４】
しかし、ＰＳＲ１７を塗布していないものは、全長にわたってボイドが観察された。
【００４５】
さらに、上記テープをスティフナに貼り付けた後、接着剤の硬化を行い、半田ボールリフローを模擬して、各１００ピースを最大２６０℃で１０秒の赤外線リフローを３回実施して、ＰＳＲ形成部のリード間の膨れを超音波顕微鏡により観察した。
【００４６】
その結果、ＰＳＲ１７を塗布しなかったものについては、１００ピースのうち９５ピースに膨れが認められたが、ＰＳＲを塗布したものについては全く膨れが認められなかった。
【００４７】
ＰＳＲ１７の厚さは、リードの厚さより薄いと接着剤貼り付け時にリードの間にボイドが生じ易くなる。また、リードより厚いとリードの上にＰＳＲが残ってしまうことがある。その後、接着剤を貼り付けると、リード上に残ったＰＳＲの部分にのみ貼り付けの圧力が集中してしまい、その部分のみ接着剤の厚さが薄くなったり、逆にリード側に押し出されてしまい凸状の圧痕となってしまう。
【００４８】
このような場合、通常の板状の基板であれば、バフ研磨などの機械的研磨により除去できるが、テープ状基板の場合、伸びやうねりを発生させることになるので、機械的な研磨は好ましくない。
【００４９】
従って、上記のように、ＰＳＲ１７の厚さは、リードの厚さと等しいことが好ましいが、厳密な意味ではなく、若干の増減は許容される。
【００５０】
【発明の効果】
以上説明したように、本発明によるＴＡＢテープ又はその製造方法によれば、スティフナを接着する面に形成した配線パターンの銅層を形成しない部分にＰＳＲを塗布し、スティフナを接着する面の凹凸をなくしたため、接着剤を貼り付けても、ボイドが発生せず、半田ボールリフロー時の膨張による銅層のはがれや、マイグレーションが発生することがないＴＡＢテープおよびその製造方法を得ることができる。
【００５１】
また、そのようなＴＡＢテープ又はその製造方法により得られたＴＡＢテープを使用した半導体装置によると、同様に、半田ボールリフロー時の膨張による銅層のはがれや、マイグレーションが発生することがない半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明のテープＢＧＡ半導体装置を示す図である。
【図２】 絶縁性テープの第２の配線パターンを形成する面を示す図である。
【図３】 第２の配線パターンを形成する部分の銅層が存在しない部分にＰＳＲを塗布したところを示す図である。
【図４】 本発明のスティフナ付きＴＡＢテープの製造工程を示す図である。
【図５】 従来のテープＢＧＡ半導体装置を示す図である。
【図６】 従来のスティフナ付きＴＡＢテープの製造工程を示す図である。
【図７】 スティフナの製造工程を示す図である。
【図８】 従来のスティフナ付きＴＡＢテープの問題点を示す図である。
【符号の説明】
１ 半導体チップ
２ 封止樹脂
３ 半田ボール
４ 感光性を有するソルダーレジスト（ＰＳＲ）
５ 絶縁性テープ
６ ビアホール
６ａ 貫通孔
６ｂ 銅めっき層
７ 接着剤
８ スティフナ
９ ボンディングワイヤ
１０ 第１の配線パターン
１０ａ 第１の銅箔
１０ｂ 第１の銅めっき層
１１ 第２の配線パターン
１１ａ 第２の銅箔
１１ｂ 第２の銅めっき層
１１ｃ 凹部
１４ フォトレジスト
１５ キャビティ
１６ ボイド
１７ 感光性を有するソルダーレジスト（ＰＳＲ）
２１ 接地電位層
３０ リード
３１ リード
３２ リードが形成されていない部位
３３ リードが形成されていない部位
３４ リードが形成されていない部位
１１０ リード
１１１ リード
１１２ リード

Claims (6)

  1. 絶縁性のテープ状基材の片面に導電性材料で形成した第１の配線パターンと、前記テープ状基材の他面に導電性材料で形成した第２の配線パターンと、前記第１及び第２の配線パターンを電気的に導通する導通部と、前記テープ状基材の他面に接着剤を介して取り付けられたスティフナとから構成されるＴＡＢテープにおいて、
    前記テープ状基材は、前記第２の配線パターンが形成された面の配線パターンが形成されていない部分にのみ感光性を有するソルダーレジスト等の絶縁材が塗布され、前記部分がそこに充填された前記絶縁材により前記第２の配線パターンと同一平面に形成されていることを特徴とするＴＡＢテープ。
  2. 前記感光性を有するソルダーレジスト等の絶縁材は、液状のものをスクリーン印刷法により塗布したものであることを特徴とする請求項１に記載のＴＡＢテープ。
  3. 絶縁性のテープ状基材の片面に導電性材料で第１の配線パターンを形成するステップと、前記テープ状基材の他面に導電性材料で第２の配線パターンを形成するステップと、前記第１及び第２の配線パターンを電気的に導通する導通部を形成するステップと、前記テープ状基材の他面に接着剤を介してスティフナを取り付けるステップとを含むＴＡＢテープの製造方法において、
    前記第２の配線パターンを形成するステップは、テープ状基材の前記第２の配線パターンが形成された面の配線パターンが形成されていない部分にのみ感光性を有するソルダーレジスト等の絶縁材を塗布して前記部分が前記第２の配線パターンと同一平面となるように前記絶縁材で充填するステップを含むことを特徴とするＴＡＢテープの製造方法。
  4. 前記第２の配線パターンを形成するステップは、液状の感光性を有するソルダーレジスト等の絶縁材をスクリーン印刷法により塗布するステップを含むことを特徴とする請求項３に記載のＴＡＢテープの製造方法。
  5. 中央に開口部を有する絶縁性のテープ状基材と、前記絶縁性のテープ状基材の片面に導電性材料で形成した第１の配線パターンと、前記テープ状基材の他面に導電性材料で形成した第２の配線パターンと、前記第１及び第２の配線パターンを電気的に導通する導通部と、前記テープ状基材の他面と接着剤を介して取り付けられたスティフナと、前記絶縁性のテープ状基材の前記開口部の位置において前記スティフナに取り付けられた半導体チップと、前記半導体チップと前記第２の配線パターンを接続するワイヤボンディングと、前記半導体チップと前記ワイヤボンディングとを封止する封止剤と、前記第１の配線パターンと外部の端子を接続するための半田ボールとから構成された半導体装置において、
    前記テープ状基材は、前記第２の配線パターンが形成された面の配線パターンが形成されていない部分にのみ感光性を有するソルダーレジスト等の絶縁材が塗布され、前記部分がそこに充填された前記絶縁材により前記第２の配線パターンと同一平面に形成されていることを特徴とする半導体装置。
  6. 前記感光性を有するソルダーレジスト等の絶縁材は、液状のものをスクリーン印刷法により塗布したものであることを特徴とする請求項５に記載の半導体装置。
JP2002244862A 2002-08-26 2002-08-26 Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置 Expired - Fee Related JP3915630B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002244862A JP3915630B2 (ja) 2002-08-26 2002-08-26 Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置
US10/647,922 US6853065B2 (en) 2002-08-26 2003-08-26 Tab tape, method of making same and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002244862A JP3915630B2 (ja) 2002-08-26 2002-08-26 Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置

Publications (2)

Publication Number Publication Date
JP2004087657A JP2004087657A (ja) 2004-03-18
JP3915630B2 true JP3915630B2 (ja) 2007-05-16

Family

ID=31884653

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002244862A Expired - Fee Related JP3915630B2 (ja) 2002-08-26 2002-08-26 Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置

Country Status (2)

Country Link
US (1) US6853065B2 (ja)
JP (1) JP3915630B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061085B2 (en) * 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
TWI286807B (en) * 2005-04-26 2007-09-11 Phoenix Prec Technology Corp Carrying structure of electronic component
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法
US8513057B2 (en) 2011-09-16 2013-08-20 Stats Chippac Ltd. Integrated circuit packaging system with routable underlayer and method of manufacture thereof
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
US20150016069A1 (en) * 2013-07-09 2015-01-15 Shenzhen China Star Optoelectronics Technology Co., Ltd. Printed circuit board
JP2018014462A (ja) 2016-07-22 2018-01-25 キヤノン株式会社 光学センサー及びスキャナユニット、画像形成装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420460A (en) * 1993-08-05 1995-05-30 Vlsi Technology, Inc. Thin cavity down ball grid array package based on wirebond technology
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
KR19990067623A (ko) * 1995-11-28 1999-08-25 가나이 쓰도무 반도체장치와 그 제조방법 및 실장기판
JP3173459B2 (ja) * 1998-04-21 2001-06-04 日本電気株式会社 半導体装置の製造方法
JP3832102B2 (ja) * 1998-08-10 2006-10-11 ソニー株式会社 半導体装置の製造方法
JP3855248B2 (ja) * 1999-04-27 2006-12-06 株式会社デンソー 電池の満充電判定方式
JP3838331B2 (ja) * 1999-05-14 2006-10-25 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001110936A (ja) * 1999-10-08 2001-04-20 Hitachi Cable Ltd 半導体装置
JP2002016175A (ja) * 2000-06-29 2002-01-18 Hitachi Cable Ltd スティフナ付きｔａｂテープ及びそれを用いた半導体装置
JP4023082B2 (ja) * 2000-10-05 2007-12-19 日立電線株式会社 半導体装置およびその製造方法
JP2002124549A (ja) * 2000-10-17 2002-04-26 Hitachi Cable Ltd テープキャリア及びそれを用いた半導体装置
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法

Also Published As

Publication number Publication date
US20040036158A1 (en) 2004-02-26
JP2004087657A (ja) 2004-03-18
US6853065B2 (en) 2005-02-08

Similar Documents

Publication Publication Date Title
JP3152180B2 (ja) 半導体装置及びその製造方法
JP4361826B2 (ja) 半導体装置
KR100437437B1 (ko) 반도체 패키지의 제조법 및 반도체 패키지
KR100432715B1 (ko) 방열부재를 갖는 인쇄회로기판 및 그 제조방법
JP2003522401A (ja) 積層型集積回路パッケージ
JP4052915B2 (ja) 回路装置の製造方法
JP2006165175A (ja) 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法
JP2006165252A (ja) チップ内蔵基板の製造方法
JP2004119726A (ja) 回路装置の製造方法
JP4070470B2 (ja) 半導体装置用多層回路基板及びその製造方法並びに半導体装置
JP2004119727A (ja) 回路装置の製造方法
JP3915630B2 (ja) Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置
JP3946659B2 (ja) 高放熱型プラスチックパッケージ及びその製造方法
JP2004119730A (ja) 回路装置の製造方法
JP2002151853A (ja) 多層配線基板とその製造方法
JP3624512B2 (ja) 電子部品搭載用基板の製造方法
JP2003209342A (ja) 配線基板の製造方法及び配線基板
JP3337911B2 (ja) 半導体装置及びその製造方法
JP2015204379A (ja) プリント配線板
JP3279225B2 (ja) バンプを有する電子部品及びその実装構造
KR100694668B1 (ko) 도금 인입선 없는 패키지 기판 제조방법
JP3820991B2 (ja) 半導体装置及びその製造方法
JP2006294825A (ja) 半導体集積回路装置
JP3959697B2 (ja) 半導体装置及び半導体装置の製造方法並びに配線基板
JP3257931B2 (ja) 半導体パッケージとその製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050823

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070129

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees