JP2013030712A - 半導体モジュールおよび半導体モジュールの製造方法 - Google Patents

半導体モジュールおよび半導体モジュールの製造方法 Download PDF

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Abstract

【課題】メッキ引き出し線によるスタブノイズを低減することが可能な半導体モジュールおよび半導体モジュールの製造方法を提供する。
【解決手段】プリント基板１１の裏面には、端子電極２２およびメッキ引き出し線２３が形成され、メッキ引き出し線２３は端子電極２２に接続されている。そして、メッキ引き出し線２３に切断部２４が設けられることで、メッキ引き出し線２３が途中で分断されている。
【選択図】図１

Description

本発明の実施形態は半導体モジュールおよび半導体モジュールの製造方法に関する。
ボールグリッドアレイなどの半導体モジュールでは、ハンダボールが接合されるランド電極に電界メッキを施すため、ランド電極からメッキ引き出し線が引き出されている。このメッキ引き出し線は、信号線に対してスタブ配線として機能するので、このメッキ引き出し線があると、スタブノイズが信号に付加され、信号品質が低下することがあった。
特開２００７−５９６９３号公報
本発明の一つの実施形態の目的は、メッキ引き出し線によるスタブノイズを低減することが可能な半導体モジュールおよび半導体モジュールの製造方法を提供することである。
実施形態の半導体モジュールによれば、半導体チップと、端子電極と、メッキ層と、メッキ引き出し線と、切断部とが設けられている。半導体チップは、プリント基板に実装されている。端子電極は、前記プリント基板に形成され、前記半導体チップに電気的に接続されている。メッキ層は、前記端子電極に被覆されている。メッキ引き出し線は、前記端子電極に電気的に接続されている。切断部は、前記メッキ引き出し線に設けられている。
図１（ａ）は、第１実施形態に係る半導体モジュールの概略構成を示す断面図、図１（ｂ）は、第１実施形態に係る半導体モジュールの概略構成を示す平面図である。 図２（ａ）は、第２実施形態に係るプリント基板の製造方法を示す平面図、図２（ｂ）〜図２（ｄ）は、第２実施形態に係るプリント基板の製造方法を示す断面図である。 図３（ａ）は、第３実施形態に係る半導体モジュールの製造方法を示す平面図、図３（ｂ）〜図３（ｆ）は、第３実施形態に係る半導体モジュールの製造方法を示す断面図である。 図４は、第４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図５（ａ）および図５（ｂ）は、第５実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図６（ａ）および図６（ｂ）は、第５実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図７（ａ）および図７（ｂ）は、第５実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図８（ａ）および図８（ｂ）は、第５実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図９は、図５（ａ）のＦ−Ｆ線で切断した概略構成を示す断面図である。 図１０（ａ）は、第６実施形態に係る半導体モジュールの概略構成を示す断面図、図１０（ｂ）は、第６実施形態に係る半導体モジュールの概略構成を示す平面図である。 図１１（ａ）および図１１（ｂ）は、第７実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図１２（ａ）および図１２（ｂ）は、第７実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図１３（ａ）および図１３（ｂ）は、第７実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図１４（ａ）および図１４（ｂ）は、第７実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図１５（ａ）は、第８実施形態に係る半導体モジュールの概略構成を示す断面図、図１５（ｂ）は、第８実施形態に係る半導体モジュールの概略構成を示す平面図である。 図１６（ａ）および図１６（ｂ）は、第９実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図１７（ａ）および図１７（ｂ）は、第９実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。 図１８（ａ）は、第１０実施形態に係る半導体モジュールの概略構成を示す断面図、図１８（ｂ）は、第１０実施形態に係る半導体モジュールの概略構成を示す平面図である。 図１９は、第１１実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。
以下、実施形態に係る半導体モジュールについて図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体モジュールの概略構成を示す断面図、図１（ｂ）は、第１実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図１（ａ）は、図１（ｂ）のＡ−Ａ線で切断した断面図である。
図１（ａ）および図１（ｂ）において、プリント基板１１の表面には、端子電極１２ａ、１２ｂが形成されている。なお、プリント基板１１としては、多層基板を用いるようにしてもよいし、ビルドアップ基板を用いるようにしてもよい。また、プリント基板１１の基材は、例えば、ガラスエポキシ樹脂を用いるようにしてもよいし、ポリイミドまたはポリエステルなどのシート基板を用いるようにしてもよい。そして、端子電極１２ａ、１２ｂの表面が露出されるようにして、ソルダレジスト層１３がプリント基板１１の表面に形成されている。ここで、ソルダレジスト層１３から露出された端子電極１２ａ、１２ｂの表面にはメッキ層１４ｂが形成されている。
また、プリント基板１１の表面側には、半導体チップ１５ａ、１５ｂが実装されている。なお、半導体チップ１５ｂには、例えば、ＮＡＮＤ型などのフラッシュメモリ、抵抗変化型メモリなどの不揮発性半導体記憶装置（以下、「ＮＡＮＤメモリ」と記す）を形成することができる。半導体チップ１５ａには、例えば、ＮＡＮＤメモリをドライブ制御するコントローラを形成することができる。なお、ＮＡＮＤメモリのドライブ制御としては、例えば、ＮＡＮＤメモリの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。
ここで、半導体チップ１５ａ、１５ｂにはパッド電極１６ａ、１６ｂがそれぞれ形成されている。そして、パッド電極１６ａ、１６は、ボンディングワイヤ１７ａ、１７ｂをそれぞれ介して端子電極１２ａ、１２ｂに電気的に接続されている。また、プリント基板１１の表面側には封止樹脂１８が設けられ、半導体チップ１５ａ、１５ｂおよびボンディングワイヤ１７ａ、１７ｂが封止樹脂１８にて封止されている。なお、封止樹脂１８としては、例えば、エポキシ樹脂またはシリコン樹脂などを用いることができる。
一方、プリント基板１１の裏面には、端子電極２２およびメッキ引き出し線２３が形成されている。ここで、メッキ引き出し線２３は端子電極２２に接続され、プリント基板１１の端部に延伸されている。そして、メッキ引き出し線２３に切断部２４が設けられることで、メッキ引き出し線２３が途中で分断されている。なお、メッキ引き出し線２３が端子電極２２にスタブ配線として付加される量を減らすために、メッキ引き出し線２３の切断部２４は、端子電極２２の近傍に配置することが好ましい。また、プリント基板１１の裏面には、端子電極２２およびメッキ引き出し線２３を避けるようにして定電位パターン２１が形成されている。なお、定電位パターン２１は、グランドパターンであってもよいし、電源パターンであってもよい。そして、端子電極２２およびメッキ引き出し線２３の切断部２４の表面が露出されるようにして、ソルダレジスト層２７がプリント基板１１の裏面に形成されている。なお、メッキ引き出し線２３においてソルダレジスト層２７にて露出される範囲は切断部２４よりも広くとることができる。そして、ソルダレジスト層２７から露出された端子電極２２およびメッキ引き出し線２３の一部の表面にはメッキ層１４ａが形成されている。
また、定電位パターン２１はメッキ引き出し線２３にて分断されている。そして、メッキ引き出し線２３にて分断された定電位パターン２１は、スルーホール２５に接続された異層配線２６を用いることで互いに電気的に接続されている。また、端子電極２２上には、ハンダボール２８が形成されている。
なお、端子電極１２ａ、１２ｂ、２２は、プリント基板１１の内部配線を介して電気的に接続することができる。また、端子電極１２ａ、１２ｂ、２２、定電位パターン２１およびメッキ引き出し線２３は、例えば、Ｃｕパターンにて構成することができる。メッキ層１４ａ、１４ｂは、例えば、ＡｕとＮｉの積層構造を用いることができる。
ここで、メッキ引き出し線２３をプリント基板１１に残したままメッキ引き出し線２３に切断部２４を設けることにより、メッキ引き出し線２３がソルダレジスト層２７から露出される範囲を必要以上に拡大することなく、端子電極２２に付加されるスタブ配線を減らすことができる。このため、プリント基板１１の信頼性の低下を抑制しつつ、信号に付加されるスタブノイズを低減することができ、信号品質の低下を抑制することができる。
（第２実施形態）
図２（ａ）は、第２実施形態に係るプリント基板の製造方法を示す平面図、図２（ｂ）〜図２（ｄ）は、第２実施形態に係るプリント基板の製造方法を示す断面図である。なお、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。
図２（ａ）および図２（ｂ）において、基材１０は個片化領域２０ごとに区画されている。そして、基材１０の裏面の各個片化領域２０に端子電極２２およびメッキ引き出し線２３を形成するとともに、メッキ引き出し線２３に接続された給電線ＰＬ１および給電端子ＰＬ２を基材１０の裏面の各個片化領域２０外に形成する。また、基材１０の表面の各個片化領域２０に端子電極１２ａ、１２ｂを形成する。なお、基材１０の表面においても、端子電極１２ａ、１２ｂに接続されたメッキ引き出し線および給電線を形成することができる。
次に、図２（ｃ）に示すように、基材１０の表面にソルダレジスト層１３を形成し、フォトエッチングなどの方法にてソルダレジスト層１３をパターニングすることで端子電極１２ａ、１２ｂの表面を露出させる。また、基材１０の裏面にソルダレジスト層２７を形成し、フォトエッチングなどの方法にてソルダレジスト層２７をパターニングすることで端子電極２２およびメッキ引き出し線２３の一部の表面を露出させる。
次に、図２（ｄ）に示すように、電界メッキ槽内において、給電線ＰＬ１およびメッキ引き出し線２３を介して端子電極２２に給電することにより、ソルダレジスト層２７から露出された端子電極２２の表面にメッキ層１４ａを形成する。また、端子電極１２ａ、１２ｂに接続されたメッキ引き出し線を介して端子電極１２ａ、１２ｂに給電することにより、ソルダレジスト層１３から露出された端子電極１２ａ、１２ｂの表面にメッキ層１４ｂを形成する。
（第３実施形態）
図３（ａ）は、第３実施形態に係る半導体モジュールの製造方法を示す平面図、図３（ｂ）〜図３（ｆ）は、第３実施形態に係る半導体モジュールの製造方法を示す断面図である。なお、図３（ｂ）は、図３（ａ）のＢ−Ｂ線で切断した断面図である。
図３（ａ）および図３（ｂ）において、図２（ｄ）の工程の後、ソルダレジスト層２７から露出されたメッキ引き出し線２３に切断部２４を形成することにより、メッキ引き出し線２３を途中で分断する。
次に、図３（ｃ）に示すように、基材１０の表面側に半導体チップ１５ａ、１５ｂを実装する。そして、ボンディングワイヤ１７ａ、１７ｂをそれぞれ介してパッド電極１６ａ、１６ｂと端子電極１２ａ、１２ｂとをそれぞれ電気的に接続する。
次に、図３（ｄ）に示すように、インジェクションモールドなどの方法を用いることにより、基材１０の表面側には封止樹脂１８を形成し、半導体チップ１５ａ、１５ｂおよびボンディングワイヤ１７ａ、１７ｂを封止樹脂１８にて封止する。
次に、図３（ｅ）に示すように、基材１０の裏面側において端子電極２２上にハンダボール２８を形成する。
次に、図３（ｆ）に示すように、ダイシングなどの方法を用いることにより、各個片化領域２０ごとに基材１０を切断する。
（第４実施形態）
図４は、第４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図４において、半導体モジュール１には、コントローラ２およびＮＡＮＤメモリ３が搭載されている。なお、この半導体モジュール１は、例えば、図１（ａ）の構成を用いることができる。そして、コントローラ２は、ＮＡＮＤメモリ３、ＣＰＵチップセット４およびＤＲＡＭ５と接続されている。
ここで、コントローラ２とＣＰＵチップセット４との間のデータ通信は、例えば、ＳＡＴＡ規格に準拠することができる。例えば、ＳＡＴＡ１の規格ではデータ転送速度は１５０ＭＢ／ｓｅｃ、１ビット当たりでは８倍の１０００Ｍｂｉｔ／ｓｅｃになる。一方、コントローラ２とＤＲＡＭ５との間のデータ通信は、ＤＤＲ２００の規格に準拠することができる。例えば、ＤＤＲ２００では作動周波数は２００ＭＨｚ、実周波数は１００ＭＨｚとなる。
ここで、半導体モジュール１として図１（ａ）の構成を用いた場合、コントローラ２は、図１（ａ）のハンダボール２８を介してＣＰＵチップセット４およびＤＲＡＭ５と電気的に接続される。
このため、メッキ引き出し線２３に切断部２４を設けることにより、端子電極２２に付加されるスタブ配線を減らすことができ、コントローラ２とＣＰＵチップセット４またはＤＲＡＭ５との間でやり取りされる信号に付加されるスタブノイズを低減することができる。
なお、コントローラ２とＮＡＮＤメモリ３との間のデータ通信は、コントローラ２とＣＰＵチップセット４またはＤＲＡＭ５との間のデータ通信に比べてデータ転送速度が遅い。ここで、半導体モジュール１として図１（ａ）の構成を用いた場合、コントローラ２は、端子電極１２ａ、１２ｂを介してＮＡＮＤメモリ３と電気的に接続される。このため、端子電極１２ａ、１２ｂに接続されているメッキ引き出し線については、必ずしも切断部を設ける必要はない。
（第５実施形態）
図５（ａ）〜図８（ａ）および図５（ｂ）〜図８（ｂ）は、第５実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図、図９は、図５（ａ）のＦ−Ｆ線で切断した概略構成を示す断面図である。なお、この第５実施形態では、４層基板を用いた場合を例にとった。また、図５（ａ）はプリント基板３１上の実装状態、図５（ｂ）はプリント基板３１の第１層目配線層、図６（ａ）はプリント基板３１の第２層目配線層、図６（ｂ）はプリント基板３１の第３層目配線層、図７（ａ）はプリント基板３１の切断部５５形成前の第４層目配線層、図７（ｂ）はプリント基板３１の切断部５５形成後の第４層目配線層、図８（ａ）はプリント基板３１の第１層目配線層のソルダレジスト層３６、図８（ｂ）はプリント基板３１の第４層目配線層のソルダレジスト層４５の構成を示す。また、図５（ａ）〜図８（ａ）および図５（ｂ）〜図８（ｂ）において、グランドパターンおよび電源パターンは省略した。
図５（ａ）および図９において、プリント基板３１の表面には、端子電極３４、４４ａ、４４ｂが形成されている。そして、端子電極３４、４４ａ、４４ｂの表面が露出されるようにして、ソルダレジスト層３６がプリント基板３１の表面に形成されている。ここで、ソルダレジスト層３６から露出された端子電極３４、４４ａ、４４ｂの表面にはメッキ層４８ｂが形成されている。
また、プリント基板３１の表面側には、半導体チップ３２、４１−１〜４１−８が実装されている。なお、各半導体チップ４１−１〜４１−８には、例えば、ＮＡＮＤメモリを形成することができる。半導体チップ３２には、例えば、ＮＡＮＤメモリをドライブ制御するコントローラを形成することができる。
ここで、半導体チップ３２にはパッド電極３３が形成され、各半導体チップ４１−１〜４１−８にはパッド電極４３−１〜４３−８がそれぞれ形成されている。なお、パッド電極４３−１〜４３−８は各半導体チップ４１−１〜４１−８の一端に沿って配置することができる。そして、半導体チップ４１−１〜４１−８は、パッド電極４３−１〜４３−８が露出するように互いにずらされながらプリント基板３１上に順次積層されている。この時、半導体チップ４１−１〜４１−５は、一定方向にずらして配置し、半導体チップ４１−６〜４１−８は、その反対方向にずらして配置することができる。
そして、パッド電極３３は、ボンディングワイヤ３５を介して端子電極３４に電気的に接続されている。パッド電極４３−１〜４３−４は、ボンディングワイヤ４２−１〜４２−４を介して端子電極４４ａに電気的に接続されている。パッド電極４３−５〜４３−８は、ボンディングワイヤ４２−５〜４２−８を介して端子電極４４ｂに電気的に接続されている。
なお、ボンディングワイヤ４２−１〜４２−８を形成する場合、半導体チップ４１−１〜４１−４をプリント基板３１上に実装してからボンディングワイヤ４２−１〜４２−４を形成し、その後に半導体チップ４１−５〜４１−８をプリント基板３１上に実装してからボンディングワイヤ４２−５〜４２−８を形成することができる。
また、図５（ｂ）において、第１層目配線層３１−１には、端子電極３４、４４ａ、４４ｂ、信号線５１−１、メッキ引き出し線５２−１およびスルーホール５３−１、５４−１が形成されている。
ここで、メッキ引き出し線５２−１は、端子電極３４、４４ａ、４４ｂに接続されている。また、スルーホール５３−１は、自層の信号線５１−１を異層の信号線に接続することができる。スルーホール５４−１は、自層のメッキ引き出し線５２−１を異層のメッキ引き出し線に接続することができる。
また、図６（ａ）において、第２層目配線層３１−２には、信号線５１−２、メッキ引き出し線５２−２およびスルーホール５３−２、５４−２が形成されている。ここで、スルーホール５３−２は、自層の信号線５１−２を異層の信号線に接続することができる。スルーホール５４−２は、自層のメッキ引き出し線５２−２を異層のメッキ引き出し線に接続することができる。
また、図６（ｂ）において、第３層目配線層３１−３には、信号線５１−３、メッキ引き出し線５２−３およびスルーホール５３−３、５４−３が形成されている。ここで、スルーホール５３−３は、自層の信号線５１−３を異層の信号線に接続することができる。スルーホール５４−３は、自層のメッキ引き出し線５２−３を異層のメッキ引き出し線に接続することができる。
また、図７（ａ）において、図７（ｂ）の切断部５５の形成前の第４層目配線層３１−４には、端子電極４６、信号線５１−４、メッキ引き出し線５２−４およびスルーホール５３−４、５４−４が形成されている。
ここで、メッキ引き出し線５２−４は、端子電極４６に接続されている。また、スルーホール５３−４は、自層の信号線５１−４を異層の信号線に接続することができる。スルーホール５４−４は、自層のメッキ引き出し線５２−４を異層のメッキ引き出し線に接続することができる。
そして、図７（ｂ）に示すように、端子電極４６にメッキ層４８ａを形成した後、メッキ引き出し線５２−４に切断部５５を形成することにより、メッキ引き出し線５２−４を途中で分断する。
また、図８（ａ）において、プリント基板３１の表面には、端子電極３４、４４ａ、４４ｂ、信号線５１−１、メッキ引き出し線５２−１およびスルーホール５３−１、５４−１が覆われるようにソルダレジスト層３６が形成されている。ここで、ソルダレジスト層３６には、端子電極３４、４４ａ、４４ｂの表面を露出させる開口部５６が形成されている。
また、図８（ｂ）および図９において、プリント基板３１の裏面には、端子電極４６、信号線５１−４、メッキ引き出し線５２−４およびスルーホール５３−４、５４−４が覆われるようにソルダレジスト層４５が形成されている。ここで、ソルダレジスト層４５には、端子電極４６および切断部５５の表面を露出させる開口部５７、５８が形成されている。端子電極４６にはメッキ層４８ａを介してハンダボール４７が接合されている。
ここで、メッキ引き出し線５２−４に切断部５５を設けることにより、端子電極４６に付加されるスタブ配線を短縮するために、メッキ引き出し線５２−４を全て除去する必要がなくなる。このため、メッキ引き出し線５２−４全体に渡ってソルダレジスト層４５を除去する必要がなくなり、信号線５１−４およびスルーホール５３−４、５４−４がソルダレジスト層４５から露出されるのを防止することが可能となることから、信号品質の低下を抑制することができる。
なお、上述した第５実施形態では、半導体チップ４１−５〜４１−８をプリント基板３１上に８層分だけ積層する方法について説明したが、この積層数は８に限定されることなく、１層以上なら何層でもよい。
（第６実施形態）
図１０（ａ）は、第６実施形態に係る半導体モジュールの概略構成を示す断面図、図１０（ｂ）は、第６実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図１０（ａ）は、図１０（ｂ）のＣ−Ｃ線で切断した断面図である。
図１０（ａ）および図１０（ｂ）において、この半導体モジュールでは、図１の半導体モジュールのプリント基板１１の代わりにプリント基板１１´が設けられている。プリント基板１１´には、プリント基板１１の定電位パターン２１およびメッキ引き出し線２３の代わりに定電位パターン２１´およびメッキ引き出し線２３´が設けられている。なお、定電位パターン２１´は、グランドパターンであってもよいし、電源パターンであってもよい。
ここで、メッキ引き出し線２３´には切断部２４が設けられている。そして、メッキ引き出し線２３´の端部は定電位パターン２１´に対向するように配置されている。例えば、メッキ引き出し線２３´は定電位パターン２１´にて取り囲まれるように配置するようにしてもよい。
なお、メッキ引き出し線２３´に切断部２４が形成される前は、メッキ引き出し線２３´は定電位パターン２１´に接続される。そして、メッキ引き出し線２３´が定電位パターン２１´に接続された状態で、端子電極２２の表面にメッキ層１４ａを形成することができる。そして、端子電極２２の表面にメッキ層１４ａが形成された後、メッキ引き出し線２３´に切断部２４を形成することができる。
ここで、メッキ引き出し線２３´に切断部２４が形成される前に、メッキ引き出し線２３´を定電位パターン２１´に接続することにより、メッキ引き出し線２３´にて定電位パターン２１´が分断されるのを防止することができる。このため、定電位パターン２１´を接続するために、図１のスルーホール２５および異層配線２６を設ける必要がなくなり、異層配線２６を避けるために信号線を迂回させる必要がなくなることから、信号品質を向上させることができる。
（第７実施形態）
図１１（ａ）〜図１４（ａ）および図１１（ｂ）〜図１４（ｂ）は、第７実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。なお、この第７実施形態では、４層基板を用いた場合を例にとった。また、図１１（ａ）はプリント基板６１上の実装状態、図１１（ｂ）はプリント基板６１の第１層目配線層、図１２（ａ）はプリント基板６１の第２層目配線層、図１２（ｂ）はプリント基板６１の第３層目配線層、図１３（ａ）はプリント基板６１の切断部７７形成前の第４層目配線層、図１３（ｂ）はプリント基板６１の切断部７７形成後の第４層目配線層、図１４（ａ）はプリント基板６１の第１層目配線層のソルダレジスト層３６、図１４（ｂ）はプリント基板６１の第４層目配線層のソルダレジスト層４５の構成を示す。
図１１（ａ）において、プリント基板６１の表面には、端子電極３４、４４ａ、４４ｂが形成されている。そして、端子電極３４、４４ａ、４４ｂの表面が露出されるようにして、ソルダレジスト層３６がプリント基板６１の表面に形成されている。ここで、ソルダレジスト層３６から露出された端子電極３４、４４ａ、４４ｂの表面にはメッキ層４８ｂが形成されている。また、プリント基板６１の表面側には、半導体チップ３２、４１−１〜４１−８が実装されている。
そして、パッド電極３３は、ボンディングワイヤ３５を介して端子電極３４に電気的に接続されている。パッド電極４３−１〜４３−４は、ボンディングワイヤ４２−１〜４２−４を介して端子電極４４ａに電気的に接続されている。パッド電極４３−５〜４３−８は、ボンディングワイヤ４２−５〜４２−８を介して端子電極４４ｂに電気的に接続されている。
また、図１１（ｂ）において、第１層目配線層６１−１には、端子電極３４、４４ａ、４４ｂ、信号線７１−１、メッキ引き出し線７２−１およびスルーホール７３−１、７４−１が形成されている。
ここで、メッキ引き出し線７２−１は、端子電極３４、４４ａ、４４ｂに接続されている。また、スルーホール７３−１は、自層の信号線７１−１を異層の信号線に接続することができる。スルーホール７４−１は、自層のメッキ引き出し線７２−１を異層のメッキ引き出し線に接続することができる。
また、図１２（ａ）において、第２層目配線層６１−２には、信号線７１−２、メッキ引き出し線７２−２、スルーホール７３−２、７４−２、グランドパターン７５−２および電源パターン７６−２が形成されている。ここで、スルーホール７３−２は、自層の信号線７１−２を異層の信号線に接続することができる。スルーホール７４−２は、自層のメッキ引き出し線７２−２を異層のメッキ引き出し線に接続することができる。
また、図１２（ｂ）において、第３層目配線層６１−３には、信号線７１−３、メッキ引き出し線７２−３、スルーホール７３−３、７４−３、グランドパターン７５−３および電源パターン７６−３が形成されている。ここで、スルーホール７３−３は、自層の信号線７１−３を異層の信号線に接続することができる。スルーホール７４−３は、自層のメッキ引き出し線７２−３を異層のメッキ引き出し線に接続することができる。
また、図１３（ａ）において、図１３（ｂ）の切断部７７の形成前の第４層目配線層６１−４には、端子電極４６、信号線７１−４、メッキ引き出し線７２−４、スルーホール７３−４、７４−４、グランドパターン７５−４および電源パターン７６−４が形成されている。なお、メッキ引き出し線７２−４は、グランドパターン７５−４または電源パターン７６−４にて周囲を取り囲まれるように配置することができる。
ここで、メッキ引き出し線７２−４は、端子電極４６に接続されるとともに、グランドパターン７５−４または電源パターン７６−４に接続されている。また、スルーホール７３−４は、自層の信号線７１−４を異層の信号線に接続することができる。スルーホール７４−４は、自層のメッキ引き出し線７２−４を異層のメッキ引き出し線に接続することができる。
そして、図１３（ｂ）に示すように、端子電極４６にメッキ層４８ａを形成した後、メッキ引き出し線７２−４に切断部７７を形成し、メッキ引き出し線７２−４をグランドパターン７５−４および電源パターン７６−４と分断する。この時、切断部７７は、メッキ引き出し線７２−４の端部がグランドパターン７５−４および電源パターン７６−４と対向するように配置することができる。
また、図１４（ａ）において、プリント基板６１の表面には、端子電極３４、４４ａ、４４ｂ、信号線７１−１、メッキ引き出し線７２−１およびスルーホール７３−１、７４−１が覆われるようにソルダレジスト層３６が形成されている。ここで、ソルダレジスト層３６には、端子電極３４、４４ａ、４４ｂの表面を露出させる開口部７８が形成されている。
また、図１４（ｂ）において、プリント基板６１の裏面には、端子電極４６、信号線７１−４、メッキ引き出し線７２−４、スルーホール７３−４、７４−４、グランドパターン７５−４および電源パターン７６−４が覆われるようにソルダレジスト層４５が形成されている。ここで、ソルダレジスト層４５には、端子電極４６および切断部７７の表面を露出させる開口部５７、７９が形成されている。
ここで、メッキ引き出し線７２−４に切断部７７が形成される前に、メッキ引き出し線７２−４をグランドパターン７５−４または電源パターン７６−４に接続することにより、メッキ引き出し線７２−４にてグランドパターン７５−４および電源パターン７６−４が分断されるのを防止することができる。
（第８実施形態）
図１５（ａ）は、第８実施形態に係る半導体モジュールの概略構成を示す断面図、図１５（ｂ）は、第８実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図１５（ａ）は、図１５（ｂ）のＤ−Ｄ線で切断した断面図である。
図１５（ａ）および図１５（ｂ）において、プリント基板８１の表面には、端子電極８２ａ、８２ｂおよびメッキ引き出し線８０が形成されている。そして、端子電極８２ａ、８２ｂの表面が露出されるようにして、ソルダレジスト層８３がプリント基板８１の表面に形成されている。ここで、ソルダレジスト層８３から露出された端子電極８２ａ、８２ｂの表面にはメッキ層８４ｂが形成されている。
また、プリント基板８１の表面側には、半導体チップ８５ａおよびプリント基板１０１が実装され、プリント基板１０１の表面側には、半導体チップ８５ｂが実装されている。なお、半導体チップ８５ｂには、例えば、ＮＡＮＤメモリを形成することができる。半導体チップ８５ａには、例えば、ＮＡＮＤメモリをドライブ制御するコントローラを形成することができる。
ここで、半導体チップ８５ａにはパッド電極８６ａが形成されている。そして、パッド電極８６ａは、ボンディングワイヤ８７ａを介して端子電極８２ａに電気的に接続されている。また、プリント基板８１の表面側には封止樹脂８８ａが設けられ、半導体チップ８５ａおよびボンディングワイヤ８７ａが封止樹脂８８ａにて封止されている。
また、プリント基板１０１の表面には、端子電極１０２が形成されている。そして、端子電極１０２の表面が露出されるようにして、ソルダレジスト層１０３がプリント基板１０１の表面に形成されている。また、半導体チップ８５ｂにはパッド電極８６ｂが形成されている。そして、パッド電極８６ｂは、ボンディングワイヤ８７ｂを介して端子電極１０２に電気的に接続されている。また、プリント基板１０１の表面側には封止樹脂８８ｂが設けられ、半導体チップ８５ｂおよびボンディングワイヤ８７ｂが封止樹脂８８ｂにて封止されている。また、プリント基板１０１の裏面には、端子電極９８が形成されている。そして、端子電極９８の表面が露出されるようにして、ソルダレジスト層９７がプリント基板１０１の裏面に形成されている。そして、端子電極９８上には、ハンダボール９９が形成され、ハンダボール９９がメッキ層８４ｂを介して端子電極８２ｂに接合されている。
一方、プリント基板８１の裏面には、メッキ引き出し線９３が形成され、メッキ引き出し線９３に切断部９４が設けられることで、メッキ引き出し線９３が途中で分断されている。ここで、メッキ引き出し線９３に切断部９４が設けられる前は、メッキ引き出し線９３は、スルーホール９２およびメッキ引き出し線８０を介して端子電極８２ａ、８２ｂに電気的に接続される。なお、メッキ引き出し線９３が端子電極８２ｂにスタブ配線として付加される量を減らすために、メッキ引き出し線９３の切断部９４は、スルーホール９２の近傍に配置することが好ましい。また、プリント基板８１の裏面には、スルーホール９２およびメッキ引き出し線９３を避けるようにして定電位パターン９１が形成されている。なお、定電位パターン９１は、グランドパターンであってもよいし、電源パターンであってもよい。そして、メッキ引き出し線９３の切断部９４の表面が露出されるようにして、ソルダレジスト層１０４がプリント基板８１の裏面に形成されている。なお、メッキ引き出し線９３においてソルダレジスト層１０４にて露出される範囲は切断部９４よりも広くとることができる。そして、ソルダレジスト層１０４から露出されたメッキ引き出し線９３の一部の表面にはメッキ層８４ａが形成されている。
また、定電位パターン９１はメッキ引き出し線９３にて分断されている。そして、メッキ引き出し線９３にて分断された定電位パターン９１は、スルーホール９５に接続された異層配線９６を用いることで互いに電気的に接続されている。
ここで、メッキ引き出し線９３をプリント基板８１に残したままメッキ引き出し線９３に切断部９４を設けることにより、メッキ引き出し線９３がソルダレジスト層１０４から露出される範囲を必要以上に拡大することなく、端子電極８２ｂに付加されるスタブ配線を減らすことができる。このため、プリント基板８１の信頼性の低下を抑制しつつ、信号に付加されるスタブノイズを低減することができ、信号品質の低下を抑制することができる。
（第９実施形態）
図１６（ａ）、図１７（ａ）、図１６（ｂ）および図１７（ｂ）は、第９実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。なお、この第９実施形態では、４層基板を用いた場合を例にとった。また、図１６（ａ）はプリント基板１１１上の実装状態、図１６（ｂ）はプリント基板１１１の第１層目配線層、図１７（ａ）はプリント基板１１１の切断部１３７形成前の第４層目配線層、図１７（ｂ）はプリント基板１１１の切断部１３７形成後の第４層目配線層の構成を示す。プリント基板１１１の第２層目配線層および第３層目配線層については省略した。
図１６（ａ）において、プリント基板１１１の表面には端子電極１１４が形成されている。ここで、端子電極１１４の表面はメッキを施すことができる。また、半導体チップ１１２にはパッド電極１１３が形成されている。そして、半導体チップ１１２はプリント基板１１１の表面に実装され、パッド電極１１３は、ボンディングワイヤ１１５を介して端子電極１１４に電気的に接続されている。また、プリント基板１１１の表面には、ハンダボール１２２を介してＢＧＡ１２１が実装されている。なお、ＢＧＡ１２１には、例えば、ＮＡＮＤメモリが形成された半導体チップを搭載することができる。半導体チップ１１２には、例えば、ＮＡＮＤメモリをドライブ制御するコントローラを形成することができる。
また、図１６（ｂ）において、第１層目配線層１１１−１には、端子電極１１４、１３３、メッキ引き出し線１３１−１、スルーホール１３２−１およびグランドパターン１３４が形成されている。なお、端子電極１３３には、図１６（ａ）のハンダボール１２２を接合することができる。
ここで、メッキ引き出し線１３１−１は、端子電極１１４およびスルーホール１３２−１に接続されている。また、スルーホール１３２−１は、自層のメッキ引き出し線１３１−１を異層のメッキ引き出し線に接続することができる。
また、図１７（ａ）において、図１７（ｂ）の切断部１３７の形成前の第４層目配線層１１１−４には、メッキ引き出し線１３１−４、スルーホール１３２−４および電源パターン１３５、１３６が形成されている。
ここで、スルーホール１３２−４は、自層のメッキ引き出し線１３１−４を異層のメッキ引き出し線に接続することができる。
そして、図１７（ｂ）に示すように、端子電極１１４、１３３にメッキを施した後、メッキ引き出し線１３１−４に切断部１３７を形成することにより、メッキ引き出し線１３１−４を途中で分断する。
（第１０実施形態）
図１８（ａ）は、第１０実施形態に係る半導体モジュールの概略構成を示す断面図、図１８（ｂ）は、第１０実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図１８（ａ）は、図１８（ｂ）のＥ−Ｅ線で切断した断面図である。
図１８（ａ）および図１８（ｂ）において、この半導体モジュールでは、図１５の半導体モジュールのプリント基板８１の代わりにプリント基板８１´が設けられている。プリント基板８１´には、プリント基板８１の定電位パターン９１およびメッキ引き出し線９３の代わりに定電位パターン９１´およびメッキ引き出し線９３´が設けられている。なお、定電位パターン９１´は、グランドパターンであってもよいし、電源パターンであってもよい。
ここで、メッキ引き出し線９３´には切断部９４が設けられている。そして、メッキ引き出し線９３´の端部は定電位パターン９１´に対向するように配置されている。例えば、メッキ引き出し線９３´は定電位パターン９１´にて取り囲まれるように配置するようにしてもよい。
なお、メッキ引き出し線９３´に切断部９４が形成される前は、メッキ引き出し線９３´は定電位パターン９１´に接続される。そして、メッキ引き出し線９３´が定電位パターン９１´に接続された状態で、端子電極８２ａ、８２の表面にメッキ層８４ｂを形成することができる。そして、端子電極８２ａ、８２ｂの表面にメッキ層８４ｂが形成された後、メッキ引き出し線９３´に切断部９４を形成することができる。
ここで、メッキ引き出し線９３´に切断部９４が形成される前に、メッキ引き出し線９３´を定電位パターン９１´に接続することにより、メッキ引き出し線９３´にて定電位パターン９１´が分断されるのを防止することができる。
（第１１実施形態）
図１９は、第１１実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。
図１９において、この半導体モジュールでは、図１７（ｂ）の第４層目配線層１１１−４の代わりに第４層目配線層１１１−４´が設けられている。第４層目配線層１１１−４´には、４層目配線層１１１−４の電源パターン１３５、メッキ引き出し線１３１−４および切断部１３７の代わりに電源パターン１３５´、メッキ引き出し線１３１−４´および切断部１３７´が設けられている。ここで、メッキ引き出し線１３１−４´の端部は電源パターン１３５´に対向するように配置されている。
なお、メッキ引き出し線１３１−４´に切断部１３７´が形成される前は、メッキ引き出し線１３１−４´は電源パターン１３５´に接続される。そして、メッキ引き出し線１３１−４´が電源パターン１３５´に接続された状態で、図１６（ａ）の端子電極１３３の表面にメッキを施すことができる。そして、端子電極１３３の表面にメッキが施された後、メッキ引き出し線１３１−４´に切断部１３７´を形成することができる。
ここで、メッキ引き出し線１３１−４´に切断部１３７´が形成される前に、メッキ引き出し線１３１−４´を電源パターン１３５´に接続することにより、メッキ引き出し線１３１−４´にて電源パターン１３５´が分断されるのを防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体モジュール、２ コントローラ、３ ＮＡＮＤメモリ、４ ＣＰＵチップセット、５ ＤＲＡＭ、１０ 基材、１１、１１´、３１、６１、８１、８１´、１０１、１１１ プリント基板、１２ａ、１２ｂ、２２、３４、４４ａ、４４ｂ、４６、８２ａ、８２ｂ、９８、１０２、１１４、１３３ 端子電極、１３、２７、３６、４５、８３、９７、１０３、１０４ ソルダレジスト層、１４ａ、１４ｂ、４８ａ、４８ｂ、８４ａ、８４ｂ メッキ層、１５ａ、１５ｂ、３２、４１−１〜４１−８、８５ａ、８５ｂ、１１２ 半導体チップ、１６ａ、１６ｂ、３３、４３−１〜４３−８、８６ａ、８６ｂ、１１３ パッド電極、１７ａ、１７ｂ、３５、４２−１〜４２−８、８７ａ、８７ｂ、１１５ ボンディングワイヤ、１８、８８ａ、８８ｂ 封止樹脂、２０ 個片化領域、２１、２１´、９１、９１´ 定電位パターン、２３、２３´、５２−１〜５２−４、７２−１〜７２−４、９３、９３´、１３１−１、１３１−４、１３１−４´ メッキ引き出し線、２４、５５、７７、９４、１３７、１３７´ 切断部、２５、５３−１〜５３−４、５４−１〜５４−４、７３−１〜７３−４、７４−１〜７４−４、９２、９５、１３２−１、１３２−４ スルーホール、２６、９６ 異層配線、２８、４７、９９、１２２ ハンダボール、ＰＬ１ 給電線、ＰＬ２ 給電端子、３１−１〜３１−４、６１−１〜６１−４、１１１−１、１１１−４ 配線層、５１−１〜５１−４、７１−１〜７１−４ 信号線、５６、５７、５８、７８、７９ 開口部、７５−２〜７５−４、１３４ グランドパターン、７６−２〜７６−４、１３５、１３５´、１３６ 電源パターン、１２１ ＢＧＡ

Claims (7)

  1. プリント基板に実装された半導体チップと、
    前記プリント基板に形成され、前記半導体チップに電気的に接続された端子電極と、
    前記端子電極に被覆されたメッキ層と、
    前記端子電極に電気的に接続されたメッキ引き出し線と、
    前記メッキ引き出し線に設けられた切断部とを備えることを特徴とする半導体モジュール。
  2. 前記切断部を介して前記メッキ引き出し線の端部に対向するように前記プリント基板に形成された定電位パターンをさらに備えることを特徴とする請求項１に記載の半導体モジュール。
  3. 前記定電位パターンは電源パターンまたはグランドパターンであることを特徴とする請求項２に記載の半導体モジュール。
  4. 前記端子電極上に形成されハンダボールをさらに備えることを特徴とする請求項１から３のいずれか１項に記載の半導体モジュール。
  5. 前記メッキ引き出し線が覆われるように前記プリント基板に形成されたソルダレジスト層と、
    前記切断部が露出するように前記ソルダレジスト層に形成された開口部を備えることを特徴とする請求項１から４のいずれか１項に記載の半導体モジュール。
  6. 端子電極および前記端子電極に電気的に接続されたメッキ引き出し線を基材に形成する工程と、
    前記端子電極および前記メッキ引き出し線の一部を露出させる開口部が設けられたソルダレジスト層を前記基材に形成する工程と、
    前記開口部を介して露出された前記端子電極および前記メッキ引き出し線の一部を被覆するメッキ層を形成する工程と、
    前記開口部を介して前記メッキ引き出し線を切断する工程と、
    前記基材に半導体チップを実装する工程とを備えることを特徴とする半導体モジュールの製造方法。
  7. 端子電極、定電位パターンおよび前記端子電極と前記定電位パターンとの間に電気的に接続されたメッキ引き出し線を基材に形成する工程と、
    前記端子電極および前記メッキ引き出し線の一部を露出させる開口部が設けられたソルダレジスト層を前記基材に形成する工程と、
    前記開口部を介して露出された前記端子電極および前記メッキ引き出し線の一部を被覆するメッキ層を形成する工程と、
    前記開口部を介して前記メッキ引き出し線を切断する工程と、
    前記基材に半導体チップを実装する工程とを備えることを特徴とする半導体モジュールの製造方法。
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