CN102903697B - 半导体模块 - Google Patents

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Abstract

本发明提供一种半导体模块，其具备：安装于印刷基板的半导体芯片；在所述印刷基板上形成的、与所述半导体芯片电连接的端子电极；覆盖所述端子电极的金属被覆层；与所述端子电极电连接的电镀引线；以及设于所述电镀引线上的间隙。

Description

半导体模块
技术领域
本发明的实施方式一般地涉及半导体模块。
背景技术
在球栅阵列等半导体模块中，为了在接合焊料球的焊盘电极上进行电镀，从焊盘电极引出了电镀引线。该电镀引线对于信号线起着残桩（stub）线的作用，因此如果该电镀引线存在，就会在信号上附加残桩噪声，出现信号品质降低的情况。
发明内容
本发明的实施方式旨在提供高品质的半导体模块。
根据实施方式的半导体模块，设有半导体芯片、端子电极、金属被覆层、引线和间隙。半导体芯片安装于印刷基板。端子电极形成在所述印刷基板上，与所述半导体芯片电连接。金属被覆层将所述端子电极覆盖。引线与所述端子电极电连接。间隙将所述引线在布线方向上分离。
根据本发明的实施方式，能够提供信号品质高等高品质的半导体模块。
附图说明
图1（a）是表示第1实施方式的半导体模块的概略结构的剖面图，图1（b）是表示第1实施方式的半导体模块的概略结构的俯视图。
图2（a）是表示第2实施方式的印刷基板的制造方法的俯视图，图2（b）～图2（d）是表示第2实施方式的印刷基板的制造方法的剖面图。
图3（a）是表示第3实施方式的半导体模块的制造方法的俯视图，图3（b）～图3（f）是表示第3实施方式的半导体模块的制造方法的剖面图。
图4是表示第4实施方式的半导体存储装置的概略结构的方框图。
图5（a）和图5（b）是表示第5实施方式的半导体模块各层的每一层的概略结构的俯视图。
图6（a）和图6（b）是表示第5实施方式的半导体模块各层的每一层的概略结构的俯视图。
图7（a）和图7（b）是表示第5实施方式的半导体模块各层的每一层的概略结构的俯视图。
图8（a）和图8（b）是表示第5实施方式的半导体模块各层的每一层的概略结构的俯视图。
图9是在图5（a）的F-F线处切断的概略结构的剖面图。
图10（a）是表示第6实施方式的半导体模块的概略结构的剖面图，图10（b）是表示第6实施方式的半导体模块的概略结构的俯视图。
图11（a）和图11（b）是表示第7实施方式的半导体模块各层的每一层的概略结构的俯视图。
图12（a）和图12（b）是表示第7实施方式的半导体模块各层的每一层的概略结构的俯视图。
图13（a）和图13（b）是表示第7实施方式的半导体模块各层的每一层的概略结构的俯视图。
图14（a）和图14（b）是表示第7实施方式的半导体模块各层的每一层的概略结构的俯视图。
图15（a）是表示第8实施方式的半导体模块的概略结构的剖面图，图15（b）是表示第8实施方式的半导体模块的概略结构的俯视图。
图16（a）和图16（b）是表示第9实施方式的半导体模块各层的每一层的概略结构的俯视图。
图17（a）和图17（b）是表示第9实施方式的半导体模块各层的每一层的概略结构的俯视图。
图18（a）是表示第10实施方式的半导体模块的概略结构的剖面图，图18（b）是表示第10实施方式的半导体模块的概略结构的俯视图。
图19是表示第11实施方式的半导体模块各层的每一层的概略结构的俯视图。
具体实施方式
以下，参照附图说明实施方式的半导体模块。再者，本发明不受这些实施方式的限定。
（第1实施方式）
图1（a）是表示第1实施方式的半导体模块的概略结构的剖面图，图1（b）是表示第1实施方式的半导体模块的概略结构的俯视图。再者，图1（a）是在图1（b）的A-A线处切断的剖面图。
在图1（a）和图1（b）中，印刷基板11的表面形成有端子电极12a、12b。再者，作为印刷基板11可以使用多层基板，也可以使用增层（build-up）基板。此外，印刷基板11的基材可以使用例如玻璃环氧树脂，也可以使用聚酰亚胺或聚酯等片状基板。并且，在印刷基板11的表面形成有阻焊层13，使得端子电极12a、12b的表面露出。这里，在露出于阻焊层13的端子电极12a、12b的表面形成有金属被覆层14b。
此外，在印刷基板11的表面侧安装有半导体芯片15a、15b。再者，半导体芯片15a、15b可以在印刷基板11的表面侧以裸芯片方式安装。在半导体芯片15b中，例如可以形成NAND型等快闪存储器、电阻变化型存储器等非易失性半导体存储装置（以下称“NAND存储器”）。在半导体芯片15a中，例如，可以形成驱动控制NAND存储器的控制器。再者，作为NAND存储器的驱动控制技术，例如可以举出NAND存储器的读写控制、块选择、纠错、耗损平均（wear levelling）等。
这里，在半导体芯片15a、15b上分别形成有垫电极（焊垫电极）16a、16b。并且，垫电极16a、16分别经由接合线（bonding wire）17a、17b与端子电极12a、12b电连接。此外，在印刷基板11的表面侧设有密封树脂18，半导体芯片15a、15b和接合线17a、17b由密封树脂18密封。再者，作为密封树脂18，例如可以使用环氧树脂或硅树脂等。
另一方面，在印刷基板11的背面形成有端子电极22和电镀引线23。这里，电镀引线23与端子电极22连接，并延伸到印刷基板11的端部。并且，由于在电镀引线23上设有间隙24，电镀引线23在布线方向上分离。电镀引线23的端部可以相对地设置于该间隙24。再者，为了减少电镀引线23作为残桩线附加在端子电极22上的量，优选，电镀引线23的间隙24设置在端子电极22附近。此外，在印刷基板11的背面形成有恒定电位图形21，避开端子电极22和电镀引线23。再者，恒定电位图形21可以是接地图形，也可以是电源图形。而且，在印刷基板11的背面形成有阻焊层27，使得端子电极22和电镀引线23的间隙24的表面露出。再者，在电镀引线23上在阻焊层27露出的范围可以比间隙24宽。而且，在从阻焊层27露出的端子电极22和电镀引线23的部分表面上形成有金属被覆层14a。
此外，恒定电位图形21由电镀引线23截断。并且，由电镀引线23截断了的恒定电位图形21通过与通孔25连接的异层布线26而相互电连接。此外，端子电极22上形成有焊料球28。
再者，端子电极12a、12b、22可经由印刷基板11的内部布线电连接。此外，端子电极12a、12b、22、恒定电位图形21和电镀引线23，例如可以由Cu图形构成。金属被覆层14a、14b，例如可以采用Au和Ni的层积结构。此外，金属被覆层14a、14b可以采用电镀层。
这里，通过将电镀引线23残留在印刷基板11上而在电镀引线23上设置间隙24，不必将电镀引线23从阻焊层27露出的范围扩大到所需程度以上，就可以减少附加于端子电极22的残桩线。因此，能够一边抑制印刷基板11的可靠性降低，一边减少附加于信号的残桩噪声，从而可以抑制信号品质的降低。
（第2实施方式）
图2（a）是表示第2实施方式的印刷基板的制造方法的俯视图，图2（b）～图2（d）是表示第2实施方式的印刷基板的制造方法的剖面图。再者，图2（b）是在图2（a）的B-B线处切断的剖面图。
图2（a）和图2（b）中，基材10按每个单片化区域20划分。而且，在基材10的背面的各单片化区域20形成端子电极22和电镀引线23，并且在基材10的背面的各单片化区域20外形成与电镀引线23连接的供电线PL1和供电端子PL2。此外，在基材10的表面的各单片化区域20中形成端子电极12a、12b。再者，在基材10的表面还可形成与端子电极12a、12b连接的电镀引线和供电线。
接着，如图2（c）所示，在基材10的表面形成阻焊层13，并以光刻等方法将阻焊层13图形化，从而使端子电极12a、12b的表面露出。此外，在基材10的背面形成阻焊层27，并以光刻等方法将阻焊层27图形化，从而使端子电极22和电镀引线23的一部分表面露出。
接着，如图2（d）所示，在电镀槽内通过供电线PL1和电镀引线23给端子电极22供电，从而在从阻焊层27露出的端子电极22的表面形成金属被覆层14a。此外，通过经由与端子电极12a、12b连接的电镀引线给端子电极12a、12b供电，从而在从阻焊层13露出的端子电极12a、12b的表面形成金属被覆层14b。
（第3实施方式）
图3（a）是表示第3实施方式的半导体模块的制造方法的俯视图，图3（b）～图3（f）是表示第3实施方式的半导体模块的制造方法的剖面图。再者，图3（b）是在图3（a）的B-B线处切断的剖面图。
在图3（a）和图3（b）中，在图2（d）的工序之后，通过在从阻焊层27露出的电镀引线23上形成间隙24，将电镀引线23在途中截断。
接着，如图3（c）所示，在基材10的表面侧安装半导体芯片15a、15b。然后，分别经由接合线17a、17b将垫电极16a、16b与端子电极12a、12b分别电连接。
接着，如图3（d）所示，通过注塑成型等方法在基材10的表面侧形成密封树脂18，通过密封树脂18将半导体芯片15a、15b和接合线17a、17b密封。
接着，如图3（e）所示，在基材10的背面侧在端子电极22上形成焊料球28。
接着，如图3（f）所示，用切单颗（singulation）等方法按每个单片化区域20将基材10切断。
（第4实施方式）
图4是表示第4实施方式的半导体存储装置的概略结构的方框图。
在图4的半导体模块1上搭载有控制器2和NAND存储器3。再者，该半导体模块1例如可采用图1（a）的结构。并且，控制器2与NAND存储器3、CPU芯片组4和DRAM 5连接。
这里，控制器2与CPU芯片组4之间的数据通信，例如可依据SATA标准。例如，按SATA1标准数据传输速度为150MB/sec，以1比特计则乘以8而成为1000Mbit/sec。另一方面，控制器2与DRAM 5之间的数据通信可依据DDR200的标准。例如，DDR200下工作频率为200MHz，实际频率为100MHz。
这里，在作为半导体模块1采用了图1（a）的结构的情况下，控制器2经由图1（a）的焊料球28与CPU芯片组4以及DRAM 5电连接。
因此，通过在电镀引线23上设置间隙24，可减少附加于端子电极22的残桩线，从而降低附加到在控制器2与CPU芯片组4或DRAM 5之间交换的信号的残桩噪声。
再者，与控制器2与CPU芯片组4或DRAM 5之间的数据通信相比，控制器2与NAND存储器3之间的数据通信的数据传输速度较低。这里，在作为半导体模块1采用了图1（a）的结构的情况下，控制器2通过端子电极12a、12b与NAND存储器3电连接。因此，对于与端子电极12a、12b连接的电镀引线，不必一定也要设置间隙。
（第5实施方式）
图5（a）～图8（a）和图5（b）～图8（b）是表示第5实施方式的半导体模块各层的每一层的概略结构的俯视图，图9是表示在图5（a）的F-F线处切断的概略结构的剖面图。再者，第5实施方式中，以采用4层基板的情况为例。此外，图5（a）表示印刷基板31上的实装状态，图5（b）表示印刷基板31的第1层布线层，图6（a）表示印刷基板31的第2层布线层，图6（b）表示印刷基板31的第3层布线层，图7（a）表示印刷基板31的间隙55形成前的第4层布线层，图7（b）表示印刷基板31的间隙55形成后的第4层布线层，图8（a）表示印刷基板31的第1层布线层的阻焊层36，图8（b）表示印刷基板31的第4层的布线层的阻焊层45的结构。此外，图5（a）～图8（a）和图5（b）～图8（b）中，省略了接地图形和电源图形。
图5（a）和图9中，在印刷基板31的表面形成有端子电极34、44a、44b。并且，印刷基板31的表面形成有阻焊层36，使得端子电极34、44a、44b的表面露出。这里，在从阻焊层36露出的端子电极34、44a、44b的表面形成有金属被覆层48b。
此外，在印刷基板31的表面侧安装有半导体芯片32、41-1～41-8。再者，在各半导体芯片41-1～41-8上，例如可形成NAND存储器。在半导体芯片32上，例如可形成驱动控制NAND存储器的控制器。
这里，在半导体芯片32上形成有垫电极33，各半导体芯片41-1～41-8上分别形成有垫电极43-1～43-8。再者，垫电极43-1～43-8可沿着各半导体芯片41-1～41-8的一端设置。并且，为使垫电极43-1～43-8露出，半导体芯片41-1～41-8一边相互错开，一边在印刷基板31上依次层叠。这时，半导体芯片41-1～41-5可在一个方向上错开配置，而半导体芯片41-6～41-8可在其相反方向上错开配置。
而且，垫电极33经由接合线35与端子电极34电连接。垫电极43-1～43-4经由接合线42-1～42-4与端子电极44a电连接。垫电极43-5～43-8、经由接合线42-5～42-8与端子电极44b电连接。
再者，在形成接合线42-1～42-8时，可以在将半导体芯片41-1～41-4安装到印刷基板31上之后形成接合线42-1～42-4，然后在将半导体芯片41-5～41-8安装到印刷基板31上之后形成接合线42-5～42-8。
此外，图5（b）中，在第1层布线层31-1中形成有端子电极34、44a、44b、信号线51-1、电镀引线52-1和通孔53-1、54-1。
这里，电镀引线52-1与端子电极34、44a、44b连接。此外，通孔53-1可将本层的信号线51-1与他层的信号线连接。通孔54-1可以将本层的电镀引线52-1与他层的电镀引线连接。
此外，图6（a）中，第2层布线层31-2中形成有信号线51-2、电镀引线52-2以及通孔53-2、54-2。这里，通孔53-2可以将本层的信号线51-2与他层的信号线连接。通孔54-2可以将本层的电镀引线52-2与他层的电镀引线连接。
此外，图6（b）中，在第3层布线层31-3中形成有信号线51-3、电镀引线52-3和通孔53-3、54-3。这里，通孔53-3可以将本层的信号线51-3与他层的信号线连接。通孔54-3可以将本层的电镀引线52-3与他层的电镀引线连接。
此外，图7（a）中，在图7（b）的间隙55形成前的第4层布线层31-4中形成有端子电极46、信号线51-4、电镀引线52-4和通孔53-4、54-4。
这里，电镀引线52-4与端子电极46连接。此外，通孔53-4可以将本层的信号线51-4与他层的信号线连接。通孔54-4可以将本层的电镀引线52-4与他层的电镀引线连接。
然后，如图7（b）所示，通过在端子电极46上形成金属被覆层48a后，在电镀引线52-4上形成间隙55，从而将电镀引线52-4在途中截断。
此外，图8（a）中，在印刷基板31的表面上形成有阻焊层36，使得端子电极34、44a、44b、信号线51-1、电镀引线52-1和通孔53-1、54-1被覆盖。这里，阻焊层36上形成有使端子电极34、44a、44b的表面露出的开口部56。
此外，图8（b）和图9中，在印刷基板31的背面形成有阻焊层45，使得端子电极46、信号线51-4、电镀引线52-4和通孔53-4、54-4被覆盖。这里，阻焊层45上形成有使端子电极46和间隙55的表面露出的开口部57、58。焊料球47经由金属被覆层48a接合于端子电极46。
这里，因为通过在电镀引线52-4上设置间隙55而缩短了附加于端子电极46的残桩线，所以无需将电镀引线52-4全部去除。因此，不需要遍及整个电镀引线52-4将阻焊层45去除，就可以防止信号线51-4和通孔53-4、54-4从阻焊层45露出，所以可以抑制信号品质的降低。
再者，上述的第5实施方式中，说明了在印刷基板31上按8层层叠半导体芯片41-5～41-8的方法，但是该层叠数不限定于8层，可以为1层以上的任意多层。
（第6实施方式）
图10（a）是表示第6实施方式的半导体模块的概略结构的剖面图，图10（b）是表示第6实施方式的半导体模块的概略结构的俯视图。再者，图10（a）是在图10（b）的C-C线处切断的剖面图。
图10（a）和图10（b）中，取代图1的半导体模块的印刷基板11，所述半导体模块中设有印刷基板11’。取代印刷基板11的恒定电位图形21和电镀引线23，在印刷基板11’上设有恒定电位图形21’和电镀引线23’。再者，恒定电位图形21’可以是接地图形，也可以是电源图形。
这里，在电镀引线23’上设置有间隙24。而且，电镀引线23’的端部被配置成与恒定电位图形21’相对。例如，电镀引线23’也可以配置成由恒定电位图形21’包围。或者，也可以在电镀引线23’的外侧在印刷基板11的周围连续地配置恒定电位图形21’。
再者，在电镀引线23’上形成间隙24前，电镀引线23’与恒定电位图形21’连接。于是，可以在电镀引线23’与恒定电位图形21’连接了的状态下，在端子电极22的表面形成金属被覆层14a。然后，可以在端子电极22的表面上形成了金属被覆层14a后，在电镀引线23’上形成间隙24。
这里，通过在电镀引线23’上形成间隙24前，将电镀引线23’与恒定电位图形21’连接，可以防止由电镀引线23’截断恒定电位图形21’。因此，无需为了连接恒定电位图形21’而设置图1的通孔25和异层布线26，不需要为了避开异层布线26而使信号线迂回弯曲，所以可以提高信号品质。
（第7实施方式）
图11（a）～图14（a）和图11（b）～图14（b）是表示第7实施方式的半导体模块各层的每一层的概略结构的俯视图。再者，第7实施方式中以使用4层基板的情况为例。此外，图11（a）表示印刷基板61上的实装状态，图11（b）表示印刷基板61的第1层布线层，图12（a）表示印刷基板61的第2层布线层，图12（b）表示印刷基板61的第3层布线层，图13（a）表示印刷基板61的间隙77形成前的第4层布线层，图13（b）表示印刷基板61的间隙77形成后的第4层布线层，图14（a）表示印刷基板61的第1层布线层的阻焊层36，图14（b）表示印刷基板61的第4层布线层的阻焊层45的结构。
图11（a）中，在印刷基板61的表面形成有端子电极34、44a、44b。而且，在印刷基板61的表面形成阻焊层36，使得端子电极34、44a、44b的表面露出。这里，在从阻焊层36露出的端子电极34、44a、44b的表面形成有金属被覆层48b。此外，在印刷基板61的表面侧安装有半导体芯片32、41-1～41-8。
而且，垫电极33经由接合线35与端子电极34电连接。垫电极43-1～43-4经由接合线42-1～42-4与端子电极44a电连接。垫电极43-5～43-8经由接合线42-5～42-8与端子电极44b电连接。
此外，图11（b）中，在第1层布线层61-1中形成有端子电极34、44a、44b、信号线71-1、电镀引线72-1和通孔73-1、74-1。
这里，电镀引线72-1与端子电极34、44a、44b连接。此外，通孔73-1可以将本层的信号线71-1与他层的信号线连接。通孔74-1可以将本层的电镀引线72-1与他层的电镀引线连接。
此外，图12（a）中，在第2层布线层61-2中形成有信号线71-2、电镀引线72-2、通孔73-2、74-2、接地图形75-2和电源图形76-2。这里，通孔73-2可以将本层的信号线71-2与他层的信号线连接。通孔74-2可以将本层的电镀引线72-2与他层的电镀引线连接。
此外，图12（b）中，在第3层布线层61-3中形成有信号线71-3、电镀引线72-3、通孔73-3、74-3、接地图形75-3和电源图形76-3。这里，通孔73-3可以将本层的信号线71-3与他层的信号线连接。通孔74-3可以将本层的电镀引线72-3与他层的电镀引线连接。
此外，图13（a）中，在图13（b）的间隙77形成前的第4层布线层61-4中形成有端子电极46、信号线71-4、电镀引线72-4、通孔73-4、74-4、接地图形75-4和电源图形76-4。再者，电镀引线72-4可以配置成由接地图形75-4或电源图形76-4包围周围。
这里，电镀引线72-4与端子电极46连接，并且与接地图形75-4或电源图形76-4连接。此外，通孔73-4可以将本层的信号线71-4与他层的信号线连接。通孔74-4可以将本层的电镀引线72-4与他层的电镀引线连接。
而且，如图13（b）所示，在端子电极46上形成了金属被覆层48a之后，在电镀引线72-4上形成间隙77，将电镀引线72-4与接地图形75-4和电源图形76-4截断。这时，间隙77能够被配置成，电镀引线72-4的端部与接地图形75-4和电源图形76-4相对。
此外，图14（a）中，在印刷基板61的表面形成有阻焊层36，使得端子电极34、44a、44b、信号线71-1、电镀引线72-1和通孔73-1、74-1被覆盖。这里，在阻焊层36上形成有使端子电极34、44a、44b的表面露出的开口部78。
此外，图14（b）中，在印刷基板61的背面形成有阻焊层45，使得端子电极46、信号线71-4、电镀引线72-4、通孔73-4、74-4、接地图形75-4和电源图形76-4被覆盖。这里，在阻焊层45上形成有使端子电极46和间隙77的表面露出的开口部57、79。
这里，通过在电镀引线72-4上间隙77形成前将电镀引线72-4与接地图形75-4或电源图形76-4连接，可以防止由电镀引线72-4截断接地图形75-4和电源图形76-4。
（第8实施方式）
图15（a）是表示第8实施方式的半导体模块的概略结构的剖面图，图15（b）是表示第8实施方式的半导体模块的概略结构的俯视图。再者，图15（a）是在图15（b）的D-D线处切断的剖面图。
图15（a）和图15（b）中，印刷基板81的表面上形成有端子电极82a、82b和电镀引线80。并且，在印刷基板81的表面上以使得端子电极82a、82b的表面露出的方式形成有阻焊层83。这里，在从阻焊层83露出的端子电极82a、82b的表面形成有金属被覆层84b。
此外，在印刷基板81的表面侧安装有半导体芯片85a和印刷基板101，在印刷基板101的表面侧安装有半导体芯片85b。再者，可以将半导体芯片85a以裸芯片方式安装在印刷基板81的表面侧。可以将半导体芯片85b以BGA（Ball Grid Array，球栅阵列）方式安装在印刷基板81的表面侧。在半导体芯片85b中，例如可以形成NAND存储器。在半导体芯片85a中，例如可以形成驱动控制NAND存储器的控制器。
这里，半导体芯片85a上形成有垫电极86a。而且，垫电极86a经由接合线87a与端子电极82a电连接。此外，印刷基板81的表面侧设有密封树脂88a，半导体芯片85a和接合线87a由密封树脂88a密封。
此外，印刷基板101的表面形成有端子电极102。并且，在印刷基板101的表面上以使得端子电极102的表面露出的方式形成有阻焊层103。此外，半导体芯片85b上形成有垫电极86b。而且，垫电极86b经由接合线87b与端子电极102电连接。此外，在印刷基板101的表面侧设有密封树脂88b，半导体芯片85b和接合线87b由密封树脂88b密封。此外，在印刷基板101的背面形成有端子电极98。并且，在印刷基板101的背面形成有阻焊层97，使得端子电极98的表面露出。然后，在端子电极98上形成有焊料球99，焊料球99经由金属被覆层84b与端子电极82b接合。
另一方面，在印刷基板81的背面形成有电镀引线93，通过在电镀引线93上设置间隙94将电镀引线93在途中截断。这里，在电镀引线93上设置间隙94之前，电镀引线93经由通孔92和电镀引线80与端子电极82a、82b电连接。再者，为了减少电镀引线93作为残桩线附加在端子电极82b上的量，优选，电镀引线93的间隙94设置在通孔92附近。此外，在印刷基板81的背面形成有恒定电位图形91，避开通孔92和电镀引线93。再者，恒定电位图形91可以是接地图形，也可以是电源图形。并且，在印刷基板81的背面形成有阻焊层104，使得电镀引线93的间隙94的表面露出。再者，在电镀引线93中从阻焊层104露出的范围可以比间隙94宽。而且，在从阻焊层104露出的电镀引线93的一部分表面形成有金属被覆层84a。
此外，恒定电位图形91由电镀引线93截断。而且，由电镀引线93截断了的恒定电位图形91，通过使用连接于通孔95的异层布线96相互电连接。
这里，通过将电镀引线93残留在印刷基板81上而在电镀引线93设间隙94的方式，能够不将电镀引线93从阻焊层104露出的范围扩大到所需程度以上地减少附加于端子电极82b的残桩线。因此，能够边防止印刷基板81的可靠性降低，边降低附加于信号的残桩噪声，能够抑制信号品质的下降。
（第9实施方式）
图16（a）、图17（a）、图16（b）和图17（b）是表示第9实施方式的半导体模块各层的每一层的概略结构的俯视图。再者，在第9实施方式中，以使用4层基板的情况为例。此外，图16（a）表示印刷基板111上的实装状态，图16（b）表示印刷基板111的第1层布线层的结构，图17（a）表示印刷基板111的间隙137形成前的第4层布线层的结构，图17（b）表示印刷基板111的间隙137形成后的第4层布线层的结构。关于印刷基板111的第2层布线层和第3层布线层，从略。
图16（a）中，在印刷基板111的表面形成有端子电极114。这里，端子电极114的表面可以实施电镀。此外，在半导体芯片112上形成有垫电极113。而且，半导体芯片112被安装在印刷基板111的表面上，垫电极113经由接合线115与端子电极114电连接。此外，在印刷基板111的表面上，经由焊料球122而安装有BGA121。再者，在BGA121上例如可以搭载形成了NAND存储器的半导体芯片。在半导体芯片112中，例如，可以形成驱动控制NAND存储器的控制器。
此外，图16（b）中，在第1层布线层111-1中形成有端子电极114、133、电镀引线131-1、通孔132-1和接地图形134。再者，在端子电极133上可以接合图16（a）的焊料球122。
这里，电镀引线131-1与端子电极114和通孔132-1连接。此外，通孔132-1可以将本层的电镀引线131-1连接于他层的电镀引线。
此外，图17（a）中，在图17（b）的间隙137形成前的第4层布线层111-4中形成有电镀引线131-4、通孔132-4和电源图形135、136。
这里，通孔132-4可以将本层的电镀引线131-4与他层的电镀引线连接。
并且，如图17（b）所示，通过在对端子电极114、133实施电镀后，在电镀引线131-4上形成间隙137，将电镀引线131-4在途中截断。
（第10实施方式）
图18（a）是表示第10实施方式的半导体模块的概略结构的剖面图，图18（b）是表示第10实施方式的半导体模块的概略结构的俯视图。再者，图18（a）是在图18（b）的E-E线处切断的剖面图。
图18（a）和图18（b）中，取代图15的半导体模块的印刷基板81，在所述半导体模块中设有印刷基板81’。取代印刷基板81的恒定电位图形91和电镀引线93，印刷基板81’上设有恒定电位图形91’和电镀引线93’。再者，恒定电位图形91’可以是接地图形，也可以是电源图形。
这里，电镀引线93’上设有间隙94。并且，电镀引线93’的端部与恒定电位图形91’相对地配置。例如，电镀引线93’也可以配置成由恒定电位图形91’包围。
再者，在电镀引线93’上形成间隙94前，将电镀引线93’连接于恒定电位图形91’。于是，能够在电镀引线93’与恒定电位图形91’连接的状态下，在端子电极82a、82的表面形成金属被覆层84b。并且，可以在端子电极82a、82b的表面形成金属被覆层84b后，在电镀引线93’上形成间隙94。
这里，通过在电镀引线93’上形成间隙94前，将电镀引线93’连接于恒定电位图形91’，可以防止由电镀引线93’截断恒定电位图形91’。
（第11实施方式）
图19是表示第11实施方式的半导体模块各层的每一层的概略结构的俯视图。
图19中，取代图17（b）的第4层布线层111-4，在所述半导体模块中设有第4层布线层111-4’。取代第4层布线层111-4的电源图形135、电镀引线131-4和间隙137，在第4层布线层111-4’中设有电源图形135’、电镀引线131-4’和间隙137’。这里，电镀引线131-4’的端部被配置成与电源图形135’相对。
再者，在电镀引线131-4’上间隙137’形成前，将电镀引线131-4’连接于电源图形135’。于是，能够在电镀引线131-4’与电源图形135’连接的状态下在图16（a）的端子电极133的表面实施电镀。并且，可以在端子电极133的表面实施电镀后，在电镀引线131-4’上形成间隙137’。
这里，通过在电镀引线131-4’上间隙137’形成前，将电镀引线131-4’连接于电源图形135’，可以防止由电镀引线131-4’截断电源图形135’。
就本发明的几个实施方式作了说明，但是这些实施方式是作为例子示出的，无意于用它们来限定发明的范围。这些新的实施方式能够以其他各种方式加以实施，在不越出发明要旨的范围内，能够进行各种省略、置换、变更。这些实施方式和/或其变形均为发明的范围和/或要旨所包含，并且为与权利要求范围中记载的发明及与其等同的范围所包含。

Claims (16)

1.一种半导体模块，其特征在于，具备：
印刷基板
安装在所述印刷基板上的半导体芯片；
在所述印刷基板上形成的、与所述半导体芯片电连接的端子电极；
覆盖所述端子电极的金属被覆层；
引线，其包括：第1引线部，其在布线方向上延伸且与所述端子电极电连接；和第2电浮置引线部，其在所述布线方向上延伸、在所述布线方向上与所述第1引线部之间有间隙且其一端部与所述第1引线部的一端相对；以及
恒定电位图形，其在所述印刷基板上形成，且包围所述端子电极以及所述引线，
所述恒定电位图形与所述第1引线部的所述一端和所述第2电浮置布线部的所述一端均分离。
2.一种半导体模块，其特征在于，具备：
印刷基板
安装在所述印刷基板上的半导体芯片；
在所述印刷基板上形成的、与所述半导体芯片电连接的端子电极；
覆盖所述端子电极的金属被覆层；以及
引线，其包括：第1引线部，其在布线方向上延伸且与所述端子电极电连接；和第2电浮置引线部，其在所述布线方向上延伸、在所述布线方向上与所述第1引线部之间有间隙且其一端部与所述第1引线部的一端相对，
所述金属被覆层为电镀层，所述引线为电镀引线。
3.根据权利要求1所述的半导体模块，其特征在于，
所述恒定电位图形为电源图形或接地图形。
4.根据权利要求1所述的半导体模块，其特征在于，
还设有焊料球，所述焊料球形成在所述端子电极上。
5.根据权利要求1所述的半导体模块，其特征在于，具备：
形成于所述印刷基板以覆盖所述引线的阻焊层；以及
形成于所述阻焊层使得所述间隙露出的开口部。
6.根据权利要求1所述的半导体模块，其特征在于，
所述半导体芯片具备：
形成有NAND存储器的第1半导体芯片；以及
形成有驱动控制所述NAND存储器的控制器的第2半导体芯片，
所述第1半导体芯片和第2半导体芯片安装在所述印刷基板的表面侧。
7.根据权利要求6所述的半导体模块，其特征在于，
所述第1半导体芯片和第2半导体芯片以裸芯片方式安装在所述印刷基板的表面侧。
8.根据权利要求7所述的半导体模块，其特征在于，
所述第1半导体芯片在所述印刷基板的表面侧多片层叠。
9.根据权利要求8所述的半导体模块，其特征在于，
所述端子电极和所述引线形成在所述印刷基板的背面侧。
10.根据权利要求7所述的半导体模块，其特征在于，
所述第1半导体芯片和第2半导体芯片经由接合线与所述印刷基板电连接。
11.根据权利要求10所述的半导体模块，其特征在于，
具备密封树脂，所述密封树脂在所述印刷基板的表面侧将所述第1半导体芯片、第2半导体芯片和所述接合线密封。
12.根据权利要求6所述的半导体模块，其特征在于，
所述第1半导体芯片以BGA方式安装在所述印刷基板的表面侧，所述第2半导体芯片以裸芯片方式安装在所述印刷基板的表面侧。
13.根据权利要求12所述的半导体模块，其特征在于，
所述第1半导体芯片在所述BGA上多片层叠。
14.根据权利要求13所述的半导体模块，其特征在于，
所述端子电极形成于所述印刷基板的表面，所述引线形成于所述印刷基板的背面侧，所述端子电极与所述引线经由形成于所述印刷基板的通孔电连接。
15.根据权利要求14所述的半导体模块，其特征在于，
所述第2半导体芯片经由接合线与所述印刷基板电连接。
16.根据权利要求15所述的半导体模块，其特征在于，
具备将所述第2半导体芯片和所述接合线在所述印刷基板的表面侧密封的密封树脂。
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