TWI488267B - Semiconductor module - Google Patents

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TWI488267B
TWI488267B TW101124991A TW101124991A TWI488267B TW I488267 B TWI488267 B TW I488267B TW 101124991 A TW101124991 A TW 101124991A TW 101124991 A TW101124991 A TW 101124991A TW I488267 B TWI488267 B TW I488267B
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Isao Ozawa
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Toshiba Kk
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Description

半導體模組
本發明之實施形態通常係關於一種半導體模組。
相關申請案
本申請案享有於2009年1月10日申請之日本專利申請案第2011-167697號之優先權之利益，且將該日本專利申請案之全部內容引用於本申請案中。
於球狀柵格陣列(Ball Grid Array)等半導體模組中，由於對接合焊球之焊盤電極實施電場電鍍，故而自焊盤電極引出電鍍引出線。因該電鍍引出線相對於信號線發揮短截配線之功能，故若存在該電鍍引出線，則有時短截線雜訊會被附加給信號而使信號品質下降。
本發明之實施形態之目的在於提供一種高品質之半導體模組。
根據實施形態之半導體模組，其設置有半導體晶片、端子電極、金屬被覆層、引出線、及間隙。半導體晶片安裝於印刷基板上。端子電極形成於上述印刷基板上、且電性連接於上述半導體晶片。金屬被覆層被覆上述端子電極。引出線電性連接於上述端子電極。間隙沿配線方向分離上述引出線。
根據本發明之實施形態，可提供信號品質較高等之高品 質之半導體模組。
以下，一面參照圖式，一面對實施形態之半導體模組進行說明。另，並非藉由該等實施形態限定本發明。
(第1實施形態)
圖1(a)係表示第1實施形態之半導體模組之概略構成的剖面圖，圖1(b)係表示第1實施形態之半導體模組之概略構成的平面圖。另，圖1(a)係於圖1(b)之A-A線處切斷所得之剖面圖。
圖1(a)及圖1(b)中，於印刷基板11之表面形成有端子電子12a、12b。另，作為印刷基板11，既可使用多層基板，亦可使用增層式基板(Build-up Substrate)。又，印刷基板11之基材例如既可使用玻璃環氧樹脂，亦可使用聚醯亞胺或聚酯等薄片基板。而且，以使端子電極12a、12b之表面露出之方式於印刷基板11之表面形成有阻焊劑層13。此處，於自阻焊劑層13露出之端子電極12a、12b之表面形成有金屬被覆層14b。
又，於印刷基板11之表面側安裝有半導體晶片15a、15b。另，半導體晶片15a、15b可裸晶安裝於印刷基板11之表面側。可於半導體晶片15b上形成例如NAND(Not-AND，與非)型等快閃記憶體、電阻變化型記憶體等非揮發性半導體記憶裝置(以下，記作「NAND記憶體」)。可於半導體晶片15a上形成例如驅動控制NAND記憶體之控制器。另，作為NAND記憶體之驅動控制，例如，可列舉NAND記憶體之讀寫控制、區塊選擇、錯誤校正、耗損平 均(wear levelling)等。
此處，於半導體晶片15a、15b上分別形成有焊墊電極16a、16b。而且，焊墊電極16a、16b分別經由接線17a、17b而電性連接於端子電極12a、12b。又，於印刷基板11之表面側設置有密封樹脂18，由密封樹脂18密封半導體晶片15a、15b及接線17a、17b。另，作為密封樹脂18，例如，可使用環氧樹脂或矽樹脂等。
另一方面，於印刷基板11之背面形成有端子電極22及電鍍引出線23。此處，電鍍引出線23與端子電極22連接，且延伸至印刷基板11之端部。而且，藉由在電鍍引出線23上設置間隙24，而沿配線方向分離電鍍引出線23。於該間隙24內，可將電鍍引出線23之端部對向配置。另，為減少電鍍引出線23作為短截配線附加至端子電極22之數量，電鍍引出線23之間隙24較佳為配置於端子電極22之附近。又，於印刷基板11之背面，以避開端子電極22及電鍍引出線23之方式形成有恆定電位圖案21。另，恆定電位圖案21既可為接地圖案，亦可為電源圖案。而且，以使端子電極22及電鍍引出線23之間隙24之表面露出之方式，於印刷基板11之背面形成有阻焊劑層27。另，可使電鍍引出線23中藉由阻焊劑層27而露出之範圍大於間隙24。而且，於自阻焊劑層27露出之端子電極22及電鍍引出線23之一部分之表面形成有金屬被覆層14a。
又，恆定電位圖案21由電鍍引出線23分斷。而且，由電鍍引出線23分斷之恆定電位圖案21藉由使用連接於通孔25 之異層配線26而彼此電性連接。又，於端子電極22上形成有焊球28。
另，端子電極12a、12b、22可經由印刷基板11之內部配線而電性連接。又，端子電極12a、12b、22、恆定電位圖案21及電鍍引出線23例如可由Cu圖案構成。金屬被覆層14a、14b例如可使用Au與Ni之積層構造。又，金屬被覆層14a、14b可使用電鍍層。
此處，藉由保持使電鍍引出線23殘留於印刷基板11上之狀態而於電鍍引出線23上設置間隙24，從而可不超出需要地擴大電鍍引出線23自阻焊劑層27露出之範圍，而減少附加至端子電極22上之短截配線。因此，可抑制印刷基板11之可靠性之下降，且可降低附加至信號之短截線雜訊，從而可抑制信號品質之下降。
(第2實施形態)
圖2(a)係表示第2實施形態之印刷基板之製造方法的平面圖，圖2(b)~圖2(d)係表示第2實施形態之印刷基板之製造方法的剖面圖。另，圖2(b)係於圖2(a)之B-B線處切斷所得之剖面圖。
圖2(a)及圖2(b)中，基材10係以單片化區域20為單位被劃分。而且，於基材10之背面之各單片化區域20內形成端子電極22及電鍍引出線23，並且於基材10之背面之各單片化區域20外形成與電鍍引出線23連接之饋電線PL1及饋電端子PL2。又，於基材10之表面之各單片化區域20內形成端子電極12a、12b。另，於基材10之表面亦可形成與端子 電極12a、12b連接之電鍍引出線及饋電線。
接著，如圖2(c)所示，於基材10之表面形成阻焊劑層13，藉由利用光蝕刻(Photo-Etching)等方法使阻焊劑層13圖案化，而使端子電極12a、12b之表面露出。又，於基材10之背面形成阻焊劑層27，藉由利用光蝕刻等方法使阻焊劑層27圖案化，而使端子電極22及電鍍引出線23之一部分之表面露出。
接著，如圖2(d)所示，於電場電鍍槽內，經由饋電線PL1及電鍍引出線23對端子電極22饋電，藉此於自阻焊劑層27露出之端子電極22之表面形成金屬被覆層14a。又，藉由經由與端子電極12a、12b連接之電鍍引出線對端子電極12a、12b饋電，而於自阻焊劑層13露出之端子電極12a、12b之表面形成金屬被覆層14b。
(第3實施形態)
圖3(a)係表示第3實施形態之半導體模組之製造方法的平面圖，圖3(b)~圖3(f)係表示第3實施形態之半導體模組之製造方法的剖面圖。另，圖3(b)係於圖3(a)之B-B線處切斷所得之剖面圖。
圖3(a)及圖3(b)中，於圖2(d)之步驟後，藉由於自阻焊劑層27露出之電鍍引出線23上形成間隙24，而將電鍍引出線23於中途分斷。
接著，如圖3(c)所示，於基材10之表面側安裝半導體晶片15a、15b。而且，分別經由接線17a、17b使焊墊電極16a、16b與端子電極12a、12b分別電性連接。
接著，如圖3(d)所示，藉由使用射出成形(injection molding)等方法，於基材10之表面側形成密封樹脂18，以密封樹脂18密封半導體晶片15a、15b及接線17a、17b。
接著，如圖3(e)所示，在基材10之背面側，於端子電極22上形成焊球28。
接著，如圖3(f)所示，藉由使用切割等方法，而以單片化區域20為單位將基材10切斷。
(第4實施形態)
圖4係表示第4實施形態之半導體記憶裝置之概略構成的方塊圖。
圖4中，於半導體模組1上搭載有控制器2及NAND記憶體3。另，該半導體模組1例如可使用圖1(a)之構成。而且，控制器2與NAND記憶體3、CPU晶片組4及DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)5連接。
此處，控制器2與CPU晶片組4之間之資料通信，例如可依據SATA(Serial Advanced Technology Attachment，序列先進技術附件)規格。例如，於SATA1之規格中，資料傳輸速度為150 MB/sec，每1位元為8倍之1000 Mbit/sec。另一方面，控制器2與DRAM5之間之資料通信可依據DDR(Double Data Rate，雙資料速率)200之規格。例如，於DDR200中，作動頻率為200 MHz、實頻率為100 MHz。
此處，於使用圖1(a)之構成作為半導體模組1之情形時，控制器2經由圖1(a)之焊球28與CPU晶片組4及DRAM5電性連接。
因此，藉由於電鍍引出線23上設置間隙24，而可減少附加至端子電極22之短截配線，從而可降低附加至在控制器2與CPU晶片組4或DRAM5之間交換之信號之短截線雜訊。
另，控制器2與NAND記憶體3之間之資料通信之資料傳輸速度慢於控制器2與CPU晶片組4或DRAM5之間之資料通信。此處，於使用圖1(a)之構成作為半導體模組1之情形時，控制器2經由端子電極12a、12b與NAND記憶體3電性連接。因此，對於連接於端子電極12a、12b之電鍍引出線，並非一定要設置間隙。
(第5實施形態)
圖5(a)~圖8(a)及圖5(b)~圖8(b)係表示第5實施形態之半導體模組之各層之概略構成的平面圖，圖9係表示於圖5(a)之F-F線處切斷之概略構成的剖面圖。另，該第5實施形態中，以使用4層基板之情形為例。又，圖5(a)表示印刷基板31上之安裝狀態，圖5(b)表示印刷基板31之第1層配線層之構成，圖6(a)表示印刷基板31之第2層配線層之構成，圖6(b)表示印刷基板31之第3層配線層之構成，圖7(a)表示印刷基板31之間隙55形成前之第4層配線層之構成，圖7(b)表示印刷基板31之間隙55形成後之第4層配線層之構成，圖8(a)表示印刷基板31之第1層配線層之阻焊劑層36之構成，圖8(b)表示印刷基板31之第4層配線層之阻焊劑層45之構成。又，於圖5(a)~圖8(a)及圖5(b)~圖8(b)中，省略了接地圖案及電源圖案。
圖5(a)及圖9中，於印刷基板31之表面形成有端子電極 34、44a、44b。而且，以使端子電極34、44a、44b之表面露出之方式，於印刷基板31之表面形成有阻焊劑層36。此處，於自阻焊劑層36露出之端子電極34、44a、44b之表面形成有金屬被覆層48b。
又，於印刷基板31之表面側安裝有半導體晶片32、41-1~41-8。另，可於各半導體晶片41-1~41-8上形成例如NAND記憶體。可於半導體晶片32上形成例如驅動控制NAND記憶體之控制器。
此處，於半導體晶片32上形成有焊墊電極33，於各半導體晶片41-1~41-8上分別形成有焊墊電極43-1~43-8。另，焊墊電極43-1~43-8可沿各半導體晶片41-1~41-8之一端而配置。而且，半導體晶片41-1~41-8以露出焊墊電極43~1~43-8之方式互相錯開，並且依序積層於印刷基板31上。此時，半導體晶片41-1~41-5可沿一定方向錯開配置，半導體晶片41-6~41-8可沿其相反方向錯開配置。
而且，焊墊電極33經由接線35而電性連接於端子電極34。焊墊電極43-1~43-4經由接線42-1~42-4而電性連接於端子電極44a。焊墊電極43-5~43-8經由接線42-5~42-8而電性連接於端子電極44b。
另，於形成接線42-1~42-8之情形時，可於將半導體晶片41-1~41-4安裝於印刷基板31上後形成接線42-1~42-4，其後，將半導體晶片41-5~41-8安裝於印刷基板31上後形成接線42-5~42-8。
又，圖5(b)中，於第1層配線層31-1上形成有端子電極 34、44a、44b、信號線51-1、電鍍引出線52-1及通孔53-1、54-1。
此處，電鍍引出線52-1連接於端子電極34、44a、44b。又，通孔53-1可將本層之信號線51-1連接於異層之信號線。通孔54-1可將本層之電鍍引出線52-1連接於異層之電鍍引出線。
又，圖6(a)中，於第2層配線層31-2上形成有信號線51-2、電鍍引出線52-2及通孔53-2、54-2。此處，通孔53-2可將本層之信號線51-2連接於異層之信號線。通孔54-2可將本層之電鍍引出線52-2連接於異層之電鍍引出線。
又，圖6(b)中，於第3層配線層31-3上形成有信號線51-3、電鍍引出線52-3及通孔53-3、54-3。此處，通孔53-3可將本層之信號線51-3連接於異層之信號線。通孔54-3可將本層之電鍍引出線52-3連接於異層之電鍍引出線。
又，圖7(a)中，於形成圖7(b)之間隙55前之第4層配線層31-4上形成有端子電極46、信號線51-4、電鍍引出線52-4及通孔53-4、54-4。
此處，電鍍引出線52-4連接於端子電極46。又，通孔53-4可將本層之信號線51-4連接於異層之信號線。通孔54-4可將本層之電鍍引出線52-4連接於異層之電鍍引出線。
而且，如圖7(b)所示，於在端子電極46上形成金屬被覆層48a後，於電鍍引出線52-4上形成間隙55，藉此將電鍍引出線52-4於中途分斷。
又，圖8(a)中，於印刷基板31之表面以覆蓋端子電極 34、44a、44b、信號線51-1、電鍍引出線52-1及通孔53-1、54-1之方式形成有阻焊劑層36。此處，於阻焊劑層36上形成有使端子電極34、44a、46b之表面露出之開口部56。
又，圖8(b)及圖9中，於印刷基板31之背面以覆蓋端子電極46、信號線51-4、電鍍引出線52-4及通孔53-4、54-4之方式形成有阻焊劑層45。此處，於阻焊劑層45上形成有使端子電極46及間隙55之表面露出之開口部57、58。於端子電極46上經由金屬被覆層48a而接合有焊球47。
此處，藉由於電鍍引出線52-4上設置間隙55，而無需為縮短附加至端子電極46之短截配線而整個去除電鍍引出線52-4。因此，無需遍及電鍍引出線52-4整體地去除阻焊劑層45，而可防止自阻焊劑層45露出信號線51-4及通孔53-4、54-4，故而可抑制信號品質之下降。
另，上述第5實施形態中，雖已就於印刷基板31上僅積層8層半導體晶片41-1~41-8之方法進行了說明，但該積層數並不限定於8，若為1層以上則可為任意層。
(第6實施形態)
圖10(a)係表示第6實施形態之半導體模組之概略構成的剖面圖，圖10(b)係表示第6實施形態之半導體模組之概略構成的平面圖。另，圖10(a)係於圖10(b)之C-C線處切斷所得之剖面圖。
圖10(a)及圖10(b)中，於該半導體模組中，代替圖1之半導體模組之印刷基板11而設置有印刷基板11'。於印刷基板 11'上，代替印刷基板11之恆定電位圖案21及電鍍引出線23而設置有恆定電位圖案21'及電鍍引出線23'。另，恆定電位圖案21'既可為接地圖案，亦可為電源圖案。
此處，於電鍍引出線23'上設置有間隙24。而且，電鍍引出線23'之端部係以與恆定電位圖案21'對向之方式配置。例如，電鍍引出線23'亦可以由恆定電位圖案21'包圍之方式配置。或者，恆定電位圖案21'亦可於電鍍引出線23'之外側連續地配置於印刷基板11之周圍。
另，於在電鍍引出線23'上形成間隙24之前，電鍍引出線23'連接於恆定電位圖案21'。而且，可於電鍍引出線23'連接於恆定電位圖案21'之狀態下，於端子電極22之表面形成金屬被覆層14a。而且，可於在端子電極22之表面形成金屬被覆層14a後，於電鍍引出線23'上形成間隙24。
此處，藉由於在電鍍引出線23'上形成間隙24之前，使電鍍引出線23'連接於恆定電位圖案21'，而可防止由電鍍引出線23'分斷恆定電位圖案21'。因此，無需為連接恆定電位圖案21'而設置圖1之通孔25及異層配線26，且無需為避開異層配線26而使信號線迂迴，故而可提高信號品質。
(第7實施形態)
圖11(a)~圖14(a)及圖11(b)~圖14(b)係表示第7實施形態之半導體模組之各層中之每一層之概略構成的平面圖。另，該第7實施形態中，以使用4層基板之情形為例。又，圖11(a)表示印刷基板61上之安裝狀態，圖11(b)表示印刷基板61之第1層配線層之構成，圖12(a)表示印刷基板61之 第2層配線層之構成，圖12(b)表示印刷基板61之第3層配線層之構成，圖13(a)表示印刷基板61之形成間隙77前之第4層配線層之構成，圖13(b)表示印刷基板61之形成間隙77後之第4層配線層之構成，圖14(a)表示印刷基板61之第1層配線層之阻焊劑層36之構成，圖14(b)表示印刷基板61之第4層配線層之阻焊劑層45之構成。
圖11(a)中，於印刷基板61之表面形成有端子電極34、44a、44b。而且，以使端子電極34、44a、44b之表面露出之方式，於印刷基板61之表面形成有阻焊劑層36。此處，於自阻焊劑層36露出之端子電極34、44a、44b之表面形成有金屬被覆層48b。又，於印刷基板61之表面側安裝有半導體晶片32、41-1~41-8。
而且，焊墊電極33經由接線35而電性連接於端子電極34。焊墊電極43-1~43-4經由接線42-1~42-4而電性連接於端子電極44a。焊墊電極43-5~43-8經由接線42-5~42-8而電性連接於端子電極44b。
又，圖11(b)中，於第1層配線層61-1上形成有端子電極34、44a、44b、信號線71-1、電鍍引出線72-1及通孔73-1、74-1。
此處，電鍍引出線72-1連接於端子電極34、44a、44b。又，通孔73-1可將本層之信號線71-1連接於異層之信號線。通孔74-1可將本層之電鍍引出線72-1連接於異層之電鍍引出線。
又，圖12(a)中，於第2層配線層61-2上形成有信號線71- 2、電鍍引出線72-2、通孔73-2、74-2、接地圖案75-2及電源圖案76-2。此處，通孔73-2可將本層之信號線71-2連接於異層之信號線。通孔74-2可將本層之電鍍引出線72-2連接於異層之電鍍引出線。
又，圖12(b)中，於第3層配線層61-3上形成有信息線71-3、電鍍引出線72-3、通孔73-3、74-3、接地圖案75-3及電源圖案76-3。此處，通孔73-3可將本層之信號線71-3連接於異層之信號線。通孔74-3可將本層之電鍍引出線72-3連接於異層之電鍍引出線。
又，圖13(a)中，於形成圖13(b)之間隙77前之第4層配線層61-4上形成有端子電極46、信號線71-4、電鍍引出線72-4、通孔73-4、74-4、接地圖案75-4及電源圖案76-4。另，電鍍引出線72-4可以由接地圖案75-4或電源圖案76-4包圍周圍之方式配置。
此處，電鍍引出線72-4連接於端子電極46，並且連接於接地圖案75-4或電源圖案76-4。又，通孔73-4可將本層之信號線71-4連接於異層之信號線。通孔74-4可將本層之電鍍引出線72-4連接於異層之電鍍引出線。
而且，如圖13(b)所示，於在端子電極46上形成金屬被覆層48a後，於電鍍引出線72-4上形成間隙77，而將電鍍引出線72-4與接地圖案75-4及電源圖案76-4分斷。此時，間隙77可以使電鍍引出線72-4之端部與接地圖案75-4及電源圖案76-4對向之方式配置。
又，圖14(a)中，於印刷基板61之表面以覆蓋端子電極 34、44a、44b、信號線71-1、電鍍引出線72-1及通孔73-1、74-1之方式形成有阻焊劑層36。此處，於阻焊劑層36上形成有使端子電極34、44a、44b之表面露出之開口部78。
又，圖14(b)中，於印刷基板61之背面，以覆蓋端子電極46、信號線71-4、電鍍引出線72-4、通孔73-4、74-4、接地圖案75-4及電源圖案76-4之方式形成有阻焊劑層45。此處，於阻焊劑層45上形成有使端子電極46及間隙77之表面露出之開口部57、79。
此處，於在電鍍引出線72-4上形成間隙77前，使電鍍引出線72-4連接於接地圖案75-4或電源圖案76-4，藉此可防止由電鍍引出線72-4分斷接地圖案75-4及電源圖案76-4。
(第8實施形態)
圖15(a)係表示第8實施形態之半導體模組之概略構成的剖面圖，圖15(b)係表示第8實施形態之半導體模組之概略構成的平面圖。另，圖15(a)係於圖15(b)之D-D線處切斷之剖面圖。
圖15(a)及圖15(b)中，於印刷基板81之表面形成有端子電極82a、82b及電鍍引出線80。而且，以使端子電極82a、82b之表面露出之方式，於印刷基板81之表面形成有阻焊劑層83。此處，於自阻焊劑層83露出之端子電極82a、82b之表面形成有金屬被覆層84b。
又，於印刷基板81之表面側安裝有半導體晶片85a及印刷基板101，於印刷基板101之表面側安裝有半導體晶片 85b。另，半導體晶片85a可裸晶安裝於印刷基板81之表面側。半導體晶片85b可以BGA(Ball Grid Array，球狀柵格陣列)安裝於印刷基板81之表面側。可於半導體晶片85b上形成例如NAND記憶體。可於半導體晶片85a上形成例如驅動控制NAND記憶體之控制器。
此處，於半導體晶片85a上形成有焊墊電極86a。而且，焊墊電極86a經由接線87a而電性連接於端子電極82a。又，於印刷基板81之表面側設置有密封樹脂88a，以密封樹脂88a密封半導體晶片85a及接線87a。
又，於印刷基板101之表面形成有端子電極102。而且，以使端子電極102之表面露出之方式，於印刷基板101之表面形成有阻焊劑層103。又，於半導體晶片85b上形成有焊墊電極86b。而且，焊墊電極86b經由接線87b而電性連接於端子電極102。又，於印刷基板101之表面側設置有密封樹脂88b，以密封樹脂88b密封半導體晶片85b及接線87b。又，於印刷基板101之背面形成有端子電極98。而且，以使端子電極98之表面露出之方式，於印刷基板101之背面形成有阻焊劑層97。而且，於端子電極98上形成有焊球99，焊球99經由金屬被覆層84b而接合於端子電極82b。
另一方面，於印刷基板81之背面形成有電鍍引出線93，且於電鍍引出線93上設置間隙94，藉此將電鍍引出線93於中途分斷。此處，於在電鍍引出線93上設置間隙94前，電鍍引出線93經由通孔92及電鍍引出線80而電性連接於端子電極82a、82b。另，為減少電鍍引出線93作為短截配線附 加至端子電極82b之數量，電鍍引出線93之間隙94較佳配置於通孔92之附近。又，於印刷基板81之背面，以避開通孔92及電鍍引出線93之方式而形成有恆定電位圖案91。另，恆定電位圖案91既可為接地圖案，亦可為電源圖案。而且，以使電鍍引出線93之間隙94之表面露出之方式，於印刷基板81之背面形成有阻焊劑層104。另，可使電鍍引出線93中藉由阻焊劑層104而露出之範圍大於間隙94。而且，於自阻焊劑層104露出之電鍍引出線93之一部分之表面形成有金屬被覆層84a。
又，恆定電位圖案91由電鍍引出線93分斷。而且，由電鍍引出線93分斷之恆定電位圖案91藉由使用連接於通孔95之異層配線96而彼此電性連接。
此處，藉由保持使電鍍引出線93殘留於印刷基板81上之狀態而於電鍍引出線93上設置間隙94，從而可不超出需要地擴大電鍍引出線93自阻焊劑層104露出之範圍，而減少附加至端子電極82b上之短截配線。因此，可抑制印刷基板81之可靠性之下降，且可降低附加至信號之短截線雜訊，從而可抑制信號品質之下降。
(第9實施形態)
圖16(a)、圖17(a)、圖16(b)及圖17(b)係表示第9實施形態之半導體模組之各層中之每一層之概略構成的平面圖。另，該第9實施形態中，以使用4層基板之情形為例。又，圖16(a)表示印刷基板111上之安裝狀態，圖16(b)表示印刷基板111之第1層配線層之構成，圖17(a)表示印刷基板111 之形成間隙137前之第4層配線層之構成，圖17(b)表示印刷基板111之形成間隙137後之第4層配線層之構成。就印刷基板111之第2層配線層及第3層配線層予以省略。
圖16(a)中，於印刷基板111之表面形成有端子電極114。此處，可對端子電極114之表面實施電鍍。又，於半導體晶片112上形成有焊墊電極113。而且，半導體晶片112安裝於印刷基板111之表面，焊墊電極113經由接線115而電性連接於端子電極114。又，於印刷基板111之表面經由焊球122而安裝有BGA121。另，可於BGA121上搭載例如形成有NAND記憶體之半導體晶片。可於半導體晶片112上形成例如驅動控制NAND記憶體之控制器。
又，圖16(b)中，於第1層配線層111-1上形成有端子電極114、133、電鍍引出線131-1、通孔132-1及接地圖案134。另，端子電極133上可接合圖16(a)之焊球122。
此處，電鍍引出線131-1連接於端子電極114及通孔132-1。又，通孔132-1可將本層之電鍍引出線131-1連接於異層之電鍍引出線。
又，圖17(a)中，於形成圖17(b)之間隙137前之第4層配線層111-4上形成有電鍍引出線131-4、通孔132-4及電源圖案135、136。
此處，通孔132-4可將本層之電鍍引出線131-4連接於異層之電鍍引出線。
而且，如圖17(b)所示，於對端子電極114、133實施電鍍後，於電鍍引出線131-4上形成間隙137，藉此可將電鍍引 出線131-4於中途分斷。
(第10實施形態)
圖18(a)係表示第10實施形態之半導體模組之概略構成的剖面圖，圖18(b)係表示第10實施形態之半導體模組之概略構成的平面圖。另，圖18(a)係於圖18(b)之E-E線處切斷所得之剖面圖。
圖18(a)及圖18(b)中，於該半導體模組中，代替圖15之半導體模組之印刷基板81而設置有印刷基板81'。於印刷基板81'上，代替印刷基板81之恆定電位圖案91及電鍍引出線93而設置有恆定電位圖案91'及電鍍引出線93'。另，恆定電位圖案91'既可為接地圖案，亦可為電源圖案。
此處，於電鍍引出線93'上設置有間隙94。而且，電鍍引出線93'之端部係以與恆定電位圖案91'對向之方式配置。例如，電鍍引出線93'亦可以由恆定電位圖案91'包圍之方式配置。
另，於在電鍍引出線93'上形成間隙94前，電鍍引出線93'連接於恆定電位圖案91'。而且，可於電鍍引出線93'連接於恆定電位圖案91'之狀態下，於端子電極82a、82b之表面形成金屬被覆層84b。而且，可於在端子電極82a、82b之表面上形成金屬被覆層84b後，於電鍍引出線93'上形成間隙94。
此處，於在電鍍引出線93'上形成間隙94前，使電鍍引出線93'連接於恆定電位圖案91'，藉此可防止由電鍍引出線93'分斷恆定電位圖案91'。
(第11實施形態)
圖19係表示第11實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖19中，於該半導體模組中，代替圖17(b)之第4層配線層111-4而設置有第4層配線層111-4'。於第4層配線層111-4'上，代替第4層配線層111-4之電源圖案135、電鍍引出線131-4及間隙137而設置有電源圖案135'、電鍍引出線131-4'及間隙137'。此處，電鍍引出線131-4'之端部係以與電源圖案135'對向之方式配置。
另，於在電鍍引出線131-4'上形成間隙137'前，電鍍引出線131-4'連接於電源圖案135'。而且，可於電鍍引出線131-4'連接於電源圖案135'之狀態下，對圖16(a)之端子電極133之表面實施電鍍。而且，可於對端子電極133之表面實施電鍍後，於電鍍引出線131-4'上形成間隙137'。
此處，於在電鍍引出線131-4'上形成間隙137'前，使電鍍引出線131-4'連接於電源圖案135'，藉此可防止由電鍍引出線131-4'分斷電源圖案135'。
雖已說明本發明之若干實施形態，但該等實施形態係作為案例而提出者，而並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態予以實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、及變更。該等實施形態或其變形包含於發明之範圍或主旨內，並且包含於申請專利範圍所揭示之發明及與其均等之範圍內。
2‧‧‧控制器
3‧‧‧NAND記憶體
4‧‧‧CUP晶片組
5‧‧‧DRAM
10‧‧‧基材
11‧‧‧印刷基板
11'‧‧‧印刷基板
12a‧‧‧端子電極
12b‧‧‧端子電極
13‧‧‧阻焊劑層
14a‧‧‧金屬被覆層
14b‧‧‧金屬被覆層
15a‧‧‧半導體晶片
15b‧‧‧半導體晶片
16a‧‧‧焊墊電極
16b‧‧‧焊墊電極
17a‧‧‧接線
17b‧‧‧接線
18‧‧‧密封樹脂
20‧‧‧單片化區域
21‧‧‧恆定電位圖案
21'‧‧‧恆定電位圖案
22‧‧‧端子電極
23‧‧‧電鍍引出線
23'‧‧‧電鍍引出線
24‧‧‧間隙
25‧‧‧通孔
26‧‧‧異層配線
27‧‧‧阻焊劑層
28‧‧‧焊球
31‧‧‧印刷基板
31-1‧‧‧第1層配線層
31-2‧‧‧第2層配線層
31-3‧‧‧第3層配線層
31-4‧‧‧第4層配線層
32‧‧‧半導體晶片
33‧‧‧焊墊電極
34‧‧‧端子電極
35‧‧‧端子電極
35‧‧‧接線
36‧‧‧阻焊劑層
41-1~41-8‧‧‧半導體晶片
42-1~42-8‧‧‧接線
43-1~43-8‧‧‧焊墊電極
44a‧‧‧端子電極
44b‧‧‧端子電極
45‧‧‧阻焊劑層
46‧‧‧端子電極
47‧‧‧焊球
48a‧‧‧金屬被覆層
48b‧‧‧金屬被覆層
51-1‧‧‧信號線
51-2‧‧‧信號線
51-3‧‧‧信號線
51-4‧‧‧信號線
52-1‧‧‧電鍍引出線
52-2‧‧‧電鍍引出線
52-3‧‧‧電鍍引出線
52-4‧‧‧電鍍引出線
53-1‧‧‧通孔
53-2‧‧‧通孔
53-3‧‧‧通孔
53-4‧‧‧通孔
54-1‧‧‧通孔
54-2‧‧‧通孔
54-3‧‧‧通孔
54-4‧‧‧通孔
55‧‧‧間隙
56‧‧‧開口部
57‧‧‧開口部
58‧‧‧開口部
61‧‧‧印刷基板
61-1‧‧‧第1層配線層
61-2‧‧‧第2層配線層
61-3‧‧‧第3層配線層
61-4‧‧‧第4配線層
71-1‧‧‧信號線
71-2‧‧‧信號線
71-3‧‧‧信號線
71-4‧‧‧信號線
72-1‧‧‧電鍍引出線
72-2‧‧‧電鍍引出線
72-3‧‧‧電鍍引出線
72-4‧‧‧電鍍引出線
73-1‧‧‧通孔
73-2‧‧‧通孔
73-3‧‧‧通孔
73-4‧‧‧通孔
74-1‧‧‧通孔
74-2‧‧‧通孔
74-3‧‧‧通孔
74-4‧‧‧通孔
75-2‧‧‧接地圖案
75-3‧‧‧接地圖案
75-4‧‧‧接地圖案
76-2‧‧‧電源圖案
76-3‧‧‧電源圖案
76-4‧‧‧電源圖案
77‧‧‧間隙
78‧‧‧開口部
79‧‧‧開口部
80‧‧‧電鍍引出線
81‧‧‧印刷基板
81'‧‧‧印刷基板
82a‧‧‧端子電極
82b‧‧‧端子電極
83‧‧‧阻焊劑層
84a‧‧‧金屬被覆層
84b‧‧‧金屬被覆層
85a‧‧‧半導體晶片
85b‧‧‧半導體晶片
86a‧‧‧焊墊電極
86b‧‧‧焊墊電極
87a‧‧‧接線
87b‧‧‧接線
88a‧‧‧密封樹脂
88b‧‧‧密封樹脂
91‧‧‧恆定電位圖案
91'‧‧‧恆定電位圖案
92‧‧‧通孔
93‧‧‧電鍍引出線
93'‧‧‧電鍍引出線
94‧‧‧間隙
95‧‧‧通孔
96‧‧‧異層配線
97‧‧‧阻焊劑層
98‧‧‧端子電極
99‧‧‧焊球
101‧‧‧印刷基板
102‧‧‧端子電極
103‧‧‧阻焊劑層
104‧‧‧阻焊劑層
111‧‧‧印刷基板
111-1‧‧‧第1層配線層
111-4‧‧‧第4層配線層
111-4'‧‧‧第4層配線層
112‧‧‧半導體晶片
113‧‧‧焊墊電極
114‧‧‧端子電極
114‧‧‧端子電極
115‧‧‧接線
121‧‧‧BGA
122‧‧‧焊球
131-1‧‧‧電鍍引出線
131-4‧‧‧電鍍引出線
131-4'‧‧‧電鍍引出線
132-1‧‧‧通孔
132-4‧‧‧通孔
133‧‧‧端子電極
134‧‧‧接地圖案
135‧‧‧電源圖案
135'‧‧‧電源圖案
136‧‧‧電源圖案
137‧‧‧間隙
137'‧‧‧間隙
PL1‧‧‧饋電線
PL2‧‧‧饋電端子
圖1(a)係表示第1實施形態之半導體模組之概略構成的剖面圖，圖1(b)係表示第1實施形態之半導體模組之概略構成的平面圖。
圖2(a)係表示第2實施形態之印刷基板之製造方法的平面圖，圖2(b)~圖2(d)係表示第2實施形態之印刷基板之製造方法的剖面圖。
圖3(a)係表示第3實施形態之半導體模組之製造方法的平面圖，圖3(b)~圖3(f)係表示第3實施形態之半導體模組之製造方法的剖面圖。
圖4係表示第4實施形態之半導體記憶裝置之概略構成的方塊圖。
圖5(a)及圖5(b)係表示第5實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖6(a)及圖6(b)係表示第5實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖7(a)及圖7(b)係表示第5實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖8(a)及圖8(b)係表示第5實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖9係表示於圖5(a)之F-F線處切斷之概略構成的剖面圖。
圖10(a)係表示第6實施形態之半導體模組之概略構成的剖面圖，圖10(b)係表示第6實施形態之半導體模組之概略構成的平面圖。
圖11(a)及圖11(b)係表示第7實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖12(a)及圖12(b)係表示第7實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖13(a)及圖13(b)係表示第7實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖14(a)及圖14(b)係表示第7實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖15(a)係表示第8實施形態之半導體模組之概略構成的剖面圖，圖15(b)係表示第8實施形態之半導體模組之概略構成的平面圖。
圖16(a)及圖16(b)係表示第9實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖17(a)及圖17(b)係表示第9實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
圖18(a)係表示第10實施形態之半導體模組之概略構成的剖面圖，圖18(b)係表示第10實施形態之半導體模組之概略構成的平面圖。
圖19係表示第11實施形態之半導體模組之各層中之每一層之概略構成的平面圖。
11‧‧‧印刷基板
12a‧‧‧端子電極
12b‧‧‧端子電極
13‧‧‧阻焊劑層
14a‧‧‧金屬被覆層
14b‧‧‧金屬被覆層
15a‧‧‧半導體晶片
15b‧‧‧半導體晶片
16a‧‧‧焊墊電極
16b‧‧‧焊墊電極
17a‧‧‧接線
17b‧‧‧接線
18‧‧‧密封樹脂
21‧‧‧恆定電位圖案
22‧‧‧端子電極
23‧‧‧電鍍引出線
24‧‧‧間隙
25‧‧‧通孔
26‧‧‧異層配線
27‧‧‧阻焊劑層
28‧‧‧焊球

Claims (20)

  1. 一種半導體模組，其特徵在於包括：基板；半導體晶片，其安裝於上述基板上；端子電極，其形成於上述基板上，且上述端子電極係電性連接於上述半導體晶片；金屬被覆層，其被覆上述端子電極；配線，其包括：第1配線部分，其沿第1方向延伸，且上述第1配線部分係電性連接於上述端子電極；及第2電性浮動配線部分，其係於與上述第1配線部分分離的位置沿上述第1方向延伸，且上述第2配線部分之一端部係沿上述第1方向與上述第1配線部分之一端部對向；及圖案，其配置於上述端子電極與上述配線之周圍；其中上述圖案係與上述第1配線部分之上述端部及上述第2配線部分之上述端部間之任一部分分離。
  2. 如請求項1之半導體模組，其中上述第2配線部分係延伸至上述基板之一端部。
  3. 如請求項1之半導體模組，其中上述圖案係電源圖案或接地圖案。
  4. 如請求項1之半導體模組，其中更包括形成於上述端子電極上之焊球。
  5. 如請求項1之半導體模組，其中更包括：阻焊劑層，其以覆蓋上述配線之方式形成於上述基板上；及 開口部，其以露出上述與上述第1配線部分分離的位置之方式形成於上述阻焊劑層上。
  6. 如請求項1之半導體模組，其中上述半導體晶片包括：第1半導體晶片，其形成有NAND記憶體；及第2半導體晶片，其形成有驅動控制上述NAND記憶體之控制器；且上述第1及第2半導體晶片安裝於上述基板之表面側。
  7. 如請求項6之半導體模組，其中上述第1及第2半導體晶片係裸晶安裝於上述基板之上述表面側。
  8. 如請求項7之半導體模組，其中上述第1半導體晶片於上述基板之上述表面側積層有複數層。
  9. 如請求項8之半導體模組，其中上述端子電極及上述引出線係形成於上述基板之背面側。
  10. 如請求項7之半導體模組，其中上述第1及第2半導體晶片經由接線而與上述基板電性連接。
  11. 如請求項10之半導體模組，其中更包含密封樹脂，該密封樹脂於上述基板之上述表面側密封上述第1及第2半導體晶片及上述接線。
  12. 如請求項6之半導體模組，其中上述第1半導體晶片係BGA安裝於上述基板之上述表面側，上述第2半導體晶片係裸晶安裝於上述基板之上述表面側。
  13. 如請求項12之半導體模組，其中上述第1半導體晶片於上述BGA上積層有複數層。
  14. 如請求項13之半導體模組，其中上述端子電極係形成於 上述基板之上述表面，上述配線係形成於上述基板之上述背面側，上述端子電極與上述配線經由形成於上述基板上之通孔而電性連接。
  15. 如請求項14之半導體模組，其中上述第2半導體晶片經由接線而與上述基板電性連接。
  16. 如請求項15之半導體模組，其中更包含密封樹脂，該密封樹脂於上述基板之上述表面側密封上述第2半導體晶片及上述接線。
  17. 一種半導體模組，其特徵在於包括：基板；半導體晶片，其安裝於上述基板上；端子電極，其形成於上述基板上，且上述端子電極係電性連接於上述半導體晶片；金屬被覆層，其被覆上述端子電極；及配線，其包括：第1配線部分，其沿第1方向延伸，且上述第1配線部分係電性連接於上述端子電極；及第2電性浮動配線部分，其係於與上述第1配線部分分離的位置沿上述第1方向延伸，且上述第2配線部分之端部係沿上述第1方向與上述第1配線部分之端部對向；其中上述金屬被覆層係電鍍層，上述配線係電鍍配線。
  18. 如請求項17之半導體模組，其中上述第2配線部分係延伸至上述基板之一端部。
  19. 一種半導體模組，其特徵在於包括： 基板；半導體晶片，其安裝於上述基板上；端子電極，其形成於上述基板上，且上述端子電極係電性連接於上述半導體晶片；金屬被覆層，其被覆上述端子電極；及配線，其包括：第1配線部分，其沿第1方向延伸，且上述第1配線部分係電性連接於上述端子電極；及第2電性浮動配線部分，其係於與上述第1配線部分分離的位置沿上述第1方向延伸，且上述第2配線部分之一端部係沿上述第1方向與上述第1配線部分之一端部對向；其中上述端子電極、上述第1配線部分及上述第2配線部分係沿與上述基板之上或下表面平行之同一表面縱向延伸。
  20. 如請求項19之半導體模組，其中上述第2配線部分係延伸至上述基板之一端部。
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