JPH02306690A - 表面実装用配線基板の製造方法 - Google Patents
表面実装用配線基板の製造方法Info
- Publication number
- JPH02306690A JPH02306690A JP1128038A JP12803889A JPH02306690A JP H02306690 A JPH02306690 A JP H02306690A JP 1128038 A JP1128038 A JP 1128038A JP 12803889 A JP12803889 A JP 12803889A JP H02306690 A JPH02306690 A JP H02306690A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- wiring board
- plating
- bonding
- die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 title abstract 5
- 238000007747 plating Methods 0.000 claims abstract description 35
- 239000004020 conductor Substances 0.000 claims abstract description 3
- 238000009713 electroplating Methods 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 239000006071 cream Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
- H05K3/242—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10954—Other details of electrical connections
- H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
- H05K2203/0228—Cutting, sawing, milling or shearing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/049—Wire bonding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/17—Post-manufacturing processes
- H05K2203/175—Configurations of connections suitable for easy deletion, e.g. modifiable circuits or temporary conductors for electroplating; Processes for deleting connections
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は表面実装用配線基板の製造方法に係り、特にダ
イ・パッドやボンディング・パッドのAuめっき被覆工
程を改良した表面実装用配線基板の製、遣方法に関する
。
イ・パッドやボンディング・パッドのAuめっき被覆工
程を改良した表面実装用配線基板の製、遣方法に関する
。
(従来の技術)
たとえば多層型配線基板などの配線基板の片面もしくは
両面に、5OP−LSl、QPP−LSI 、チップコ
ンデンサー、チップ抵抗、ベアチップなどの電子部品を
搭載・実装して成るハイブリッド回路(装置)が、各種
の電子機器類に広く実用に供されている。しかして、上
記ハイブリッド回路(装置)の構成においては、配線基
板の所定領域面に被着形成したダイ・パッド部に各種電
子部品を搭載・実装(マウント)するとともに、一方で
はボンディング・パッド部にワイヤーボンディングして
いる。つまり、CuやAIなどで形成されたダイ・パッ
ドおよびボンディング・パッドを、Auめっき層でさら
に被覆し安定化させてダイ・パッド部には、たとえばク
リーム半田を介して電子部品を搭載配置してリフロー半
田付けにより実装し、またボンディング・パッド部はボ
ンディングワイヤーによりICチップと接続して、所要
の各種電子部品を搭載・実装したハイブリッド回路を構
成している。
両面に、5OP−LSl、QPP−LSI 、チップコ
ンデンサー、チップ抵抗、ベアチップなどの電子部品を
搭載・実装して成るハイブリッド回路(装置)が、各種
の電子機器類に広く実用に供されている。しかして、上
記ハイブリッド回路(装置)の構成においては、配線基
板の所定領域面に被着形成したダイ・パッド部に各種電
子部品を搭載・実装(マウント)するとともに、一方で
はボンディング・パッド部にワイヤーボンディングして
いる。つまり、CuやAIなどで形成されたダイ・パッ
ドおよびボンディング・パッドを、Auめっき層でさら
に被覆し安定化させてダイ・パッド部には、たとえばク
リーム半田を介して電子部品を搭載配置してリフロー半
田付けにより実装し、またボンディング・パッド部はボ
ンディングワイヤーによりICチップと接続して、所要
の各種電子部品を搭載・実装したハイブリッド回路を構
成している。
ところで、上〒己表面実装用配線基板は一般に次のよう
にして製造している。すなわち、配線基板の片面もしく
は両面の所定領域に、先ず他の回路パターンとともにダ
イ・パッドやポンディングパッドを選択的なエツチング
処理により形成する。なお、この際前記ダイ・パッドや
ポンディングパッドは、それぞれ電解Auめっきを行う
ための導通端子(めっきライン)をそれぞれ配線基板の
外周部まで引き出し形成しておき、この導通端子をめっ
き端子として所要のAu電解めっきを行い、表面実装用
配線基板を得ている。
にして製造している。すなわち、配線基板の片面もしく
は両面の所定領域に、先ず他の回路パターンとともにダ
イ・パッドやポンディングパッドを選択的なエツチング
処理により形成する。なお、この際前記ダイ・パッドや
ポンディングパッドは、それぞれ電解Auめっきを行う
ための導通端子(めっきライン)をそれぞれ配線基板の
外周部まで引き出し形成しておき、この導通端子をめっ
き端子として所要のAu電解めっきを行い、表面実装用
配線基板を得ている。
(発明が解決しようとする課題)
しかし、前記表面実装用配線基板の製造方法には次のよ
うな不都合がある。つまり、ダイ・パッドやポンディン
グパッドに、それぞれ電解Auめっきを行うためそれぞ
れ配線基板の外周部まで導通端子を引き出した構成を採
っており、このため、信号線(信号ライン)の配線密度
に制約が生じる。
うな不都合がある。つまり、ダイ・パッドやポンディン
グパッドに、それぞれ電解Auめっきを行うためそれぞ
れ配線基板の外周部まで導通端子を引き出した構成を採
っており、このため、信号線(信号ライン)の配線密度
に制約が生じる。
特に搭載・実装する電子部品数が多い場合や電子部品の
端子リード数が多い場合には、前記パッド数も多くなる
ため電解Auめっき用導通端子が占める領域も必然的に
増大するので、実質的には実装密度の低下を招来するこ
とになる。
端子リード数が多い場合には、前記パッド数も多くなる
ため電解Auめっき用導通端子が占める領域も必然的に
増大するので、実質的には実装密度の低下を招来するこ
とになる。
[発明の構成]
(課題を解決するための手段)
本発明は上記事情に対処してなされたもので、配線基板
の所定領域面にCuもしくはAIから成るダイ・パッド
およびボンディング・パッドの少くともいずれかを互い
に電気的に接続して複数個形成する工程と、前記形成し
た各パッド面上に電解めっきによりAuめっき層を被覆
形成する工程と、前記Auめっき層を被、型形成した配
線基板の所要領域を選択的に切除し各パッドを電気的に
接続した導体を切離して各パッドを互いに電気的に隔絶
する工程とを具備して成ることを特徴とする。すなわち
、本発明は配線基板の所定領域面に形成したダイ・パッ
ドやボンディング・パッドなどの複数個を予め微細な配
線パターンで互いに電気的に接続しておき、−のめっき
用導通端子によって各パッド面上に電解Auめっき層を
被覆形成した後、前記微細な配線パターンを切断してダ
イ・パッドやボンディング・パッドを互いに電気的に隔
絶、独立化することを骨子とするものである。
の所定領域面にCuもしくはAIから成るダイ・パッド
およびボンディング・パッドの少くともいずれかを互い
に電気的に接続して複数個形成する工程と、前記形成し
た各パッド面上に電解めっきによりAuめっき層を被覆
形成する工程と、前記Auめっき層を被、型形成した配
線基板の所要領域を選択的に切除し各パッドを電気的に
接続した導体を切離して各パッドを互いに電気的に隔絶
する工程とを具備して成ることを特徴とする。すなわち
、本発明は配線基板の所定領域面に形成したダイ・パッ
ドやボンディング・パッドなどの複数個を予め微細な配
線パターンで互いに電気的に接続しておき、−のめっき
用導通端子によって各パッド面上に電解Auめっき層を
被覆形成した後、前記微細な配線パターンを切断してダ
イ・パッドやボンディング・パッドを互いに電気的に隔
絶、独立化することを骨子とするものである。
(作 用)
上記のように本発明によれば、配線基板の所定領域面上
の、所要のダイ・パッドやボンディング・パッドに対す
る電解Auめっきは51本のめっき用導通端子で行われ
ることになる。つまり、配線パターン(信号ライン)の
配設上の制約も大幅に除去され、また電子部品の搭載・
実装領域面を十分に確保して前記所要の電解Auめっき
を容易にかつ、確実に行い得る。しかして、前記電解A
uめっき後においては、各ダイ−パッドやボンディング
・パッドを電気的に接続していた微細パターンを切断し
、ダイ・パッドやボンディング・パッドが互いに電気的
に隔絶されるため、所要の電子部品を搭載・実装してハ
イブリッド回路(装置)を構成した場合何らの支障もな
い。
の、所要のダイ・パッドやボンディング・パッドに対す
る電解Auめっきは51本のめっき用導通端子で行われ
ることになる。つまり、配線パターン(信号ライン)の
配設上の制約も大幅に除去され、また電子部品の搭載・
実装領域面を十分に確保して前記所要の電解Auめっき
を容易にかつ、確実に行い得る。しかして、前記電解A
uめっき後においては、各ダイ−パッドやボンディング
・パッドを電気的に接続していた微細パターンを切断し
、ダイ・パッドやボンディング・パッドが互いに電気的
に隔絶されるため、所要の電子部品を搭載・実装してハ
イブリッド回路(装置)を構成した場合何らの支障もな
い。
(実施例)
以下図面を参照して本発明の詳細な説明する。先ず両面
に銅箔層を張合せ内層回路パターン層を有する多層型配
線基板を用意し、前記両面銅箔層の所要領域面、すなわ
ち5OP−LSI 、 QFP−LSI、チップコンデ
ンサー、チップ抵抗、ベアチップなどの電子部品を搭載
・実装する領域(ダイ・パッド部)、それら電子部品に
対するボンディング・パッド部、これらダイ・パッドと
ボンディング・パッドとを電気的に接続する微細パター
ン領域および回路パターン(信号ライン)領域を、たと
えばホトレジストを用いて選択的な露光・現像処理して
レジストマスキングする。かくして、所要のマスキング
を行った後、選択的なエツチング処理を施して、前記ダ
イ・パッド部など形成してからマスキング層を除去して
、前記ダイ・パッド部、ボンディング・パッド部、ダイ
・パッドとボンディング・パッドとを電気的に接続する
微細パターン領域および回路パターン(信号ライン)領
域を有する配線基板を得る。しかる後、微細パターン領
域で互いに電気的に接続されたダイ・パッドおよびボン
ディング・パッドに電解めっき用導通端子を接続する一
方、電解Auめっき液に浸漬して前記ダイ・パッドおよ
びボンディング′・パッド表面を厚さ 0.5μm程度
のAuめっき層で被覆する。上記電解Auめっき終了後
、ダイ・パッドおよびボンディング・パッドを互いに電
気的に接続していた微細パターン領域を切離するように
前記配線基板面を選択的に切除することによって、所望
とする表面実装用の配線基板が得られる。第1図はこの
ときの状態例を模式的に示した平面図で、1はICダイ
・パッド、2はボンディング・パッド、3はICダイ・
パッド1とボンディング・パッド2とを接続している微
細パターン(めっき用ライン)、4は前記微細パターン
(めっき用ライン)3を切離しICダイ・パッド1とボ
ンディング・パッド2とを電気的に隔絶するため配線基
板5面を幅1111111程度にザグリ(溝切)した領
域である。
に銅箔層を張合せ内層回路パターン層を有する多層型配
線基板を用意し、前記両面銅箔層の所要領域面、すなわ
ち5OP−LSI 、 QFP−LSI、チップコンデ
ンサー、チップ抵抗、ベアチップなどの電子部品を搭載
・実装する領域(ダイ・パッド部)、それら電子部品に
対するボンディング・パッド部、これらダイ・パッドと
ボンディング・パッドとを電気的に接続する微細パター
ン領域および回路パターン(信号ライン)領域を、たと
えばホトレジストを用いて選択的な露光・現像処理して
レジストマスキングする。かくして、所要のマスキング
を行った後、選択的なエツチング処理を施して、前記ダ
イ・パッド部など形成してからマスキング層を除去して
、前記ダイ・パッド部、ボンディング・パッド部、ダイ
・パッドとボンディング・パッドとを電気的に接続する
微細パターン領域および回路パターン(信号ライン)領
域を有する配線基板を得る。しかる後、微細パターン領
域で互いに電気的に接続されたダイ・パッドおよびボン
ディング・パッドに電解めっき用導通端子を接続する一
方、電解Auめっき液に浸漬して前記ダイ・パッドおよ
びボンディング′・パッド表面を厚さ 0.5μm程度
のAuめっき層で被覆する。上記電解Auめっき終了後
、ダイ・パッドおよびボンディング・パッドを互いに電
気的に接続していた微細パターン領域を切離するように
前記配線基板面を選択的に切除することによって、所望
とする表面実装用の配線基板が得られる。第1図はこの
ときの状態例を模式的に示した平面図で、1はICダイ
・パッド、2はボンディング・パッド、3はICダイ・
パッド1とボンディング・パッド2とを接続している微
細パターン(めっき用ライン)、4は前記微細パターン
(めっき用ライン)3を切離しICダイ・パッド1とボ
ンディング・パッド2とを電気的に隔絶するため配線基
板5面を幅1111111程度にザグリ(溝切)した領
域である。
次に上記で製造した表面実装用配線基板に対する電子部
品の搭載・実装例を説明する。先ず配線基板面の各ダイ
・パッド部にたとえばクリーム半田を印刷被着し、所要
の電子部品たとえば5op−LSl、QFP−LSI
、チップコンデンサー、チップ抵抗を搭載してリフロー
半田付けをそれぞれ行なった後、ペアチップを所定のダ
イ・パッド部にマウントし、次いで所要のワイヤボンデ
ィングを行なう。
品の搭載・実装例を説明する。先ず配線基板面の各ダイ
・パッド部にたとえばクリーム半田を印刷被着し、所要
の電子部品たとえば5op−LSl、QFP−LSI
、チップコンデンサー、チップ抵抗を搭載してリフロー
半田付けをそれぞれ行なった後、ペアチップを所定のダ
イ・パッド部にマウントし、次いで所要のワイヤボンデ
ィングを行なう。
かくして所要の搭載・実装した回路について機能テスト
を行い、このテストに合格したなら、プレコート用樹脂
でボッティンし、さらに外装用の樹脂層を被覆形成して
から加熱処理して被覆樹脂を硬化させ、再び機能テスト
を行い所望のハイブリッド回路が得られる。第2図は上
記により実装。
を行い、このテストに合格したなら、プレコート用樹脂
でボッティンし、さらに外装用の樹脂層を被覆形成して
から加熱処理して被覆樹脂を硬化させ、再び機能テスト
を行い所望のハイブリッド回路が得られる。第2図は上
記により実装。
構成したハイブリッド回路(装置)を断面的に示したも
ので、5は多層型配線基板、6は5OP−LSIやQP
P−LSI 、7はチップコンデンサーやチップ抵抗、
8はペアチップ、9aはプレコート樹脂層、9bは外装
用の樹脂層。lOはリードピンである。
ので、5は多層型配線基板、6は5OP−LSIやQP
P−LSI 、7はチップコンデンサーやチップ抵抗、
8はペアチップ、9aはプレコート樹脂層、9bは外装
用の樹脂層。lOはリードピンである。
なお、上記表面実装用配線基板の製造例では両面実装多
層型配線基板の場合を示したが、片面実装多層型配線基
板や両面乃至片面型の非多層型配線基板の場合でも勿論
よい。、また、電解Auめっきで被覆形成するパッドは
ダイ・パッドおよびポンディングパッドの両者を常に対
象とする必要はなくいずれかの一方だけでもよい。さら
に、電子部品の搭載・実装において、たとえばペアチッ
プのみを一方の主面にマウントする方式を採れば、クリ
ーム半田など用いてのりフロー半田付けをより簡易に行
い得る。また、外装用樹脂としてたとえばフェノール樹
脂を用いた場合は、この外装用樹脂を溶解除去するのに
酸溶液が必要となるため、ボンディングワイヤーなども
併せて溶解する故セキュリティ性のうえでも好ましい。
層型配線基板の場合を示したが、片面実装多層型配線基
板や両面乃至片面型の非多層型配線基板の場合でも勿論
よい。、また、電解Auめっきで被覆形成するパッドは
ダイ・パッドおよびポンディングパッドの両者を常に対
象とする必要はなくいずれかの一方だけでもよい。さら
に、電子部品の搭載・実装において、たとえばペアチッ
プのみを一方の主面にマウントする方式を採れば、クリ
ーム半田など用いてのりフロー半田付けをより簡易に行
い得る。また、外装用樹脂としてたとえばフェノール樹
脂を用いた場合は、この外装用樹脂を溶解除去するのに
酸溶液が必要となるため、ボンディングワイヤーなども
併せて溶解する故セキュリティ性のうえでも好ましい。
[発明の効果]
上記の如く、本発明に係る表面実装用配線基板の製造方
法によれば、電子部品を搭載・実装するダイ・パッドや
搭載・実装する電子部品を信号ライン(配線パターン)
に接続するためのポンディングパッドを被覆する電解A
uめっきに当り、めっき用導通端子が共用される。つま
り、電解Auめっき用導通端子(めっきライン)数は大
幅に低減するため、このめっき用導通端子(めっきライ
ン)による配線基板の占拠面積も低減し、逆にそれだけ
実装面積を多くとれることになり、実装密度の向上に寄
与する。しかも前記電解Auめっきに当り共用されため
っき用導通端子(めっきライン)は、めっき終了後切離
され、前記ダイ・パッドやポンディングパッドはそれぞ
れ電気的に隔絶されるので、構成したハイブリッド回路
においては同等問題もない。
法によれば、電子部品を搭載・実装するダイ・パッドや
搭載・実装する電子部品を信号ライン(配線パターン)
に接続するためのポンディングパッドを被覆する電解A
uめっきに当り、めっき用導通端子が共用される。つま
り、電解Auめっき用導通端子(めっきライン)数は大
幅に低減するため、このめっき用導通端子(めっきライ
ン)による配線基板の占拠面積も低減し、逆にそれだけ
実装面積を多くとれることになり、実装密度の向上に寄
与する。しかも前記電解Auめっきに当り共用されため
っき用導通端子(めっきライン)は、めっき終了後切離
され、前記ダイ・パッドやポンディングパッドはそれぞ
れ電気的に隔絶されるので、構成したハイブリッド回路
においては同等問題もない。
第1図は本発明方法において、ダイ・パッドおよびポン
ディングパッドに電解Auめっきした後ダイ・パッド−
ボンディングパッド間を電気的に隔絶した状態を模式的
に示す平面図、第2図は本発明に係る表面実装型配線基
板を用いて構成したハイブリッド回路例を示す断面図で
ある。 1・・・・・・ダイ・パッド 2・・・・・・ポンディングパッド 3・・・・・・めっき用導通端子(めっきライン)4・
・・・・・配線基板切除部 5・・・・・・配線基板
ディングパッドに電解Auめっきした後ダイ・パッド−
ボンディングパッド間を電気的に隔絶した状態を模式的
に示す平面図、第2図は本発明に係る表面実装型配線基
板を用いて構成したハイブリッド回路例を示す断面図で
ある。 1・・・・・・ダイ・パッド 2・・・・・・ポンディングパッド 3・・・・・・めっき用導通端子(めっきライン)4・
・・・・・配線基板切除部 5・・・・・・配線基板
Claims (1)
- 【特許請求の範囲】 配線基板の所定領域面にCuもしくはAlから成るダイ
・パッドおよびボンディング・パッドの少くともいずれ
かを互いに電気的に接続して複数個形成する工程と、 前記形成した各パッド面上に電解めっきによりAuめっ
き層を被覆形成する工程と、 前記Auめっき層を被覆形成した配線基板の所要領域を
選択的に切除し各パッドを電気的に接続した導体を切離
して各パッドを互いに電気的に隔絶する工程とを具備し
て成ることを特徴とする表面実装用配線基板の製造方法
。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1128038A JPH02306690A (ja) | 1989-05-22 | 1989-05-22 | 表面実装用配線基板の製造方法 |
US07/524,388 US5042147A (en) | 1989-05-22 | 1990-05-17 | Method of preparing surface-mounted wiring board |
KR1019900007209A KR920007120B1 (ko) | 1989-05-22 | 1990-05-19 | 표면장착용 배선기판의 제조방법 |
EP90305499A EP0399768B1 (en) | 1989-05-22 | 1990-05-21 | Mehod of manufacturing a surface-mounted wiring board |
DE69015879T DE69015879T2 (de) | 1989-05-22 | 1990-05-21 | Verfahren zur Herstellung einer oberflächenmontierbaren Leiterplatte. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1128038A JPH02306690A (ja) | 1989-05-22 | 1989-05-22 | 表面実装用配線基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02306690A true JPH02306690A (ja) | 1990-12-20 |
Family
ID=14974977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1128038A Pending JPH02306690A (ja) | 1989-05-22 | 1989-05-22 | 表面実装用配線基板の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5042147A (ja) |
EP (1) | EP0399768B1 (ja) |
JP (1) | JPH02306690A (ja) |
KR (1) | KR920007120B1 (ja) |
DE (1) | DE69015879T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013030712A (ja) * | 2011-07-29 | 2013-02-07 | Toshiba Corp | 半導体モジュールおよび半導体モジュールの製造方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE9202077L (sv) * | 1992-07-06 | 1994-01-07 | Ellemtel Utvecklings Ab | Komponentmodul |
AU4782293A (en) * | 1992-07-24 | 1994-02-14 | Tessera, Inc. | Semiconductor connection components and methods with releasable lead support |
US5977618A (en) | 1992-07-24 | 1999-11-02 | Tessera, Inc. | Semiconductor connection components and methods with releasable lead support |
US5367763A (en) * | 1993-09-30 | 1994-11-29 | Atmel Corporation | TAB testing of area array interconnected chips |
KR0145768B1 (ko) * | 1994-08-16 | 1998-08-01 | 김광호 | 리드 프레임과 그를 이용한 반도체 패키지 제조방법 |
JP3807508B2 (ja) | 1995-09-18 | 2006-08-09 | テセラ,インコーポレイテッド | 誘電層を備えた超小形電子リード構造体 |
US5724717A (en) * | 1996-08-09 | 1998-03-10 | The Whitaker Corporation | Method of making an electrical article |
JPH11135898A (ja) * | 1997-10-31 | 1999-05-21 | Asahi Optical Co Ltd | プリント配線基板 |
JP3468179B2 (ja) * | 1999-11-25 | 2003-11-17 | 株式会社村田製作所 | 表面実装部品 |
KR100389314B1 (ko) * | 2001-07-18 | 2003-06-25 | 엘지전자 주식회사 | 도금인입선 없는 인쇄회로기판의 제조방법 |
JP4484444B2 (ja) * | 2003-04-11 | 2010-06-16 | 三洋電機株式会社 | 回路装置の製造方法 |
US10754439B2 (en) * | 2018-06-29 | 2020-08-25 | Intel Corporation | Selectively displaced keys for input and output |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5822767B2 (ja) * | 1978-12-29 | 1983-05-11 | 富士ゼロックス株式会社 | 和文タイプライタ |
JPH01108798A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | プリント配線板の製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1483570A (ja) * | 1965-06-23 | 1967-09-06 | ||
US3614832A (en) * | 1966-03-09 | 1971-10-26 | Ibm | Decal connectors and methods of forming decal connections to solid state devices |
NL7101602A (ja) * | 1971-02-05 | 1972-08-08 | ||
US3781596A (en) * | 1972-07-07 | 1973-12-25 | R Galli | Semiconductor chip carriers and strips thereof |
US3838984A (en) * | 1973-04-16 | 1974-10-01 | Sperry Rand Corp | Flexible carrier and interconnect for uncased ic chips |
US3996603A (en) * | 1974-10-18 | 1976-12-07 | Motorola, Inc. | RF power semiconductor package and method of manufacture |
JPS5559795A (en) * | 1978-10-30 | 1980-05-06 | Nippon Electric Co | Printed circuit board and method of manufacturing same |
DE3430290A1 (de) * | 1984-08-17 | 1986-02-27 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur selektiven metallisierung |
DE3704547A1 (de) * | 1987-02-13 | 1988-08-25 | Bbc Brown Boveri & Cie | Verfahren zur herstellung von loetpads und bondpads auf duennschichthybridschaltungen |
-
1989
- 1989-05-22 JP JP1128038A patent/JPH02306690A/ja active Pending
-
1990
- 1990-05-17 US US07/524,388 patent/US5042147A/en not_active Expired - Lifetime
- 1990-05-19 KR KR1019900007209A patent/KR920007120B1/ko not_active IP Right Cessation
- 1990-05-21 EP EP90305499A patent/EP0399768B1/en not_active Expired - Lifetime
- 1990-05-21 DE DE69015879T patent/DE69015879T2/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5822767B2 (ja) * | 1978-12-29 | 1983-05-11 | 富士ゼロックス株式会社 | 和文タイプライタ |
JPH01108798A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | プリント配線板の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013030712A (ja) * | 2011-07-29 | 2013-02-07 | Toshiba Corp | 半導体モジュールおよび半導体モジュールの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0399768A2 (en) | 1990-11-28 |
KR900019545A (ko) | 1990-12-24 |
US5042147A (en) | 1991-08-27 |
KR920007120B1 (ko) | 1992-08-24 |
EP0399768A3 (en) | 1991-07-17 |
EP0399768B1 (en) | 1995-01-11 |
DE69015879T2 (de) | 1995-05-04 |
DE69015879D1 (de) | 1995-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3670917B2 (ja) | 半導体装置及びその製造方法 | |
KR100499003B1 (ko) | 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 | |
US8736064B2 (en) | Structure and method of making interconnect element having metal traces embedded in surface of dielectric | |
US20050095862A1 (en) | Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same | |
JPH02306690A (ja) | 表面実装用配線基板の製造方法 | |
EP1951012B1 (en) | Method of manufacturing a wiring board including electroplating | |
US5953594A (en) | Method of making a circuitized substrate for chip carrier structure | |
US4652065A (en) | Method and apparatus for providing a carrier termination for a semiconductor package | |
JPH05327211A (ja) | 多層フレキシブルプリント基板およびその製法 | |
US20050017058A1 (en) | [method of fabricating circuit substrate] | |
JP2007053146A (ja) | 封止型プリント基板及びその製造方法 | |
JP2717200B2 (ja) | 電子部品搭載用基板におけるオーバーレイめっきの形成方法 | |
JPH11274734A (ja) | 電子回路装置およびその製造方法 | |
JP2000091722A (ja) | プリント配線板及びその製造方法 | |
JPH1079568A (ja) | プリント配線板の製造方法 | |
CN114900994B (zh) | 一种埋入线路式电路板及其制备方法 | |
US7213335B2 (en) | Method for manufacturing printed circuit boards | |
CN111629513B (zh) | 同时具有贯孔及盲孔的多层电路板结构及其制法 | |
JPH0677623A (ja) | 電子回路装置とその製造方法 | |
JPH0739258Y2 (ja) | 基板のエッジにおける端子構造 | |
JPS6355236B2 (ja) | ||
JPH06334067A (ja) | 多層プリント配線板とその製造方法 | |
JPS63160397A (ja) | 多層基板の製造方法 | |
CN114143980A (zh) | 线路板连接结构及其制作方法 | |
US6608257B1 (en) | Direct plane attachment for capacitors |