JP2015115549A - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Abstract

【課題】不要電磁波の漏洩の低減を図ることが可能な半導体装置を提供する。【解決手段】半導体装置は、封止樹脂層の上面を覆うように設けられた上部と、封止樹脂層の側面及び基板の側面を覆うように設けられた側部と、を有する導電性のシールド層と、を備える。配線層の一部は、基板の側面に露出し且つ基板の厚さ方向に切断された切断面を有する。配線層の切断面のうちの接地配線の切断面は、シールド層と電気的に接続されている。接地配線の切断面の面積は、接地配線の切断面に平行な接地配線の断面の面積よりも大きい。【選択図】図１

Description

半導体装置、および、半導体装置の製造方法に関する。
例えば、携帯通信機器に用いられる半導体装置には、通信特性への悪影響を防止するために、外部への不要電磁波の漏洩を抑制することが求められている。このため、シールド機能を有する半導体パッケージが適用されている。シールド機能を有する半導体パッケージとしては、基板上に搭載された半導体チップを封止する封止樹脂層の外面に沿って導電性のシールド層を設けた構造を有するものがある。
特開２０１２−３９１０４号公報
不要電磁波の漏洩の低減を図ることが可能な半導体装置、および、半導体装置の製造方法を提供する。
実施形態に従った半導体装置は、接地配線を含む配線層を有し、上面にパッド電極が設けられた基板を備える。半導体装置は、前記基板の上面に搭載された半導体チップを備える。半導体装置は、前記半導体チップと前記パッド電極とを電気的に接続するボンディングワイヤを備える。半導体装置は、前記半導体チップおよび前記ボンディングワイヤを封止するように、前記基板の上面上に設けられた封止樹脂層を備える。半導体装置は、前記封止樹脂層の上面を覆うように設けられた上部と、前記封止樹脂層の側面及び前記基板の側面を覆うように設けられた側部と、を有する導電性のシールド層を備える。
前記配線層の一部は、前記基板の側面に露出し且つ前記基板の厚さ方向に切断された切断面を有する。前記配線層の切断面のうちの前記接地配線の切断面は、前記シールド層と電気的に接続される。前記接地配線の前記切断面の面積は、前記接地配線の切断面に平行な前記接地配線の断面の面積よりも大きい。
図１は、第１の実施形態に係る半導体装置１０の構成の一例を示す断面図である。 図２は、図１に示す半導体装置１０の領域Ｘ近傍における配線層の断面と切断面の一例を示す断面図である。 図３は、図１に示す半導体装置１０の製造方法の各工程の一例を示すフロー図である。 図４は、基板２を切断する前における、配線層の各断面の一例を示す断面図である。 図５は、基板２を切断した後における、配線層の断面と切断面の一例を示す断面図である。 図６は、図１に示す半導体装置１０の領域Ｘ近郷における配線層の断面と切断面の他の例を示す断面図である。 図７は、基板２を切断する前における、配線層の各断面の他の例を示す断面図である。 図８は、基板２を切断した後における、配線層の断面と切断面の他の例を示す断面図である。 図９は、配線層の切断面のＳＥＭ画像の一例を示す図である。
以下、実施形態について図面に基づいて説明する。なお、以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
また、以下の実施形態では、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に適用された半導体装置（半導体パッケージ）の一例について説明するが、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）に関しても同様に適用することができる。
第１の実施形態
図１は、第１の実施形態に係る半導体装置１０の構成の一例を示す断面図である。
図１に示すように、半導体装置１０は、基板２と、外部接続端子３と、半導体チップ１ａ〜１ｈ、１１と、ボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２と、封止樹脂層（モールド樹脂）６と、導電性のシールド層８と、を備える。
基板２は、接地配線を含む配線層を有する。この基板２は、上面に、配線層と電気的に接続されたパッド電極４ａ１、４ｂ１、５ａ１、５ｂ１、１２ａが設けられている。さらに、基板２の上面には、配線層の信号配線や接地配線等が設けられている（図示せず）。
この基板２の配線層には、例えば、図１に示すように、第１の配線層２ａと、第２の配線層２ｂと、第３の配線層２ｃと、が含まれる。
第１の配線層２ａは、基板２の上面に設けられ、各パッド電極と電気的に接続されている。
第２の配線層２ｂは、基板２の下面に設けられている。
第３の配線層２ｃは、第１の配線層２ａと第２の配線層２ｂとの間に設けられている。そして、この第３の配線層２ｃの一部（端部）は、基板２の側面に露出し且つ基板２の厚さ方向に切断された切断面を有する。なお、後述のように、この第３の配線層２ｃの切断面は、ダイシングソーにより基板２を切断した面の一部である。
なお、図１の例では、接地配線は、この第３の配線層２ｃに設けられている。この接地配線は、例えば、金属材料を用いる。そして、この金属材料には、例えば、金、銀、銅、アルミ、ニッケル、パラジウム、タングステンの何れかを用いる。
また、基板２は、第１の絶縁層９ａと、第２の絶縁層９ｂと、をさらに有する。
第１の絶縁層９ａは、第１の配線層２ａと第３の配線層２ｃとの間に設けられている。
そして、第２の絶縁層９ｂは、第２の配線層２ｂと第３の配線層２ｃとの間に設けられている。
また、基板２は、各配線層２ａ、２ｂ、２ｃを電気的に接続するように、基板２を貫通するビア１５が設けられている。ビア１５は、基板２を貫通する貫通孔の内面に形成された導体層１３と、導体層１３の内側の中空部に充填された穴埋め材１４とを有している。
半導体チップ１ａ〜１ｈは、基板２の上面に搭載されている。
ここで、半導体チップ１ａ〜１ｈは、例えば、図１に示すように、基板２の上面に順番に積み重ねられている。最下に位置する半導体チップ１ａは、基板２の上面にソルダーレジスト層（図示せず）を介して配置されている。
そして、半導体チップ１ａ〜１ｅは、パッド電極４ａ１、５ａ１とボンディングワイヤ４ａ、５ａにより電気的に接続されている。また、半導体チップ１ｆ〜１ｈは、パッド電極４ｂ１、５ｂ１とボンディングワイヤ４ｂ、５ｂにより電気的に接続されている。
これらの半導体チップ１ａ〜１ｈは、例えば、ＮＡＮＤ型フラッシュメモリである。
また、半導体チップ１１は、基板２の上面に、ソルダーレジスト層（図示せず）を介して、配置されている。そして、半導体チップ１１は、パッド電極１２ａとボンディングワイヤ１２により電気的に接続されている。
この半導体チップ１１は、例えば、ＮＡＮＤ型フラッシュメモリのコントローラである。
また、封止樹脂層６は、半導体チップ１ａ〜１ｈ、１１およびボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２を封止するように、基板２の上面上に設けられている。
この封止樹脂層６の上面には、凹部７が形成されている。
また、この封止樹脂層６の表面には、シールド層８が設けられている。シールド層８は、導電性を有する。このシールド層８は、例えば、図１に示すように、封止樹脂層６の上面を覆うように設けられた上部８と、封止樹脂層６の側面及び基板２の側面を覆うように設けられた側部８ｂ、８ｃと、を有する。
そして、既述の第３の配線層２ｃの切断面のうちの接地配線の切断面は、このシールド層８の側部８ｃと電気的に接続されている。
また、シールド層８は、上部８ａに、封止樹脂層６の凹部７に応じて窪んだ形状を有する識別マークＭが形成されている。
ここで、半導体チップ１ａ〜１ｈ、１１や基板２の配線層から放射される不要電磁波の少なくとも一部は、封止樹脂層６および基板２の側面を覆うシールド層８により遮断されるため、外部への漏洩が抑制される。
このようなシールド層８は、封止樹脂層６内の半導体チップ１ａ〜１ｈ、１１や基板２の配線層から放射される不要電磁波の漏洩を抑制する上で、抵抗率が低い金属層で形成することが好ましい。したがって、シールド層８には、例えば、銅、銀、又はニッケルを含む金属層が選択される。
また、外部接続端子３は、基板２の下面に設けられ、基板２の配線層（第２の配線層２ｂ）と電気的に接続されている。この外部接続端子３は、例えば、半田ボールである。
なお、既述の第３の配線層２ｃの接地配線は、この外部接続端子３を介して、半導体装置１０の外部の接地と電気的に接続されるようになっている。
これにより、不要電磁波を接地へ伝送させて、不要電磁波の漏洩を抑制することができる。
ここで、図２は、図１に示す半導体装置１０の領域Ｘ近傍における配線層の断面と切断面の一例を示す断面図である。なお、図２（ａ）は、図１の領域Ｘ近傍を示す断面図である。また、図２（ｂ）は、図１の領域Ｘの基板２とシールド層８の側部８ｃとの境界における、シールド層８の側部８ｃから見た断面図である。また、図２（ｂ）では接地配線ＧＮＤが２個配置されているが、３個以上配置されてもよく、また、幅広の接地配線ＧＮＤが１個だけ配置されていてもよい。
図２に示すように、第３の配線層２ｃ（接地配線ＧＮＤ）の一部（端部）は、基板２の側面に露出し且つ基板２の厚さ方向に切断された切断面２ｃ１を有する。そして、この接地配線ＧＮＤの切断面は、シールド層８の側部８ｃと接続されている（図２（ａ））。すなわち、シールド層８と接地配線ＧＮＤとは、接地配線ＧＮＤの切断面２ｃ１を介して電気的に接続されている。
そして、接地配線ＧＮＤの切断面の面積は、接地配線ＧＮＤの切断面（シールド層８の側部８ｃの内面）に平行な接地配線ＧＮＤの断面の面積よりも大きくなっている（図２（ａ）、図２（ｂ））。このため、シールド層８と接地配線ＧＮＤとの接続状態を高めることができる。すなわち、シールド層８と接地配線ＧＮＤとの接触抵抗を低下させることができる。これにより、不要電磁波の漏洩をより低減することができる。
次に、以上のような構成を有する半導体装置１０の製造方法の一例について、説明する。図３は、図１に示す半導体装置１０の製造方法の各工程の一例を示すフロー図である。また、図４は、基板２を切断する前における、配線層の各断面の一例を示す断面図である。また、図５は、基板２を切断した後における、配線層の断面と切断面の一例を示す断面図である。なお、図４（ａ）、図５（ａ）は、既述の図２（ａ）が示す配線層の領域に対応する領域を示す。また、図４（ｂ）、図５（ｂ）は、既述の図２（ｂ）が示す配線層の領域に対応する領域を示す。
図３に示すように、先ず、接地配線を含む配線層を有し且つ上面にパッド電極が設けられた複数の基板２を含む集合基板を、製造する（工程１０１）。
次に、各基板２に半導体素子を搭載する（工程１０２）。
すなわち、基板２上に、半導体チップ１１を搭載する。そして、半導体チップ１１とパッド電極１２ａとをボンディングワイヤ１２により電気的に接続する。その後、半導体チップ１ａ〜１ｄを搭載（積載）する。そして、半導体チップ１ａ〜１ｄとパッド電極４ａ１、５ａ１とをボンディングワイヤ４ａ、５ａにより電気的に接続する。その後、半導体チップ１ｅ〜１ｈを搭載（積載）する。そして、半導体チップ１ｅ〜１ｈとパッド電極４ｂ１、５ｂ１とをボンディングワイヤ４ｂ、５ｂにより電気的に接続する。
次に、封止樹脂層（モールド樹脂）６により各基板上の半導体素子を封止する（工程１０３）。すなわち、半導体チップ１ａ〜１ｈ、１１およびボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２を封止するように、各基板２の上面上に封止樹脂層６を形成する。
次に、ダイシングソーにより、各基板２を配線層とともに切断することにより、個々の半導体装置（半導体パッケージ）１０に分離する（工程１０４）。
ここで、図５に示すように、ダイシングソーに切断することにより形成された第３の配線層２ｃ（接地配線ＧＮＤ）の切断面２ｃ１の面積は、切断前の接地配線ＧＮＤの断面の面積（図４）よりも、大きくなる。
ダイシングソーにより、切断前の接地配線ＧＮＤの断面の面積よりも大きくなるように、設置配線ＧＮＤを切断するには、ダイシングブレードの砥粒のサイズやブレードの幅、ブレードの材質を調整する他、切断速度や切断に要する回数（１度で切断するor２ステップ以上のステップカットを行う）等の切断条件を調整することで実現できる。
次に、レーザ照射により、封止樹脂層６の上面にマーキング（凹部７を形成）する（工程１０５）。
次に、金属メッキ等により、シールド層８を形成する（工程１０６）。
すなわち、例えば、無電解めっき法や電解めっき法で銅やニッケル等を成膜する方法、スパッタ法により銅等を成膜する方法を適用して、封止樹脂層６の上面を覆うとともに、封止樹脂層６の側面及び基板２の側面を覆うように導電性のシールド層８を形成する。そして、このシールド層８は、上部８ａにおいて、封止樹脂層６の上面の凹部７に応じて窪んだ識別マークＭを有することとなる。
ここで、既述のように、この接地配線ＧＮＤの切断面２ｃ１の面積は、接地配線ＧＮＤの切断面（シールド層８の側部８ｃの内面）に平行な接地配線ＧＮＤの断面の面積よりも大きくなる（図５（ａ）、図５（ｂ））。
このため、シールド層８と接地配線ＧＮＤとの接続状態を高めることができる。すなわち、シールド層８と接地配線ＧＮＤとの接触抵抗を低下させることができる。これにより、不要電磁波の漏洩をより低減することができる。
なお、シールド層８は、例えば、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法等で導電性ペーストを塗布することにより形成されるようにしてもよい。この場合、導電性ペーストは、例えば銀や銅と樹脂とを主成分として含むものであり、抵抗率が低いものが望ましい。
以上のように、本実施形態に係る半導体装置によれば、不要電磁波の漏洩の低減を図ることができる。
第２の実施形態
既述の第１の実施形態では、配線層の接地配線が、主配線のみで構成される場合の一例について説明した。
本第２の実施形態では、配線層の接地配線が、主配線を囲み且つ高い耐酸化性を有する保護金属膜をさらに含む構成の一例について説明する。なお、この第２の実施形態に係る半導体装置の全体的な構成は、図１に示す第１の実施形態に係る半導体装置１０と同様である。また、第２の実施形態に係る半導体装置の製造方法の工程は、図３に示工程と同様である。
ここで、図６は、図１に示す半導体装置１０の領域Ｘ近郷における配線層の断面と切断面の他の例を示す断面図である。
図６に示すように、第３の配線層２ｃに含まれる接地配線ＧＮＤは、主配線２ｃｘと、保護金属膜２ｃｙと、を有する。
主配線２ｃｘは、第１の金属材料を用いる。この第１の金属材料は、例えば、銀、銅、アルミ、タングステンの何れかから選択される。
保護金属膜２ｃｙは、主配線２ｃｘを被覆するように設けられている。特に、保護金属膜２ｃｙは、主配線２ｃｘの上面および側面を被覆している。
この保護金属膜２ｃｙは、第１の金属材料よりも耐酸化性が高い第２の金属材料を用いる。この第２の金属材料は、例えば、金、ニッケル、チタン、パラジウム、白金の何れかから選択される。
ここで、第３の配線層２ｃ（接地配線ＧＮＤ）の切断面２ｃ１において、主配線２ｃｘの切断面２ｃｘ１は保護金属膜２ｃｙで被覆されている（図６（ａ））。すなわち、主配線２ｃｘの切断面２ｃｘ１は、保護金属膜２ｃｙを介して、シールド層８の側部８ｃと電気的に接続されている。
なお、既述のように、この第３の配線層２ｃの切断面は、ダイシングソーにより基板２を切断した面の一部である。保護金属膜２ｃｙは、ダイシングソーにより切断される際に引き延ばされて、図６に示すように、主配線２ｃｘの切断面２ｃｘ１を被覆する。
次に、以上のような構成を有する半導体装置１０の製造方法の一例について、説明する。図７は、基板２を切断する前における、配線層の各断面の他の例を示す断面図である。また、図８は、基板２を切断した後における、配線層の断面と切断面の他の例を示す断面図である。なお、図７（ａ）、図８（ａ）は、既述の図２（ａ）が示す配線層の領域に対応する領域を示す。また、図７（ｂ）、図８（ｂ）は、既述の図２（ｂ）が示す配線層の領域に対応する領域を示す。
既述の図３に示すように、第１の実施形態と同様に、工程１０１〜１０３までを実施する。
そして、ダイシングソーにより、各基板２を配線層とともに切断することにより、個々の半導体装置（半導体パッケージ）１０に分離する（工程１０４）。
ここで、図８に示すように、ダイシングソーに切断することにより形成された第３の配線層２ｃ（接地配線ＧＮＤ）の切断面２ｃ１の面積は、切断前の接地配線ＧＮＤの断面の面積（図７）よりも、大きくなる。
そして、保護金属膜２ｃｙは、ダイシングソーにより切断される際に引き延ばされて、図８に示すように、主配線２ｃｘの切断面２ｃｘ１を被覆する。すなわち、ダイシングソーにより形成された主配線２ｃｘの断面が、耐酸化性が高い金属材料で被覆された状態になる。
ここで、図９は、配線層の切断面のＳＥＭ画像の一例を示す図である。なお、この図９において、主配線２ｃｘを構成する第１の金属材料がＣｕであり、保護金属層２ｃｙを構成する第２の金属材料がＮｉである。
図９に示すように、ダイシングソーにより形成された主配線２ｃｘの断面が、耐酸化性が高い保護金属層２ｃｙで被覆された状態になっている。
このようにして、ダイシング後、シールド層８が形成されるまでの間に、ダイシングソーにより形成された主配線２ｃｘの断面が腐食（酸化）するのを防ぐことができる。
次に、レーザ照射により、封止樹脂層６の上面にマーキング（凹部７を形成）する（工程１０５）。
次に、金属メッキ等により、シールド層８を形成する（工程１０６）。
すなわち、例えば、無電解めっき法や電解めっき法で銅やニッケル等を成膜する方法、スパッタ法により銅等を成膜する方法を適用して、封止樹脂層６の上面を覆うとともに、封止樹脂層６の側面及び基板２の側面を覆うように導電性のシールド層８を形成する。そして、このシールド層８は、上部８ａにおいて、封止樹脂層６の上面の凹部７に応じて窪んだ識別マークＭを有することとなる。
ここで、既述のように、この接地配線ＧＮＤの切断面の面積は、接地配線ＧＮＤの切断面（シールド層８の側部８ｃの内面）に平行な接地配線ＧＮＤの断面２ｃ１の面積よりも大きくなる（図８（ａ）、図８（ｂ））。
このため、シールド層８と接地配線ＧＮＤとの接続状態を高めることができる。すなわち、シールド層８と接地配線ＧＮＤとの接触抵抗を低下させることができる。これにより、不要電磁波の漏洩をより低減することができる。
以上のように、本実施形態に係る半導体装置によれば、不要電磁波の漏洩の低減を図ることができる。
なお、既述の実施形態では、特に、図１において、配線層２の接地配線と、シールド層８の側部８ｃとの電気的接続に注目して説明した。
しかし、図１において、配線層２の接地配線と、シールド層８の反対側の側部８ｂとの電気的接続についても、同様に説明される。さらに、配線層２の接地配線と、図１の紙面と平行なシールド層８の２つの側部（図示せず）との電気的接続についても、同様に説明される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ａ〜１ｈ、１１ 半導体チップ
２ 基板
２ａ 第１の配線層
２ｂ 第２の配線層
２ｃ 第３の配線層
３ 外部接続端子
４ａ、４ｂ、５ａ、５ｂ、１２ ボンディングワイヤ
４ａ１、４ｂ１、５ａ１、５ｂ１、１２ａ パッド電極
６ 封止樹脂層
７ 凹部
８ シールド層
９ａ 第１の絶縁層
９ｂ 第２の絶縁層
１０ 半導体装置

Claims (7)

  1. 接地配線を含む配線層を有し、パッド電極が設けられた基板と、
    前記基板に搭載された半導体チップと、
    前記基板に設けられた外部接続端子と、
    前記半導体チップと前記パッド電極とを電気的に接続するボンディングワイヤと、
    前記半導体チップおよび前記ボンディングワイヤを封止するように、前記基板の前記半導体チップが搭載された面を上とした場合における上面上に設けられた封止樹脂層と、
    前記封止樹脂層の上面を覆うように設けられた上部と、前記封止樹脂層の側面及び前記基板の側面を覆うように設けられた側部と、を有する導電性のシールド層と、を備え、
    前記配線層の一部は、前記基板の側面に露出し且つ前記基板の厚さ方向に切断された切断面を有し、
    前記配線層の切断面のうちの前記接地配線の切断面は、前記シールド層と電気的に接続され、
    前記接地配線の前記切断面の面積は、前記接地配線の切断面に平行な前記接地配線の断面の面積よりも大きい
    ことを特徴とする半導体装置。
  2. 前記接地配線は、
    第１の金属材料を用いた主配線と、
    前記第１の金属材料よりも耐酸化性が高い第２の金属材料を用い、且つ前記主配線を被覆する保護金属膜と、を有し、
    前記接地配線の前記切断面において、前記主配線の切断面は前記保護金属膜で被覆されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記主配線の前記切断面は、前記保護金属膜を介して、前記シールド層の前記側部と電気的に接続されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記保護金属膜は、前記主配線の上面および側面を被覆していることを特徴とする請求項２に記載の半導体装置。
  5. 前記接地配線は、前記半導体装置の外部の接地と電気的に接続されるようになっていることを特徴とする請求項１に記載の半導体装置。
  6. 前記配線層は、
    前記基板の上面に設けられ、前記パッド電極と電気的に接続された第１の配線層と、
    前記基板の下面に設けられた第２の配線層と、
    前記第１の配線層と前記第２の配線層との間に設けられた第３の配線層と、を含み、
    前記接地配線は、前記第３の配線層に設けられている
    ことを特徴とする請求項１に記載の半導体装置。
  7. 接地配線を含む配線層を有し且つパッド電極が設けられた基板上に、半導体チップを搭載し、
    前記半導体チップと前記パッド電極とをボンディングワイヤにより電気的に接続し、
    前記半導体チップおよび前記ボンディングワイヤを封止するように、前記基板の前記半導体チップが搭載された面を上とした場合における上面上に封止樹脂層を形成し、
    ダイシングソーにより前記基板を前記配線層とともに切断し、
    前記封止樹脂層の上面を覆うとともに、前記封止樹脂層の側面及び前記基板の側面を覆うように導電性のシールド層を形成するものであり、
    前記配線層の一部は、前記基板の側面に露出し且つ前記基板の厚さ方向に切断された切断面を有し、
    前記配線層の切断面のうちの前記接地配線の切断面は、前記シールド層と電気的に接続され、
    前記接地配線の前記切断面の面積は、前記接地配線の切断面に平行な前記接地配線の断面の面積よりも大きい
    ことを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017170395A1 (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
JP2017179362A (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
JP2017179361A (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3188229A4 (en) * 2014-08-26 2018-04-25 Mitsubishi Electric Corporation High-frequency module
JP6512298B2 (ja) * 2015-08-11 2019-05-15 株式会社村田製作所 高周波モジュールおよびその製造方法
JP2019161113A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体装置
JP2020025019A (ja) * 2018-08-07 2020-02-13 キオクシア株式会社 半導体装置
EP3817043A1 (en) * 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
KR20210062433A (ko) * 2019-11-21 2021-05-31 삼성전기주식회사 전자 소자 모듈
KR20210090521A (ko) * 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 본딩 와이어 분지 구조를 포함한 반도체 패키지
JP2021129083A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法
JP2021148653A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体装置、検査用部品、および検査装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276980A (ja) * 2004-03-24 2005-10-06 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールの製造方法
JP2005317566A (ja) * 2004-04-26 2005-11-10 Kyocera Corp 配線基板及びその製造方法
JP2006351846A (ja) * 2005-06-16 2006-12-28 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2011159787A (ja) * 2010-02-01 2011-08-18 Panasonic Corp モジュールとその製造方法
JP2011159786A (ja) * 2010-02-01 2011-08-18 Panasonic Corp モジュールとその製造方法
JP2012039104A (ja) * 2010-07-15 2012-02-23 Toshiba Corp 半導体パッケージとそれを用いた携帯通信機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3417388B2 (ja) 2000-07-19 2003-06-16 松下電器産業株式会社 半導体装置
CN101617400A (zh) 2007-01-31 2009-12-30 富士通微电子株式会社 半导体器件及其制造方法
FI20070415L (fi) * 2007-05-25 2008-11-26 Elcoteq Se Suojamaadoitus
US8212339B2 (en) * 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8373281B2 (en) * 2008-07-31 2013-02-12 Sanyo Electric Co., Ltd. Semiconductor module and portable apparatus provided with semiconductor module
JP2010219210A (ja) 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
CN102550140B (zh) * 2009-10-01 2015-05-27 松下电器产业株式会社 组件及其制造方法
TWI420644B (zh) * 2010-04-29 2013-12-21 Advanced Semiconductor Eng 具有遮蔽電磁干擾的半導體裝置封裝件
US8084300B1 (en) * 2010-11-24 2011-12-27 Unisem (Mauritius) Holdings Limited RF shielding for a singulated laminate semiconductor device package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276980A (ja) * 2004-03-24 2005-10-06 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールの製造方法
JP2005317566A (ja) * 2004-04-26 2005-11-10 Kyocera Corp 配線基板及びその製造方法
JP2006351846A (ja) * 2005-06-16 2006-12-28 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2011159787A (ja) * 2010-02-01 2011-08-18 Panasonic Corp モジュールとその製造方法
JP2011159786A (ja) * 2010-02-01 2011-08-18 Panasonic Corp モジュールとその製造方法
JP2012039104A (ja) * 2010-07-15 2012-02-23 Toshiba Corp 半導体パッケージとそれを用いた携帯通信機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017170395A1 (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
JP2017179362A (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
JP2017179361A (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
WO2017170390A1 (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
WO2017170398A1 (ja) * 2016-03-29 2017-10-05 タツタ電線株式会社 導電性塗料及びそれを用いたシールドパッケージの製造方法
US11370926B2 (en) 2016-03-29 2022-06-28 Tatsuta Electric Wire & Cable Co., Ltd. Conductive coating material and production method for shielded package using conductive coating material
US11414554B2 (en) 2016-03-29 2022-08-16 Tatsuta Electric Wire & Cable Co., Ltd. Conductive coating material and production method for shielded package using conductive coating material

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