JP2005277114A - 半導体装置 - Google Patents

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Sanyo Electric Co Ltd
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Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
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Abstract

【課題】 半導体チップが外部接続媒体上に載置されて成る半導体装置の外形寸法を極力縮小させると共に、その電気的特性の劣化を極力抑止する。
【解決手段】 本発明の半導体装置は、半導体チップ１０Ａと、複数のリード端子２１を有したリードフレーム２０とを具備し、以下の特徴を有する。即ち、半導体チップ１０Ａは、その表面に形成された複数のパッド電極１１と、当該半導体チップ１０Ａを貫通する少なくとも１つのビアホール１２と、ビアホール１２を通してパッド電極１１と電気的に接続された柱状電極１３と、柱状電極１３と電気的に接続された突起電極１５と、を有する。また、リードフレーム２０の複数のリード端子２１のうち少なくとも１つは、突起電極１５と接続可能な位置に至るまで延在するようにして形成され、突起電極１５と接続されていることを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、半導体チップが外部接続媒体上に載置されて成る半導体装置に関するものである。
従来より、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの半導体チップのパッケージ技術として、半導体チップをエポキシ樹脂等の封止材で封止したモールドパッケージ等が知られている。そのようなパッケージ技術においては、半導体チップは、封止材により封止される前に、外部接続媒体であるリードフレームのアイランド部に載置され、リードフレームのリード端子と接続される。次に、半導体チップがリードフレームに搭載されて成る従来例に係る半導体装置について、図面を参照して説明する。
図５は、半導体チップがリードフレームに搭載されて成る従来例に係る半導体装置の概略断面図である。図５に示すように、半導体チップ４０（例えばＩＣ）の第１の主面である表面に、パッド電極４１が形成されている。この半導体チップ４０は、リードフレーム５０のアイランド部５０ｉｓｄ上に載置されている。ここで、半導体チップ４０の第２の主面である裏面は、アイランド部５０ｉｓｄと接着されている。さらに、半導体チップ４０のパッド電極４１は、リードフレーム５０のリード端子５１と、金細線から成るボンディングワイヤ５２を介して、電気的に接続（即ちボンディング）されている。
さらに、図示しないが、半導体チップ４０が載置されたリードフレーム５０は、例えばエポキシ樹脂等の封止材により封止されている。
なお、関連した技術文献としては、例えば以下の特許文献１が挙げられる。
特開平０８−０５１１７９号公報
しかしながら、上述した半導体装置では、パッド電極４１とリード端子５１が、ボンディングワイヤ５２の配線により接続されるため、半導体装置の外形寸法が大きくなるという問題が生じていた。
また、ボンディングワイヤ５２は、細線として形成されているため、半導体装置がプリント基板に実装された際、動作時のオン抵抗が高くなると共に発熱が大きくなるという問題があった。結果として、半導体装置の電気的な特性の劣化を招いていた。
そこで、本発明は、半導体チップが外部接続媒体に載置されて成る半導体装置を極力縮小させると共に、その電気的特性の劣化を極力抑止するものである。
本発明は、上述した課題に鑑みて為されたものであり、半導体チップと、複数の接続部を有した外部接続媒体とを具備する半導体装置であって、以下の特徴を有するものである。即ち、半導体チップは、その第１の主面に形成された複数のパッド電極と、当該半導体チップを貫通する少なくとも１つのビアホールと、ビアホールを通してパッド電極と電気的に接続された柱状電極と、柱状電極と電気的に接続された突起電極と、を有し、複数の接続部のうち少なくとも１つは、突起電極と接続可能な位置に至るまで延在するようにして形成され、突起電極と接続されていることを特徴とする。
また、本発明の半導体装置は、上記構成に加えて、半導体チップの第２の主面上に柱状電極と接続された配線層が形成され、配線層上に突起電極が形成されていることを特徴とする。また、突起電極は、柱状電極の直上から離れて形成されていることを特徴とする。もしくは、柱状電極上に突起電極が形成されていることを特徴とする。
また、本発明の半導体装置は、上記構成において、外部接続媒体がリードフレームであり、前記接続部がリード端子であることを特徴とする。もしくは、外部接続媒体が、導電パターンを有したフレキシブル電極シートであり、接続部が、当該導電パターンにより当該フレキシブル電極シートに形成されていることを特徴とする。
また、本発明の半導体装置は、上記構成において、複数の接続部のうち少なくとも１つが、複数のパッド電極のうち少なくとも１つと、ワイヤを介して接続されていることを特徴とする。
本発明によれば、パッド電極とリード端子が、ボンディングワイヤの配線によらずに接続されるため、ボンディングワイヤの配線により接続される場合に比して、半導体装置の外形寸法を極力縮小することが可能となる。
また、本発明によれば、パッド電極とリード端子の接続は、ボンディングワイヤのような細線に比して、断面積が広く、かつ長さが短い柱状電極及び突起電極を介して接続される。これにより、半導体装置がプリント基板に実装された際、動作時のオン抵抗を極力低く抑えることが可能となる。さらに、オン抵抗の低下に伴い、動作時の発熱を極力低く抑えることが可能となる。また、半導体チップは、ボンディングワイヤを介さずにリードフレームと接するため、リードフレームがヒートシンクの役割を果たし、上記動作時の発熱が生じた際、ボンディングワイヤを介した場合に比して、半導体装置の放熱性を向上することが可能となる。結果として、半導体装置の電気的な特性の劣化を極力抑止することができる。
次に、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１は第１の実施形態に係る半導体装置の上面図であり、外部接続媒体であるリードフレームの近傍を示している。また、図２は、図１の半導体装置の一方の端から他方の端にかけての概略断面図である。
図１に示すように、例えばＩＣのような半導体チップ１０Ａが、外部接続媒体であるリードフレーム２０上に載置されている。以降、特に図示しないが、半導体チップ１０Ａが載置されたリードフレーム２０は、例えばエポキシ樹脂等の封止材により封止され、それらにより１つの半導体装置が構成されていることが好ましい。
なお、図１では、半導体チップ１０Ａの第１の主面である表面から、その第２の主面である裏面側を透過して示している。ここで、半導体チップ１０Ａの表面には、不図示のパッド電極１１が形成されており、半導体チップ１０Ａの裏面には、複数の突起電極１５が形成されている。また、この半導体チップ１０ＡはＩＣに限らず、例えば受光素子等のその他のデバイスであってもよい。
また、リードフレーム２０は、接続部である複数のリード端子２１から構成されている。これらのリード端子２１は、半導体チップ１０Ａの裏面に形成されている突起電極１５とそれぞれ接続される位置に延びるようにして形成されている。なお、各リード端子２１は、互いにショートしないように、所定の間隔を以って互いに離間して形成されている。
ここで、上述した半導体装置の断面をみると、図２（ａ）の概略断面図に示すように、半導体チップ１０Ａの表面には、複数のパッド電極１１が形成されている。そして、半導体チップ１０Ａの裏面から各パッド電極１１にかけて半導体チップ１０Ａを貫通するビアホール１２が形成されている。また、半導体チップ１０Ａの裏面及びビアホール１２の側壁には、例えばＳｉＯ２膜やＳｉＮ膜から成る不図示の絶縁膜が形成されている。
ビアホール１２の底部では、パッド電極１１が露出されている。このビアホール１２を含む半導体チップ１０Ａの裏面上には、パッド電極１１と電気的に接続された不図示のバリア層が形成されている。このバリア層は、例えばチタンナイトライド（ＴｉＮ）から成る金属層である。もしくは、バリア層は、バリア層として機能するものであれば、チタンナイトライド（ＴｉＮ）以外の金属から成るものであってもよい。例えば、バリア層は、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）、及び上記金属の化合物から成るものであってもよい。
さらに、バリア層上には、不図示のシード層が形成されている。このシード層は例えば銅（Ｃｕ）から成り、後述する柱状電極１３及び配線層１４のメッキ成長のためのメッキ電極である。そして、シード層上には、例えば銅（Ｃｕ）から成る柱状電極１３及び配線層１４が、例えばメッキ成長により形成されている。ここで、柱状電極１３は、ビアホール１２内に形成され、不図示のバリア層及びシード層を介してパッド電極１１と接続されている。配線層１４は、柱状電極１３と接続して、半導体チップ１０Ａの裏面上に形成されている。
なお、配線層１４は、半導体チップ１０Ａの裏面の所望領域に延びるようにして、所望の本数を形成することができる。
また、柱状電極１３及び配線層１４は、銅（Ｃｕ）のメッキにより形成されているが、これには限定されず、他の方法により形成されてもよい。例えば、柱状電極１３及び配線層１４は、スズ（Ｓｎ）をメッキ形成した後、さらに銅（Ｃｕ）のメッキ形成を行うことにより形成されてもよい。もしくは、柱状電極１３及び配線層１４は、ＣＶＤ法やＭＯＣＶＤ法により、銅（Ｃｕ）等の金属を埋め込む方法により形成されてもよい。また、柱状電極１３及び配線層１４は、アルミニウム（Ａｌ）等の金属を用いたスパッタ法により形成されてもよい。
そして、配線層１４上には突起電極１５が形成されている。ここで、突起電極１５は、配線層１４上のうち、柱状電極１３の形成位置（即ちビアホール１２の形成位置）と離間した位置に形成されていることが好ましい。この突起電極１５は、例えばボール状の半田から成る電極として形成されている。もしくは突起電極１５は、半田によらず、その他の形状及び材質から成るものであってもよい。例えば、突起電極１５は、メッキ形成された電極であってもよい。また、この突起電極１５は、配線層１４上に形成されるため、その数や、配線層１４上における形成位置を適宜選択して形成することができる。
一方、リードフレーム２０は、その複数のリード端子２１が突起電極１５の直下に延びるようにして形成されている。ここで、リードフレーム２０は、例えば銅（Ｃｕ）もしくは銅（Ｃｕ）合金等から成り、そのリード端子２１の配置は、例えば打ち抜き形成によりパターン形成されている。もしくは、リードフレーム２０は、上記以外の金属から成るものでもよく、さらに、エッチング加工等の打ち抜き形成以外の方法によりパターン形成されていてもよい。
また、図示しないが、リード端子２１の突起電極１５と接続しない方の端部は、半導体チップ１０Ａの第１もしくは第２の辺と平行な線上に沿って整列されるようにして形成されている。そして、リードフレーム２０上には、半導体チップ１０Ａの裏面がリード端子２１と対向するようにして、当該半導体チップ１０Ａの各突起電極１５と各リード端子２１とが電気的に接続されている。そして、半導体チップ１０Ａの表面及びリードフレーム２０上を覆うようにして、例えばエポキシ樹脂等の不図示の封止材が形成されている。
即ち、本実施形態に係る半導体装置は、半導体チップ１０Ａがリードフレーム２０上に載置され、かつ封止材により封止されて成るものである。そして、当該半導体装置は、プリント基板上に載置され、リード端子２１の突起電極１５と接続しない方の端部が当該プリント基板の接続部と接続される。
上述したように、本実施形態に係る半導体装置では、半導体チップ１０Ａのパッド電極１１とリードフレーム２０のリード端子２１とが、従来例にみられたようなボンディングワイヤ５２を用いることなく、ビアホール１２の柱状電極１３及び突起電極１５を介して電気的に接続される。このようなパッド電極１１とリード端子２１との接続は、ボンディングワイヤによる場合に比して、半導体装置の外形寸法の大きさを極力縮小することが可能となる。
また、パッド電極１１とリード端子２１との接続は、ボンディングワイヤのような細線に比して、断面積の大きく、かつ長さが短い柱状電極１３及び突起電極１５を介して行われる。これにより、半導体装置がプリント基板に実装された際、動作時のオン抵抗を極力低く抑えることが可能となる。
さらに、オン抵抗の低下に伴い、動作時の発熱を極力低く抑えることが可能となる。また、半導体チップ１０Ａは、ボンディングワイヤを介さずにリードフレーム２０と接するため、リードフレーム２０がヒートシンクの役割を果たし、上記動作時の発熱が生じた際ボンディングワイヤを介した場合に比して、半導体装置の放熱性を向上することが可能となる。結果として、半導体装置の電気的な特性の劣化を極力抑止することができる。
また、図示しないが、リード端子２１の突起電極１５と接続しない方の端部は、半導体装置の第１もしくは第２の辺（即ち半導体チップ１０Ａの第１もしくは第２の辺に平行な線上）に沿って整列されるようにして形成されている。これにより、プリント基板のパターンを、半導体装置の第１もしくは第２の辺に沿うような簡易なパターンで形成することが可能となる。さらに、微細な半導体チップ１０Ａを扱う場合であっても、当該半導体チップ１０Ａを、リードフレーム２０を介して、比較的広い導電パターンを有するプリント基板に対して実装することが可能となる。
また、リードフレーム２０のリード端子２１を突起電極１５の形成位置に延びるようにして形成する際、この形成工程は例えば金属の打ち抜き形成により行われるため、プリント基板を複雑なパターンに加工する工程に比して、容易に行うことができる。これにより、ボンディングワイヤを用いた従来の半導体装置に比して、半導体装置の製造コストが低減される。
なお、上述した第１の実施形態では、半導体チップ１０Ａの裏面に配線層１４を形成し、その配線層１４上に突起電極１５を形成したが、本発明はこれに限定されない。即ち図２（ｂ）の概略断面図に示すように、突起電極１５は、半導体チップ１０Ａの裏面のビアホール１２で露出する柱状電極１３の上面に、直接形成されていてもよい。
次に、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。図３は第２の実施形態に係る半導体装置の上面図であり、リードフレーム２０の近傍を示している。また、図４は、図３の半導体装置の一方の端から他方の端にかけての概略断面図である。なお、図３及び図４においては、図１及び図２に示した第１の実施形態に係る半導体装置と同一の構成要素に対して同一の符号を付して説明を行うものとする。
図３に示すように、例えばＩＣのような半導体チップ１０Ｂが、リードフレーム２０上に載置されている。そして、特に図示しないが、半導体チップ１０Ｂが載置されたリードフレーム２０は、例えばエポキシ樹脂等の封止材により封止され、それらにより１つの半導体装置が構成されていることが好ましい。
本実施形態における半導体チップ１０Ｂの構成は、第１の実施形態とは異なり、不図示の複数のパッド電極のうち１部のパッド電極が、突起電極１５を介さずに、ボンディングワイヤ２２を介してリード端子２１ｗと接続されている。ここで、ボンディングワイヤ２２を介して当該パッド電極と接続されるリード端子２１ｗは、必ずしも半導体チップ１０Ｂの裏面の直下に延びるようにして形成される必要はない。その他の半導体チップ１０Ｂ及びリードフレーム２０の構成は、第１の実施形態と同様である。
ここで、上述した半導体装置の断面をみると、図４（ａ）の概略断面図に示すように、半導体チップ１０Ｂの表面には、複数のパッド電極１１，１１ｗが形成されている。そして、少なくとも１つのパッド電極１１に対応する半導体チップ１０Ｂの裏面上の位置には、当該裏面から当該パッド電極１１にかけて半導体チップ１０Ｂを貫通するビアホール１２が形成されている。また、ビアホール１２の側壁及びビアホール１２近傍の半導体チップ１０Ｂの裏面には、不図示の絶縁膜が形成されている。さらに、ビアホール１２及びビアホール１２近傍において、第１の実施形態と同様に、不図示のバリア層、不図示のシード層、柱状電極１３、配線層１４、及び突起電極１５が形成されている。なお、図４（ｂ）の概略断面図に示すように、半導体チップ１０Ｂの裏面に配線層１４が形成されず、半導体チップ１０Ｂの裏面のビアホール１２で露出する柱状電極１３の上面に、突起電極１５が直接形成されていてもよい。
そして、ビアホール１２が形成されていない位置におけるパッド電極１１ｗは、ボンディングワイヤ２２を介して、リード端子２１ｗと接続されている。即ち、本実施形態では、パッド電極１１が、柱状電極１３及び突起電極１５を介してリード端子２１と接続されていると共に、その他のパッド電極１１ｗがボンディングワイヤ２２を介してリード端子２１ｗと接続されている。これにより、半導体チップ１０Ｂでビアホール１２を形成するのに不適当な位置においても、パッド電極とリード端子の接続を行うことが可能となる。
なお、上述した第１及び第２の実施形態に係る半導体装置は、半導体チップの裏面に、突起電極１５が形成されているものとしたが、本発明はこれに限定されない。即ち、図示しないが、リード端子と電気的に接続可能なものであれば、半導体チップの裏面に突起電極以外の電極部が形成されていてもよい。例えば、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置のように、半導体チップの裏面と同一の平面上で平坦に露出するような電極部が、突起電極の替わりに形成されていてもよい。
また、上述した第１及び第２の実施形態に係る半導体装置は、半導体チップを貫通するビアホール１３に埋め込まれた柱状電極１５を介して、パッド電極１１とリード端子２１とを接続したが、本発明は、これに限定されない。
即ち、図示しないが、半導体チップ内に埋込み電極層が形成されており、半導体チップの裏面から当該埋め込み電極層に到達するビアホールが形成され、当該ビアホールに柱状電極が形成され、当該埋め込み電極層は、当該柱状電極を介して（さらに配線層、突起電極を介してもよい）、リード端子と接続されていてもよい。ここで、半導体チップの表面にパッド電極が形成されている場合、リード端子のうち少なくとも１つは、当該パッド電極のうち少なくとも１つとボンディングワイヤを介して接続されていてもよい。
なお、上述した第１及び第２の実施形態に係る半導体装置は、外部接続媒体としてリードフレーム２０が用いられるものとしたが、本発明はこれに限定されない。即ち、リードフレーム２０と同等の機能を有し、同様の導電パターンが形成されているものであれば、リードフレーム２０以外の外部接続媒体が用いられてもよく、さらに言えば、導電パターンを有するものであれば、プリント基板やセラミック基板等が外部接続媒体として用いられても構わない。例えば、リードフレーム２０の替わりに、導電パターンを有したフレキシブル電極シート（ＦＰＣ；Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）が用いられてもよい。この場合、半導体チップに対する接続部は、フレキシブル電極シート上に、導電パターンとして形成される。
また、リード端子のうち共通するＶｓｓ端子（接地端子）同士、もしくは共通するＶｄｄ端子（電源端子）同士が、接続された状態となるように、リードフレームを打ち抜き加工してもよい。これにより、リードフレームの電気的特性や強度を高めることが可能となる。
本発明の第１の実施形態に係る半導体装置の上面図である。 図１の半導体装置の概略断面図である。 本発明の第２の実施形態に係る半導体装置の上面図である。 図３の半導体装置の概略断面図である。 従来例に係る半導体装置の概略断面図である。

Claims (12)

  1. 半導体チップと、複数の接続部を有した外部接続媒体とを具備する半導体装置であって、
    前記半導体チップは、その第１の主面に形成された複数のパッド電極と、当該半導体チップを貫通する少なくとも１つのビアホールと、前記ビアホールを通して前記パッド電極と電気的に接続された柱状電極と、前記柱状電極と電気的に接続された突起電極と、を有し、
    前記複数の接続部のうち少なくとも１つは、前記突起電極と接続可能な位置に至るまで延在するようにして形成され、前記突起電極と接続されていることを特徴とする半導体装置。
  2. 前記半導体チップの第２の主面上に、前記柱状電極と接続された配線層が形成され、
    前記配線層上に前記突起電極が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記突起電極は、前記柱状電極の直上から離れて形成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記柱状電極上に前記突起電極が形成されていることを特徴とする請求項１記載の半導体装置。
  5. 前記複数の接続部のうち少なくとも１つが、前記複数のパッド電極のうち少なくとも１つと、ワイヤを介して接続されていることを特徴とする請求項１，２，３，４のうちいずれか１項に記載の半導体装置。
  6. 半導体チップと、複数の接続部を有した外部接続媒体とを具備する半導体装置であって、
    前記半導体チップの裏面に設けられた電極部を有し、
    前記複数の接続部のうち少なくとも１つは、前記電極部と接続可能な位置に至るまで延在するように形成され、前記電極部と接続されていることを特徴とする半導体装置。
  7. 前記半導体チップの裏面上に、前記電極部と接続された配線層が形成され、
    前記配線層上に突起電極が形成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記突起電極は、前記電極部の直上から離れて形成されていることを特徴とする請求項７記載の半導体装置。
  9. 前記電極部上に突起電極が形成されていることを特徴とする請求項６記載の半導体装置。
  10. 前記半導体チップは、その表面に形成された複数のパッド電極を有し、
    前記複数の接続部のうち少なくとも１つが、前記複数のパッド電極のうち少なくとも１つと、ワイヤを介して接続されていることを特徴とする請求項６，７，８，９のうちいずれか１項に記載の半導体装置。
  11. 前記外部接続媒体はリードフレームであり、前記接続部はリード端子であることを特徴とする請求項１，２，３，４，５，６，７，８，９，１０のうちいずれか１項に記載の半導体装置。
  12. 前記外部接続媒体は、導電パターンを有したフレキシブル電極シートであり、前記接続部は当該導電パターンにより当該フレキシブル電極シートに形成されていることを特徴とする請求項１，２，３，４，５，６，７，８，９，１０のうちいずれか１項に記載の半導体装置。
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