JPH0851179A - 集積回路装置およびリードフレーム - Google Patents
集積回路装置およびリードフレームInfo
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Abstract
(57)【要約】
【目的】 チップのサイズを小さくすることが可能な集
積回路装置およびリードフレームを提供することであ
る。 【構成】 マイクロ波増幅器の入力整合回路、ソースバ
イアス回路、ドレインバイアス回路および出力整合回路
をインダクタンスとキャパシタンスとの直列接続あるい
はインダクタンスのみで構成する。リード１１Ａ，１１
Ｄ，１１Ｆ上に絶縁膜３および金属膜４を形成し、ＭＩ
Ｍ構造を形成する。リード１１Ａ，１１Ｄ，１１Ｆ上の
ＭＩＭ構造およびリード１１Ａ，１１Ｄ，１１Ｆの寄生
インダクタンスによりキャパシタンスとインダクタンス
との直列接続を構成し、リード１１Ｂ，１１Ｅの寄生イ
ンダクタンスによりインダクタンスを構成する。
積回路装置およびリードフレームを提供することであ
る。 【構成】 マイクロ波増幅器の入力整合回路、ソースバ
イアス回路、ドレインバイアス回路および出力整合回路
をインダクタンスとキャパシタンスとの直列接続あるい
はインダクタンスのみで構成する。リード１１Ａ，１１
Ｄ，１１Ｆ上に絶縁膜３および金属膜４を形成し、ＭＩ
Ｍ構造を形成する。リード１１Ａ，１１Ｄ，１１Ｆ上の
ＭＩＭ構造およびリード１１Ａ，１１Ｄ，１１Ｆの寄生
インダクタンスによりキャパシタンスとインダクタンス
との直列接続を構成し、リード１１Ｂ，１１Ｅの寄生イ
ンダクタンスによりインダクタンスを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、チップおよびパッケー
ジにより構成される集積回路装置およびパッケージのリ
ードフレームに関する。
ジにより構成される集積回路装置およびパッケージのリ
ードフレームに関する。
【０００２】
【従来の技術】図８は従来のマイクロ波集積回路（ＭＭ
ＩＣ）のチップをパッケージに収納した状態を示す図で
ある。
ＩＣ）のチップをパッケージに収納した状態を示す図で
ある。
【０００３】図８において、６本のリード１１ａ，１１
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆおよびアイランド
１２がリードフレームを構成する。アイランド１２上に
はマイクロ波集積回路のチップ１３がダイボンド（接
着）されている。チップ１３上には６個のボンディング
パッド１４が設けられている。チップ１３上のマイクロ
波集積回路の入力部、出力部、バイアス部およびアース
部はチップ１３上のボンディングパッド１４にそれぞれ
接続されている。
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆおよびアイランド
１２がリードフレームを構成する。アイランド１２上に
はマイクロ波集積回路のチップ１３がダイボンド（接
着）されている。チップ１３上には６個のボンディング
パッド１４が設けられている。チップ１３上のマイクロ
波集積回路の入力部、出力部、バイアス部およびアース
部はチップ１３上のボンディングパッド１４にそれぞれ
接続されている。
【０００４】リード１１ａには入力信号ＩＮが与えら
れ、リード１１ｂ，１１ｃ，１１ｅは接地電位ＧＮＤに
設定される。リード１１ｄにはバイアス電圧ＶDDが与え
られ、リード１１ｆは出力信号ＯＵＴを出力する。
れ、リード１１ｂ，１１ｃ，１１ｅは接地電位ＧＮＤに
設定される。リード１１ｄにはバイアス電圧ＶDDが与え
られ、リード１１ｆは出力信号ＯＵＴを出力する。
【０００５】リード１１ａ，１１ｄ，１１ｆはチップ１
３上の対応するボンディングパッド１４にボンディング
ワイヤ１５を用いてそれぞれ接続されている。リード１
１ｂ，１１ｃ，１１ｄはアイランド１２にボンディング
ワイヤ１５を用いて接続され、アイランド１２はボンデ
ィングワイヤ１５を用いてチップ１３上の対応するボン
ディングパッド１４にそれぞれ接続されている。
３上の対応するボンディングパッド１４にボンディング
ワイヤ１５を用いてそれぞれ接続されている。リード１
１ｂ，１１ｃ，１１ｄはアイランド１２にボンディング
ワイヤ１５を用いて接続され、アイランド１２はボンデ
ィングワイヤ１５を用いてチップ１３上の対応するボン
ディングパッド１４にそれぞれ接続されている。
【０００６】チップ１３がダイボンドされたアイランド
１２および６本のリード１１ａ，１１ｂ，１１ｃ，１１
ｄ，１１ｅ，１１ｆの所定部分が樹脂１６によりモール
ドされる。リードフレームおよび樹脂１６がパッケージ
を構成する。
１２および６本のリード１１ａ，１１ｂ，１１ｃ，１１
ｄ，１１ｅ，１１ｆの所定部分が樹脂１６によりモール
ドされる。リードフレームおよび樹脂１６がパッケージ
を構成する。
【０００７】ボンディングワイヤおよびパッケージのリ
ードは誘導成分、すなわちインダクタンスを有するた
め、増幅器等のマイクロ波集積回路を設計する際には、
このインダクタンスを考慮に入れなければならない。ま
た、パッケージの種類によっては、リード間の容量成
分、すなわちキャパシタンスも考慮しなければならない
場合がある。
ードは誘導成分、すなわちインダクタンスを有するた
め、増幅器等のマイクロ波集積回路を設計する際には、
このインダクタンスを考慮に入れなければならない。ま
た、パッケージの種類によっては、リード間の容量成
分、すなわちキャパシタンスも考慮しなければならない
場合がある。
【０００８】一般的にはボンディングワイヤは、１ｍｍ
当たり１ｎＨのインダクタンスを有し、パッケージのリ
ードは１ｍｍ当たり０．７ｎＨのインダクタンスを有す
る。また、キャパシタンスは、リード間で約５０ｆＦで
ある。したがって、２ＧＨｚ程度の周波数の場合には、
キャパシタンスの値を無視することができる。その結
果、１ｍｍのボンディングワイヤおよび２ｍｍのリード
の合計のインダクタンスは２．４ｎＨとなる。
当たり１ｎＨのインダクタンスを有し、パッケージのリ
ードは１ｍｍ当たり０．７ｎＨのインダクタンスを有す
る。また、キャパシタンスは、リード間で約５０ｆＦで
ある。したがって、２ＧＨｚ程度の周波数の場合には、
キャパシタンスの値を無視することができる。その結
果、１ｍｍのボンディングワイヤおよび２ｍｍのリード
の合計のインダクタンスは２．４ｎＨとなる。
【０００９】次に、従来のマイクロ波集積回路の設計お
よび素子配置について説明する。ここでは、表１の周波
数特性（Ｓパラメータ特性）を持ったゲート幅８００μ
ｍのＦＥＴ（電界効果トランジスタ）を用いてマイクロ
波増幅器を構成する場合を考える。
よび素子配置について説明する。ここでは、表１の周波
数特性（Ｓパラメータ特性）を持ったゲート幅８００μ
ｍのＦＥＴ（電界効果トランジスタ）を用いてマイクロ
波増幅器を構成する場合を考える。
【００１０】
【表１】
【００１１】ここで、ＳパラメータのＳ１１は、出力端
を特性インピーダンスで終端したときの入力端の入力反
射係数（入力端反射係数）であり、Ｓ２１は出力端を特
性インピーダンスで終端したときの伝送係数（正方向伝
送係数）であり、Ｓ１２は入力端を特性インピーダンス
で終端したときの伝送係数（逆方向伝送係数）であり、
Ｓ２２は入力端を特性インピーダンスで終端したときの
出力端の入力反射係数（出力端反射係数）である。
を特性インピーダンスで終端したときの入力端の入力反
射係数（入力端反射係数）であり、Ｓ２１は出力端を特
性インピーダンスで終端したときの伝送係数（正方向伝
送係数）であり、Ｓ１２は入力端を特性インピーダンス
で終端したときの伝送係数（逆方向伝送係数）であり、
Ｓ２２は入力端を特性インピーダンスで終端したときの
出力端の入力反射係数（出力端反射係数）である。
【００１２】まず、増幅器として必要な特性（仕様）を
決める。この場合、１．８〜２．０ＧＨｚの周波数の範
囲において、リターンロス（反射減衰量）および利得を
次のように定める。
決める。この場合、１．８〜２．０ＧＨｚの周波数の範
囲において、リターンロス（反射減衰量）および利得を
次のように定める。
【００１３】 入力側のリターンロス＞１０ｄＢ …（１） 出力側のリターンロス＞１０ｄＢ …（２） 利得＞１２ｄＢ …（３） 次に、一般的に用いられている図９の回路構成で上式
（１），（２），（３）の仕様を満たすように、インダ
クタンスＬ１，Ｌ２，Ｌ３、キャパシタンスＣ１，Ｃ
２，Ｃ３および抵抗Ｒ１を最適化する。
（１），（２），（３）の仕様を満たすように、インダ
クタンスＬ１，Ｌ２，Ｌ３、キャパシタンスＣ１，Ｃ
２，Ｃ３および抵抗Ｒ１を最適化する。
【００１４】図９の回路は、インダクタンスＬ１および
キャパシタンスＣ１からなる入力整合回路、インダクタ
ンスＬ２およびキャパシタンスＣ２からなるドレインバ
イアス回路、キャパシタンスＣ３およびインダクタンス
Ｌ３からなる出力整合回路、インダクタンスＬ４からな
るソースバイアス回路、ＦＥＴ１００、および抵抗Ｒ１
により構成される。
キャパシタンスＣ１からなる入力整合回路、インダクタ
ンスＬ２およびキャパシタンスＣ２からなるドレインバ
イアス回路、キャパシタンスＣ３およびインダクタンス
Ｌ３からなる出力整合回路、インダクタンスＬ４からな
るソースバイアス回路、ＦＥＴ１００、および抵抗Ｒ１
により構成される。
【００１５】図９において、Ｌ４はソースインダクタン
スであるので、この値を０．５ｎＨに固定する。最適化
の結果、インダクタンスは、Ｌ１＝１．２ｎＨ，Ｌ２＝
５．９ｎＨ，Ｌ３＝２．６ｎＨ，Ｌ４＝０．５ｎＨとな
り、キャパシタンスは、Ｃ１＝２．４ｐＦ，Ｃ２＝２．
０ｐＦ，Ｃ３＝３．３ｐＦとなり、抵抗は、Ｒ１＝２７
７Ωとなる。
スであるので、この値を０．５ｎＨに固定する。最適化
の結果、インダクタンスは、Ｌ１＝１．２ｎＨ，Ｌ２＝
５．９ｎＨ，Ｌ３＝２．６ｎＨ，Ｌ４＝０．５ｎＨとな
り、キャパシタンスは、Ｃ１＝２．４ｐＦ，Ｃ２＝２．
０ｐＦ，Ｃ３＝３．３ｐＦとなり、抵抗は、Ｒ１＝２７
７Ωとなる。
【００１６】このときの増幅器の特性は表２に示すよう
になり、上式（１），（２），（３）の仕様を満たして
いる。
になり、上式（１），（２），（３）の仕様を満たして
いる。
【００１７】
【表２】
【００１８】次に、上記のインダクタンス、キャパシタ
ンスおよび抵抗の値を持った素子配置を考える。上述の
ようにボンディングワイヤおよびリードのインダクタン
スは２．４ｎＨであるので、チップ内のインダクタンス
はインダクタンスＬ１，Ｌ２，Ｌ３からそれぞれ２．４
ｎＨを引いた値とする。ところが、インダクタンスＬ１
は２．４ｎＨ以下であるので、入力整合回路のインダク
タンスを０としても不整合が生じてしまう。
ンスおよび抵抗の値を持った素子配置を考える。上述の
ようにボンディングワイヤおよびリードのインダクタン
スは２．４ｎＨであるので、チップ内のインダクタンス
はインダクタンスＬ１，Ｌ２，Ｌ３からそれぞれ２．４
ｎＨを引いた値とする。ところが、インダクタンスＬ１
は２．４ｎＨ以下であるので、入力整合回路のインダク
タンスを０としても不整合が生じてしまう。
【００１９】また、実際には、キャパシタンスＣ２およ
びインダクタンスＬ２からなるバイアス回路に直列にリ
ードおよびボンディングワイヤのインダクタンス成分が
存在するので、図９の回路構成は厳密に言えば正確では
ない。したがって、正確な素子配置を考えるためには、
回路構成を修正する必要がある。
びインダクタンスＬ２からなるバイアス回路に直列にリ
ードおよびボンディングワイヤのインダクタンス成分が
存在するので、図９の回路構成は厳密に言えば正確では
ない。したがって、正確な素子配置を考えるためには、
回路構成を修正する必要がある。
【００２０】しかしながら、仮に修正した回路構成を用
いたとしても、上記のインダクタンスＬ１，Ｌ２，Ｌ３
およびキャパシタンスＣ１，Ｃ２，Ｃ３に相当する回路
定数は必ず存在する。したがって、これらの回路定数を
有する回路素子をチップ上に配置しなければならない。
いたとしても、上記のインダクタンスＬ１，Ｌ２，Ｌ３
およびキャパシタンスＣ１，Ｃ２，Ｃ３に相当する回路
定数は必ず存在する。したがって、これらの回路定数を
有する回路素子をチップ上に配置しなければならない。
【００２１】
【発明が解決しようとする課題】チップ上に配置しなけ
ればならないインダクタンス、キャパシタンス等の回路
素子の大きさは概ね以下のようになる。インダクタンス
はスパイラルインダクタで構成し、キャパシタンスはＭ
ＩＭ（金属／絶縁体／金属）構造で構成する。この場
合、絶縁体は膜厚３０００ÅのＳｉＯ2 膜により形成す
る。
ればならないインダクタンス、キャパシタンス等の回路
素子の大きさは概ね以下のようになる。インダクタンス
はスパイラルインダクタで構成し、キャパシタンスはＭ
ＩＭ（金属／絶縁体／金属）構造で構成する。この場
合、絶縁体は膜厚３０００ÅのＳｉＯ2 膜により形成す
る。
【００２２】ボンディングワイヤおよびリードのインダ
クタンス２．４ｎＨを差し引くと、インダクタンスＬ
１，Ｌ２，Ｌ３のサイズは表３のようになる。
クタンス２．４ｎＨを差し引くと、インダクタンスＬ
１，Ｌ２，Ｌ３のサイズは表３のようになる。
【００２３】
【表３】
【００２４】一方、キャパシタンスＣ１，Ｃ２，Ｃ３の
サイズは表４のようになる。
サイズは表４のようになる。
【００２５】
【表４】
【００２６】また、ＦＥＴ、抵抗およびボンディングパ
ッドのサイズは表５のようになる。
ッドのサイズは表５のようになる。
【００２７】
【表５】
【００２８】実際の素子配置の際には、隣り合った回路
素子とのカップリングを防ぐために回路素子間を５０μ
ｍ程度離さなければならない。したがって、すべての回
路素子を配置するために必要な面積は、インダクタンス
およびキャパシタンスについて０．４７ｍｍ2 となり、
ＦＥＴ、抵抗およびボンディングパッドについて０．３
７ｍｍ2 となり、合計０．８４ｍｍ2 となる。
素子とのカップリングを防ぐために回路素子間を５０μ
ｍ程度離さなければならない。したがって、すべての回
路素子を配置するために必要な面積は、インダクタンス
およびキャパシタンスについて０．４７ｍｍ2 となり、
ＦＥＴ、抵抗およびボンディングパッドについて０．３
７ｍｍ2 となり、合計０．８４ｍｍ2 となる。
【００２９】すなわち、増幅器を構成する場合、チップ
の約６０％は整合回路やバイアス回路で占められること
になり、チップサイズが大きくなるという問題がある。
本発明の目的は、チップのサイズを小さくすることがで
きる集積回路装置およびリードフレームを提供すること
である。
の約６０％は整合回路やバイアス回路で占められること
になり、チップサイズが大きくなるという問題がある。
本発明の目的は、チップのサイズを小さくすることがで
きる集積回路装置およびリードフレームを提供すること
である。
【００３０】
【課題を解決するための手段】本発明に係る集積回路装
置は、チップおよびパッケージからなる集積回路装置に
おいて、リードフレームを含むパッケージにインダクタ
ンスおよびキャパシタンスを含む回路を形成したもので
ある。
置は、チップおよびパッケージからなる集積回路装置に
おいて、リードフレームを含むパッケージにインダクタ
ンスおよびキャパシタンスを含む回路を形成したもので
ある。
【００３１】本発明に係るリードフレームは、集積回路
を構成するチップにボンディングワイヤを介して接続さ
れる複数のリードを有するリードフレームにおいて、複
数のリードの一部またはすべてにインダクタンスおよび
キャパシタンスを含む回路を形成したものである。
を構成するチップにボンディングワイヤを介して接続さ
れる複数のリードを有するリードフレームにおいて、複
数のリードの一部またはすべてにインダクタンスおよび
キャパシタンスを含む回路を形成したものである。
【００３２】インダクタンスはリードおよびボンディン
グワイヤが有する寄生インダクタンスからなり、キャパ
シタンスはリードに形成される導体、誘電体および導体
の３層構造からなってもよい。
グワイヤが有する寄生インダクタンスからなり、キャパ
シタンスはリードに形成される導体、誘電体および導体
の３層構造からなってもよい。
【００３３】
【作用】本発明に係る集積回路装置においては、パッケ
ージにインダクタンスおよびキャパシタンスを含む回路
が形成されるので、インダクタンスおよびキャパシタン
スにより構成される回路をチップ上から取り除くことが
できる。それにより、チップの面積を小さくすることが
可能となる。
ージにインダクタンスおよびキャパシタンスを含む回路
が形成されるので、インダクタンスおよびキャパシタン
スにより構成される回路をチップ上から取り除くことが
できる。それにより、チップの面積を小さくすることが
可能となる。
【００３４】本発明に係るリードフレームにおいては、
複数のリードの一部またはすべてにインダクタンスおよ
びキャパシタンスを含む回路が形成されるので、インダ
クタンスおよびキャパシタンスにより構成される回路を
チップ上から取り除くことができる。それにより、チッ
プの面積を小さくすることが可能となる。
複数のリードの一部またはすべてにインダクタンスおよ
びキャパシタンスを含む回路が形成されるので、インダ
クタンスおよびキャパシタンスにより構成される回路を
チップ上から取り除くことができる。それにより、チッ
プの面積を小さくすることが可能となる。
【００３５】インダクタンスはリードおよびボンディン
グワイヤの寄生インダクタンスを利用することができ、
リード上に導体、誘電体および導体の３層構造を形成す
ることによりリード上にキャパシタンスを形成すること
ができる。この場合、キャパシタンスを形成したリード
は等価的にインダクタンスとキャパシタンスとの直列接
続とみなすことができる。キャパシタンスを形成してい
ないリードは等価的にインダクタンスのみとみなすこと
ができる。
グワイヤの寄生インダクタンスを利用することができ、
リード上に導体、誘電体および導体の３層構造を形成す
ることによりリード上にキャパシタンスを形成すること
ができる。この場合、キャパシタンスを形成したリード
は等価的にインダクタンスとキャパシタンスとの直列接
続とみなすことができる。キャパシタンスを形成してい
ないリードは等価的にインダクタンスのみとみなすこと
ができる。
【００３６】特に、集積回路が整合回路およびバイアス
回路を含むマイクロ波集積回路の場合には、整合回路お
よびバイアス回路をインダクタンスとキャパシタンスと
の直列接続あるいはインダクタンスのみで構成すること
により、整合回路およびバイアス回路をチップ上から取
り除いてリードフレームに形成することができる。
回路を含むマイクロ波集積回路の場合には、整合回路お
よびバイアス回路をインダクタンスとキャパシタンスと
の直列接続あるいはインダクタンスのみで構成すること
により、整合回路およびバイアス回路をチップ上から取
り除いてリードフレームに形成することができる。
【００３７】
【実施例】以下、本発明の一実施例によるマイクロ波集
積回路について説明する。本実施例では、マイクロ波集
積回路の一例としてマイクロ波増幅器を説明する。
積回路について説明する。本実施例では、マイクロ波集
積回路の一例としてマイクロ波増幅器を説明する。
【００３８】図１にマイクロ波増幅器の設計に用いる回
路構成を示す。図１において、入力信号ＩＮを受ける入
力端子２１とＦＥＴ１００のゲートとの間には、インダ
クタンスＬ５とキャパシタンスＣ４との直列接続からな
る入力整合回路が設けられる。接地電位ＧＮＤを受ける
接地端子２２とＦＥＴ１００のソースとの間には、イン
ダクタンスＬ４からなる回路が設けられる。バイアス電
圧ＶDDを受けるバイアス端子２３とＦＥＴ１００のドレ
インとの間には、インダクタンスＬ５およびキャパシタ
ンスＣ５の直列回路とインダクタンスＬ５とが並列接続
されてなるドレインバイアス回路が設けられる。出力信
号ＯＵＴを出力する出力端子２４とＦＥＴ１００のドレ
インとの間には、キャパシタンスＣ６とインダクタンス
Ｌ５との直列接続からなる出力整合回路が設けられる。
ＦＥＴ１００のゲートとドレインとの間には抵抗Ｒ２が
接続される。
路構成を示す。図１において、入力信号ＩＮを受ける入
力端子２１とＦＥＴ１００のゲートとの間には、インダ
クタンスＬ５とキャパシタンスＣ４との直列接続からな
る入力整合回路が設けられる。接地電位ＧＮＤを受ける
接地端子２２とＦＥＴ１００のソースとの間には、イン
ダクタンスＬ４からなる回路が設けられる。バイアス電
圧ＶDDを受けるバイアス端子２３とＦＥＴ１００のドレ
インとの間には、インダクタンスＬ５およびキャパシタ
ンスＣ５の直列回路とインダクタンスＬ５とが並列接続
されてなるドレインバイアス回路が設けられる。出力信
号ＯＵＴを出力する出力端子２４とＦＥＴ１００のドレ
インとの間には、キャパシタンスＣ６とインダクタンス
Ｌ５との直列接続からなる出力整合回路が設けられる。
ＦＥＴ１００のゲートとドレインとの間には抵抗Ｒ２が
接続される。
【００３９】このように、図１の回路構成においては、
入力整合回路、ソースバイアス回路、ドレインバイアス
回路および出力整合回路が、インダクタンスとキャパシ
タンスとの直列接続あるいはインダクタンスのみにより
構成される。
入力整合回路、ソースバイアス回路、ドレインバイアス
回路および出力整合回路が、インダクタンスとキャパシ
タンスとの直列接続あるいはインダクタンスのみにより
構成される。
【００４０】本実施例でも、従来技術の説明における表
１の周波数特性を持ったゲート幅８００μｍのＦＥＴ１
００を用いて増幅器を構成する。ボンディングワイヤお
よびリードの合計のインダクタンスは２．４ｎＨに固定
する。
１の周波数特性を持ったゲート幅８００μｍのＦＥＴ１
００を用いて増幅器を構成する。ボンディングワイヤお
よびリードの合計のインダクタンスは２．４ｎＨに固定
する。
【００４１】図１の回路構成で従来技術と同様に式
（１），（２），（３）の仕様を満たすようにインダク
タンスＬ４，Ｌ５、キャパシタンスＣ４，Ｃ５，Ｃ６お
よび抵抗Ｒ２を最適化する。
（１），（２），（３）の仕様を満たすようにインダク
タンスＬ４，Ｌ５、キャパシタンスＣ４，Ｃ５，Ｃ６お
よび抵抗Ｒ２を最適化する。
【００４２】最適化の結果、インダクタンスは、Ｌ４＝
０．５ｎＨ，Ｌ５＝２．４ｎＨとなり、キャパシタンス
は、Ｃ４＝６．１ｐＦ，Ｃ５＝１．０ｐＦ，Ｃ６＝１．
８ｐＦとなり、抵抗は、Ｒ２＝４３５Ωとなった。この
ときの増幅器の特性は表６のようになり、式（１），
（２），（３）の仕様を満たしている。
０．５ｎＨ，Ｌ５＝２．４ｎＨとなり、キャパシタンス
は、Ｃ４＝６．１ｐＦ，Ｃ５＝１．０ｐＦ，Ｃ６＝１．
８ｐＦとなり、抵抗は、Ｒ２＝４３５Ωとなった。この
ときの増幅器の特性は表６のようになり、式（１），
（２），（３）の仕様を満たしている。
【００４３】
【表６】
【００４４】次に、上記の値を有する増幅器をパッケー
ジングする手順について説明する。図２〜図６はリード
フレームの作製工程を示し、図７はリードフレーム上に
チップをダイボンドした状態を示す。
ジングする手順について説明する。図２〜図６はリード
フレームの作製工程を示し、図７はリードフレーム上に
チップをダイボンドした状態を示す。
【００４５】図２に示すように、フレームメタル１を用
意する。図３に示すように、フレームメタル１上にレジ
スト２を塗布し、そのレジスト２をパターニングする。
次に、図４に示すように、エッチングによりフレームメ
タル１の不要な部分を除去する。それにより、６本のリ
ード１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ
およびアイランド１２が形成され、それらが支持部１０
により結合された状態となる。ここまでは、従来と同様
の工程である。
意する。図３に示すように、フレームメタル１上にレジ
スト２を塗布し、そのレジスト２をパターニングする。
次に、図４に示すように、エッチングによりフレームメ
タル１の不要な部分を除去する。それにより、６本のリ
ード１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ
およびアイランド１２が形成され、それらが支持部１０
により結合された状態となる。ここまでは、従来と同様
の工程である。
【００４６】引き続いて、リードフレーム上にポリイミ
ド等からなる膜厚１０μｍの絶縁膜３を形成し、パター
ニングを行う。本実施例では、リード１１Ａ，１１Ｄ，
１１Ｆに絶縁膜３が形成される。
ド等からなる膜厚１０μｍの絶縁膜３を形成し、パター
ニングを行う。本実施例では、リード１１Ａ，１１Ｄ，
１１Ｆに絶縁膜３が形成される。
【００４７】次に、図６に示すように、絶縁膜３上の所
定の面積に金等の金属膜４を形成する。それにより、Ｍ
ＩＭ構造が形成される。本実施例では、リード１１Ａ，
１１Ｄ，１１Ｆ上の絶縁膜３上にそれぞれキャパシタン
スＣ４，Ｃ５，Ｃ６に相当する面積の金属膜４を形成す
る。すなわち、リード１１Ａ，１１Ｄ，１１ＦのＭＩＭ
構造は、図１の増幅器の入力整合回路、ドレインバイア
ス回路および出力整合回路にそれぞれ用いられる。ＭＩ
Ｍ構造により形成するキャパシタンスの値Ｃは次式によ
り決定される。
定の面積に金等の金属膜４を形成する。それにより、Ｍ
ＩＭ構造が形成される。本実施例では、リード１１Ａ，
１１Ｄ，１１Ｆ上の絶縁膜３上にそれぞれキャパシタン
スＣ４，Ｃ５，Ｃ６に相当する面積の金属膜４を形成す
る。すなわち、リード１１Ａ，１１Ｄ，１１ＦのＭＩＭ
構造は、図１の増幅器の入力整合回路、ドレインバイア
ス回路および出力整合回路にそれぞれ用いられる。ＭＩ
Ｍ構造により形成するキャパシタンスの値Ｃは次式によ
り決定される。
【００４８】Ｃ＝ε0 εr Ｓ／ｄ …（４） ここで、ε0 は真空中の誘電率、εr は絶縁膜３の比誘
電率、ＳはＭＩＭ構造の面積、ｄは絶縁膜３の厚さを表
わす。本実施例では、εr ＝４、ｄ＝１０μｍとする。
式（４）により、キャパシタンスの値Ｃが決まれば、面
積Ｓが算出される。本実施例では、１ｍｍ2 当たり３．
４ｐＦとなる。したがって、キャパシタンスＣ４，Ｃ
５，Ｃ６を形成するために必要なＭＩＭ構造の面積はそ
れぞれ次のようになる。
電率、ＳはＭＩＭ構造の面積、ｄは絶縁膜３の厚さを表
わす。本実施例では、εr ＝４、ｄ＝１０μｍとする。
式（４）により、キャパシタンスの値Ｃが決まれば、面
積Ｓが算出される。本実施例では、１ｍｍ2 当たり３．
４ｐＦとなる。したがって、キャパシタンスＣ４，Ｃ
５，Ｃ６を形成するために必要なＭＩＭ構造の面積はそ
れぞれ次のようになる。
【００４９】Ｃ４＝１．７９ｍｍ2 ，Ｃ５＝０．２９ｍ
ｍ2 ，Ｃ６＝０．５３ｍｍ2 その後、図７に示すチップ１３をＡｕＳｎ等の接着剤を
用いてアイランド１２上にダイボンドする。
ｍ2 ，Ｃ６＝０．５３ｍｍ2 その後、図７に示すチップ１３をＡｕＳｎ等の接着剤を
用いてアイランド１２上にダイボンドする。
【００５０】さらに、リード１１Ａ上の金属膜４、リー
ド１１Ｄ上の金属膜４およびリード１１Ｆ上の金属膜４
をボンディングワイヤ１５によりそれぞれチップ１３上
の対応するボンディングパッド１４に接続する。また、
リード１１Ｂ，１１Ｃをボンディングワイヤ１５により
アイランド１２に接続し、アイランド１２をボンディン
グワイヤ１５によりチップ１３上の対応するパッド１４
に接続する。さらに、リード１１Ｄ上の金属膜４を複数
本のボンディングワイヤ１５によりリード１１Ｅに接続
する。そして、チップ１３がダイボンドされたアイラン
ド１２および６本のリード１１Ａ〜１１Ｆの所定部分を
樹脂１６でモールドする。最後に、図６に示す支持部１
０を打ち抜き工程でリード１１Ａ〜１１Ｆおよびアイラ
ンド１２から分離する。
ド１１Ｄ上の金属膜４およびリード１１Ｆ上の金属膜４
をボンディングワイヤ１５によりそれぞれチップ１３上
の対応するボンディングパッド１４に接続する。また、
リード１１Ｂ，１１Ｃをボンディングワイヤ１５により
アイランド１２に接続し、アイランド１２をボンディン
グワイヤ１５によりチップ１３上の対応するパッド１４
に接続する。さらに、リード１１Ｄ上の金属膜４を複数
本のボンディングワイヤ１５によりリード１１Ｅに接続
する。そして、チップ１３がダイボンドされたアイラン
ド１２および６本のリード１１Ａ〜１１Ｆの所定部分を
樹脂１６でモールドする。最後に、図６に示す支持部１
０を打ち抜き工程でリード１１Ａ〜１１Ｆおよびアイラ
ンド１２から分離する。
【００５１】リード１１Ａ上のＭＩＭ構造およびリード
１１Ａの寄生インダクタンスが図１に示す入力整合回路
のキャパシタンスＣ４およびインダクタンスＬ５を構成
する。また、リード１１Ｂの寄生インダクタンスがソー
スインダクタンスＬ４を構成する。
１１Ａの寄生インダクタンスが図１に示す入力整合回路
のキャパシタンスＣ４およびインダクタンスＬ５を構成
する。また、リード１１Ｂの寄生インダクタンスがソー
スインダクタンスＬ４を構成する。
【００５２】さらに、リード１１Ｄ上のＭＩＭ構造およ
びリード１１Ｄの寄生インダクタンスがドレインバイア
ス回路のキャパシタンスＣ５およびインダクタンスＬ５
を構成し、リード１１Ｅの寄生インダクタンスがドレイ
ンバイアス回路のもう１つのインダクタンスＬ５を構成
する。ここで、インダクタンスＬ５およびキャパシタン
スＣ５からなる直列回路とインダクタンスＬ５との並列
接続を実現するために、リード１１Ｄ上の金属膜４とリ
ード１１Ｅとがボンディングワイヤ１５より接続されて
いる。ただし、ボンディングワイヤ１５のインダクタン
ス成分を除去するために、ボンディングワイヤ１５の長
さを短くし、かつ本数を多くする。
びリード１１Ｄの寄生インダクタンスがドレインバイア
ス回路のキャパシタンスＣ５およびインダクタンスＬ５
を構成し、リード１１Ｅの寄生インダクタンスがドレイ
ンバイアス回路のもう１つのインダクタンスＬ５を構成
する。ここで、インダクタンスＬ５およびキャパシタン
スＣ５からなる直列回路とインダクタンスＬ５との並列
接続を実現するために、リード１１Ｄ上の金属膜４とリ
ード１１Ｅとがボンディングワイヤ１５より接続されて
いる。ただし、ボンディングワイヤ１５のインダクタン
ス成分を除去するために、ボンディングワイヤ１５の長
さを短くし、かつ本数を多くする。
【００５３】リード１１Ｆ上のＭＩＭ構造およびリード
１１Ｆの寄生インダクタンスが出力整合回路のキャパシ
タンスＣ６およびインダクタンスＬ５を構成する。この
ように、図１の回路構成のうち、インダクタンスＬ４，
Ｌ５およびキャパシタンスＣ４，Ｃ５，Ｃ６はリードフ
レームに形成される。したがって、チップ１３内に形成
するのはＦＥＴ１００、抵抗Ｒ２および６個のボンディ
ングパッド１４のみである。その結果、チップ１３（基
板）の占める面積は表７に示すようになる。
１１Ｆの寄生インダクタンスが出力整合回路のキャパシ
タンスＣ６およびインダクタンスＬ５を構成する。この
ように、図１の回路構成のうち、インダクタンスＬ４，
Ｌ５およびキャパシタンスＣ４，Ｃ５，Ｃ６はリードフ
レームに形成される。したがって、チップ１３内に形成
するのはＦＥＴ１００、抵抗Ｒ２および６個のボンディ
ングパッド１４のみである。その結果、チップ１３（基
板）の占める面積は表７に示すようになる。
【００５４】
【表７】
【００５５】なお、実際の素子配置の際には、隣り合っ
た回路素子間を５０μｍ程度離す必要がある。したがっ
て、すべての回路素子を配置するために必要な面積は
０．３７ｍｍ2 となる。
た回路素子間を５０μｍ程度離す必要がある。したがっ
て、すべての回路素子を配置するために必要な面積は
０．３７ｍｍ2 となる。
【００５６】このように、上記実施例においては、マイ
クロ波増幅器の入力整合回路、ソースバイアス回路、ド
レインバイアス回路および出力整合回路をインダクタン
スとキャパシタンスとの直列接続あるいはインダクタン
スのみで構成することにより、入力整合回路、ソースバ
イアス回路、ドレインバイアス回路および出力整合回路
をすべてチップ１３上から取り除いてリードフレームに
形成することが可能となり、チップ１３の小型化が図ら
れる。
クロ波増幅器の入力整合回路、ソースバイアス回路、ド
レインバイアス回路および出力整合回路をインダクタン
スとキャパシタンスとの直列接続あるいはインダクタン
スのみで構成することにより、入力整合回路、ソースバ
イアス回路、ドレインバイアス回路および出力整合回路
をすべてチップ１３上から取り除いてリードフレームに
形成することが可能となり、チップ１３の小型化が図ら
れる。
【００５７】
【発明の効果】以上のように本発明によれば、インダク
タンスおよびキャパシタンスを含む回路をパッケージの
例えばリードフレームに形成してチップ上から取り除く
ことができるので、チップの小型化が可能となる。
タンスおよびキャパシタンスを含む回路をパッケージの
例えばリードフレームに形成してチップ上から取り除く
ことができるので、チップの小型化が可能となる。
【図１】本発明の一実施例によるマイクロ波増幅器の設
計に用いる回路構成を示す図である。
計に用いる回路構成を示す図である。
【図２】図１のマイクロ波増幅器をパッケージングする
手順を示す第１の工程図である。
手順を示す第１の工程図である。
【図３】図１のマイクロ波増幅器をパッケージングする
手順を示す第２の工程図である。
手順を示す第２の工程図である。
【図４】図１のマイクロ波増幅器をパッケージングする
手順を示す第３の工程図である。
手順を示す第３の工程図である。
【図５】図１のマイクロ波増幅器をパッケージングする
手順を示す第４の工程図である。
手順を示す第４の工程図である。
【図６】図１のマイクロ波増幅器をパッケージングする
手順を示す第５の工程図である。
手順を示す第５の工程図である。
【図７】図１のマイクロ波増幅器をパッケージングする
手順を示す第６の工程図である。
手順を示す第６の工程図である。
【図８】従来のマイクロ波集積回路のチップをパッケー
ジに収納した状態を示す図である。
ジに収納した状態を示す図である。
【図９】従来のマイクロ波増幅器の設計に用いる回路構
成を示す図である。
成を示す図である。
１ フレームメタル ３ 絶縁膜 ４ 金属膜 １１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ リ
ード １２ アイランド １３ チップ １４ ボンディングパッド １５ ボンディングワイヤ Ｌ４，Ｌ５ インダクタンス Ｃ４，Ｃ５，Ｃ６ キャパシタンス Ｒ２ 抵抗 １００ ＦＥＴ なお、各図中同一符号は同一または相当部分を示す。
ード １２ アイランド １３ チップ １４ ボンディングパッド １５ ボンディングワイヤ Ｌ４，Ｌ５ インダクタンス Ｃ４，Ｃ５，Ｃ６ キャパシタンス Ｒ２ 抵抗 １００ ＦＥＴ なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (3)
- 【請求項１】 チップおよびパッケージからなる集積回
路装置において、前記パッケージにインダクタンスおよ
びキャパシタンスを含む回路を形成したことを特徴とす
る集積回路装置。 - 【請求項２】 集積回路を構成するチップにボンディン
グワイヤを介して接続される複数のリードを有するリー
ドフレームにおいて、前記複数のリードの一部またはす
べてにインダクタンスおよびキャパシタンスを含む回路
を形成したことを特徴とするリードフレーム。 - 【請求項３】 前記インダクタンスはリードおよびボン
ディングワイヤが有する寄生インダクタンスからなり、
前記キャパシタンスはリードに形成される導体、誘電体
および導体の３層構造からなることを特徴とする請求項
２記載のリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18566994A JPH0851179A (ja) | 1994-08-08 | 1994-08-08 | 集積回路装置およびリードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18566994A JPH0851179A (ja) | 1994-08-08 | 1994-08-08 | 集積回路装置およびリードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851179A true JPH0851179A (ja) | 1996-02-20 |
Family
ID=16174807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18566994A Pending JPH0851179A (ja) | 1994-08-08 | 1994-08-08 | 集積回路装置およびリードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851179A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168444A3 (de) * | 2000-06-30 | 2002-05-15 | Alcatel | Elektronisches oder opto-elektronisches Baulement mit einer Verpackung aus Kunstoff und Verfahren zur Variation der Impedanz einer Anschlussleitung eines solchen Baulements |
| KR20020077114A (ko) * | 2001-03-29 | 2002-10-11 | 후루까와덴끼고오교 가부시끼가이샤 | 광파이버모듈용리드프레임 및 광파이버모듈 |
| KR100432871B1 (ko) * | 2000-05-30 | 2004-05-22 | 알프스 덴키 가부시키가이샤 | 전자회로유닛 |
| KR100450354B1 (ko) * | 2000-05-30 | 2004-09-30 | 알프스 덴키 가부시키가이샤 | 전자회로유닛 |
| US7196909B2 (en) | 2003-02-04 | 2007-03-27 | Sumitomo Electric Industries, Ltd. | AC coupling circuit having a large capacitance and a good frequency response |
| US7605475B2 (en) | 2004-03-25 | 2009-10-20 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1994
- 1994-08-08 JP JP18566994A patent/JPH0851179A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432871B1 (ko) * | 2000-05-30 | 2004-05-22 | 알프스 덴키 가부시키가이샤 | 전자회로유닛 |
| KR100450354B1 (ko) * | 2000-05-30 | 2004-09-30 | 알프스 덴키 가부시키가이샤 | 전자회로유닛 |
| EP1168444A3 (de) * | 2000-06-30 | 2002-05-15 | Alcatel | Elektronisches oder opto-elektronisches Baulement mit einer Verpackung aus Kunstoff und Verfahren zur Variation der Impedanz einer Anschlussleitung eines solchen Baulements |
| KR20020077114A (ko) * | 2001-03-29 | 2002-10-11 | 후루까와덴끼고오교 가부시끼가이샤 | 광파이버모듈용리드프레임 및 광파이버모듈 |
| US7196909B2 (en) | 2003-02-04 | 2007-03-27 | Sumitomo Electric Industries, Ltd. | AC coupling circuit having a large capacitance and a good frequency response |
| US7605475B2 (en) | 2004-03-25 | 2009-10-20 | Sanyo Electric Co., Ltd. | Semiconductor device |
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